CN111916423A - 反熔丝存储单元及其形成方法 - Google Patents

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Abstract

一种反熔丝存储单元及其形成方法，所述反熔丝存储单元包括：半导体衬底；位于所述半导体衬底中的有源区，所述有源区包括互连区和条状区，所述条状区位于互连区一侧并与互连区连接；覆盖所述有源区全部表面的栅介质层；位于所述栅介质层上的上电极层，所述上电极层完全覆盖所述有源区表面上的栅介质层；贯穿所述上电极层和栅介质层且与所述互连区连接的第一接触插塞；与所述上电极层连接的第二接触插塞。本发明的反熔丝存储单元的编程电压降低。

Description

反熔丝存储单元及其形成方法
技术领域
本发明涉及存储器领域，尤其涉及一种熔丝存储单元及其形成方法。
背景技术
反熔丝是一种非常重要的可编程互联单元。基于反熔丝的半导体器件具有十分优越的性能，主要体现在以下几个方面：(1)具有非易失性。通过编程电压对反熔丝进行编程，编程后反熔丝由一种状态转变为另一种状态，这种状态的改变是不可逆的，并且改变后的编程状态可以永久保存。(2)具有高可靠性。有研究表明反熔丝器件的可靠性比专用集成电路的可靠性还要高1个数量级。(3)具有百分百可测性。反熔丝在编程前后表现出两种截然不同的电特性，使用测试电路可以实现大规模反熔丝阵列的全覆盖测试。(4)体积小、速度快、功耗低。使用先进的半导体工艺加工手段可以将反熔丝做的极小，从而能有效降低反熔丝的自身寄生电容，另一方面，编程后反熔丝电阻可以小至几十欧姆，因此反熔丝器件不仅速度快，而且功耗低。
反熔丝在未激活时是不导电的，而在激活(击穿、金属扩散、非晶硅变为多晶硅等)后变为导体，形成电连接，可以选择性地允许原本电学隔离的两个器件或芯片进行电学连接，且能提供用于进行逻辑操作的不同电阻值。
现有的反熔丝单元的基本结构为三明治结构，包括上下电极和位于上下电极间的反熔丝介质层。目前较为成熟的反熔丝结构主要包括：ONO(氧化硅-氮化硅-氧化硅)电熔丝、非晶硅反熔丝和栅氧化层反熔丝，其中，由于ONO电熔丝、非晶硅反熔丝的形成工艺与现有的CMOS工艺不兼容，因此最流行的反熔丝结构为栅氧化层反熔丝，利用衬底、栅氧化层和栅电极作为反熔丝的三明治结构。但现有的栅氧化层反熔丝的编程电压仍较大。
发明内容
本发明所要解决的技术问题是怎样降低现有的栅氧化层反熔丝的编程电压。
本发明提供了一种反熔丝存储单元，包括：
半导体衬底；
位于所述半导体衬底中的有源区，所述有源区包括互连区和条状区，所述条状区位于所述互连区一侧并与互连区连接；
覆盖所述有源区全部表面的栅介质层；
位于所述栅介质层上的上电极层，所述上电极层完全覆盖所述有源区表面上的栅介质层；
贯穿所述上电极层和所述栅介质层且与所述互连区连接的第一接触插塞；
与所述上电极层连接的第二接触插塞。
可选的，所述有源区的形状为长方形、正方形或不规则形状，所述上电极层的形状为长方形、正方形或不规则形状。
可选的，所述上电极层的面积大于或等于有源区的面积。
可选的，所述上电极层和栅介质层中具有第一通孔，所述第一通孔底部暴露出互连区的表面，所述第一接触插塞位于第一通孔中；所述互连区一侧的所述上电极层上具有第二通孔，所述第二接触插塞位于所述第二通孔中。
可选的，所述第一接触插塞与所述上电极层之间具有绝缘层，所述绝缘层的上表面不低于所述上电极层的上表面，所述绝缘层底面接触所述互连区。
可选的，所述绝缘层的导电性小于所述栅介质层的导电性。
可选的，在对所述反熔丝存储单元进行编程时，在所述第一接触插塞和所述第二接触插塞上施加编程电压，所述编程电压使得所述栅介质层被击穿。
本发明还提供了了一种反熔丝存储单元的形成方法，包括：
提供半导体衬底，所述半导体衬底中具有有源区，所述有源区包括互连区和条状区，所述条状区位于互连区一侧并与互连区连接；
形成覆盖所述有源区全部表面的栅介质层；
在所述栅介质层上形成上电极层，所述上电极层完全覆盖所述有源区表面上的栅介质层；
形成贯穿所述上电极层和所述栅介质层且与所述互连区连接的第一接触插塞；
形成与所述上电极层连接的第二接触插塞。
可选的，所述有源区的形状为长方形、正方形或不规则形状，所述上电极层的形状为长方形、正方形或不规则形状。
可选的，所述上电极层的面积大于或等于有源区的面积。
可选的，所述第一接触插塞的形成过程包括：在所述上电极层上形成介质层；刻蚀所述介质层、上电极层和栅介质层，在所述介质层、上电极层和栅介质层中形成第一通孔，所述第一通孔底部暴露出所述互连区的表面；在所述第一通孔中形成所述第一接触插塞。
可选的，在形成所述第一接触插塞之前，在所述第一通孔的侧壁形成绝缘层，所述绝缘层的上表面不低于所述上电极层的上表面，所述绝缘层底面接触所述互连区。
可选的，所述绝缘层的导电性小于所述栅介质层的导电性。
可选的，所述第二接触插塞的形成过程包括：刻蚀所述介质层，在所述介质层中形成第二通孔，所述第二通孔的底部暴露出所述互连区一侧的上电极层的部分表面；在第二通孔中形成第二接触插塞。
可选的，在对所述反熔丝存储单元进行编程时，在所述第一接触插塞和第二接触插塞上施加编程电压，所述编程电压使得栅介质层被击穿。
与现有技术相比，本发明技术方案具有以下优点：
本发明的反熔丝存储单元，由于上电极层完全覆盖所述有源区表面上的栅介质层，而栅介质层覆盖所述有源区全部表面，因而所述上电极层完全的覆盖在所述有源区的表面上，即上电极层不仅覆盖条状区而且覆盖所述互连区，相比于上电极层仅覆盖条状区的反熔丝存储单元(上电极层与有源区的重叠面积较小)，本发明中的反熔丝存储单元在相同的设计尺寸的情况下，充分利用了互连区，增大了上电极层的覆盖面积，使得上电极层与有源区重叠面积被极大的增加，使得有源区与上电极层的重叠区域的边界长度增长，因而边界区域(有源区与上电极层的重叠区域的边界对应的区域)的应力效应(不同的材料接触会产生应力)会增强，使得更多的电荷在边界区域聚集，边界区域的电场增强，在进行编程时，使得有源区和上电极层之间的栅介质层容易被击穿，从而有效降低了反熔丝存储单元的编程电压。并且，由于形成的第一接触插塞是贯穿上电极层，第一接触插塞与上电极层的重叠边界处由于应力效应(不同的材料接触会产生应力)，电场会在两者的边界区域聚集，使得上电极层和有源区之间的栅介质层更容易被击穿，进一步降低了反熔丝存储单元的编程电压。
进一步，所述有源区为不规则形状时，后续在有源区上形成栅介质层和位于栅介质层上的上电极层时，使得有源区与上电极层的重叠区域的边界长度进一步增长(相比于本申请中上电极层完全覆盖有源区的方案)，因而边界区域(有源区与上电极层的重叠区域的边界对应的区域)的应力效应(不同的材料接触会产生应力)会进一步增强，使得更多的电荷在边界区域聚集，边界区域(有源区与上电极层的重叠区域的边界对应的区域)的电场进一步增强，在进行编程时，使得有源区和上电极层之间的栅介质层更容易被击穿，从而进一步降低了反熔丝存储单元的编程电压。此外，有源区为不规则形状时，能充分利用半导体衬底上的不规则区域用于反熔丝存储单元的形成工艺(规则区域用于形成集成电路的其他器件，比如晶体管等)，能有效提高集成电路的集成度。
本发明的反熔丝存储单元的形成方法，形成的工艺简单，形成的反熔丝存储单元保持较高集成度的同时，能降低反熔丝存储单元的编程电压。
附图说明
图1-10为本发明实施例反熔丝存储单元的形成过程的结构示意图。
具体实施方式
如背景技术所言，现有的栅氧化层反熔丝在进行编程时，仍需要较大的编程电压。
研究发现，在一实施例中，所述栅氧化层反熔丝结构一般包括半导体衬底，位于半导体衬底中的有源区，所述有源区包括互连区和与互连区连接的条状区；位于条状区上的栅氧化层；位于栅氧化层上的上电极层；覆盖上电极层和半导体衬底的介质层；位于介质层中的第一接触插塞和第二接触插塞，所述第一接触插塞与互连区电连接，所述第二接触插塞与上电极层电连接。在对栅氧化层反熔丝结构进行编程时，在第一接触插塞和第二接触插塞上施加编程电压，栅氧化层在编程电压的作用下被击穿。前述栅氧化层反熔丝结构由于条状区和上电极层的重叠区域面积或边界长度是固定的，编程电压难以减小，使得编程时编程电压仍较大，编程过程可能会造成的可靠性的问题(例如编程高压对电路其他部分的高压过冲)。
为此，本发明提供了一种反熔丝存储单元及其形成方法，以降低了反熔丝存储单元的编程电压。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1-10为本发明实施例反熔丝存储单元的形成过程的结构示意图。
参考图1和图2，图2为图1的俯视结构示意图，提供半导体衬底201，所述半导体衬底201中具有有源区205，所述有源区205包括互连区204和条状区203，所述条状区203位于互连区204一侧并与互连区204连接。
所述半导体衬底201的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中所述半导体衬底201的材料为硅。
所述半导体衬底201中具有有源区205，所述有源区205后续作为反熔丝存储单元的下电极。所述有源区205中掺杂有杂质离子，所述杂质离子为P型杂质离子或N型杂质离子，所述P型杂质离子为硼离子、镓离子或铟离子一种或几种，所述N型杂质离子为磷离子、砷离子或锑离子一种或几种。本实施例中，仅以半导体衬底201中的一个有缘区205作为示例进行说明，在其他实施例中，所述有源区205的数量大于一个。
在所述半导体衬底201内还形成有浅沟槽隔离结构202，所述浅沟槽隔离结构202用于隔离不同的有源区205，防止不同有源区205之间电学连接，所述浅沟槽隔离结构202的材料可以为氧化硅、氮化硅、氮氧化硅其中的一种或几种。
在一实施例中，所述浅沟槽隔离结构202的形成过程包括：在所述半导体衬底201上形成掩膜层，所述掩膜层中具有暴露出半导体衬底表面的开口；沿开口刻蚀所述半导体衬底201，在所述半导体衬底201中形成沟槽；在沟槽中填充满隔离材料，形成浅沟槽隔离结构202。
所述浅沟槽隔离结构202环绕的那一部分半导体衬底作为有源区205。
本实施例中，所述有源区205包括互连区204和条状区203，所述条状区203作为反熔丝存储单元的下电极的主要结构，所述互连区204与用于施加编程电压的互连线路连接，具体的所述互连区204后续用于与第一接触插塞连接。
所述有源区205的形状可以为长方形、正方形或不规则形状。不规则形状是指有源区205的形状为非正多边形，如图2所示，所述有源区205为不规则形状(包括两个大小不同的矩形)，有源区205为不规则形状时，后续在有源区205上形成栅介质层和位于栅介质层上的上电极层时，使得有源区205与上电极层的重叠区域的边界长度进一步增长(相比于本申请中上电极层完全覆盖有源区的方案)，因而边界区域(有源区205与上电极层的重叠区域的边界对应的区域)的应力效应(不同的材料接触会产生应力)会进一步增强，使得更多的电荷在边界区域聚集，边界区域(有源区205与上电极层的重叠区域的边界对应的区域)的电场进一步增强，在进行编程时，使得有源区205和上电极层之间的栅介质层更容易被击穿，从而进一步降低了反熔丝存储单元的编程电压。此外，有源区205为不规则形状时，能充分利用半导体衬底上的不规则区域用于反熔丝存储单元的形成工艺(规则区域用于形成集成电路的其他器件，比如晶体管等)，能有效提高集成电路的集成度。
在一实施例中，所述有源区205可以与用于形成其他器件(比如晶体管、存储器)的其他有源区同时形成。
参考图3，形成覆盖所述有源区205全部表面的栅介质层206。
所述栅介质层206覆盖有源区205的全部表面。在一实施例中，所述栅介质层206不止覆盖所述有源区205的全部表面，所述栅介质层206还覆盖浅沟槽隔离结构202的表面。
在一实施例中，所述栅介质层206的材料为氧化硅，形成工艺包括热氧化和沉积工艺。需要说明的是，在其他实施例中，所述栅介质层可以为其他合适的材料。
参考图4和图5，图5为图4的俯视结构示意图，在所述栅介质层206上形成上电极层207，所述上电极层207完全覆盖所述有源区205表面上的栅介质层206。
所述上电极层207作为反熔丝存储单元的上电极。本实施例中，由于上电极层207完全覆盖所述有源区205表面上的栅介质层206，而栅介质层206覆盖所述有源区205全部表面，因而本申请中，所述上电极层207完全的覆盖在所述有源区205的表面上，即上电极层207不仅覆盖条状区203而且覆盖所述互连区204，相比于上电极层仅覆盖条状区的反熔丝存储单元(上电极层与有源区的重叠面积较小)，本申请中的反熔丝存储单元在相同的设计尺寸的情况下，充分利用了互连区204，增大了上电极层的覆盖面积，使得上电极层与有源区重叠面积被极大的增加，使得有源区205与上电极层的重叠区域的边界长度增长(可以参考图10中粗实线框的位置)，因而边界区域(有源区205与上电极层207的重叠区域的边界对应的区域)的应力效应(不同的材料接触会产生应力)会增强，使得更多的电荷在边界区域聚集，边界区域的电场增强，在进行编程时，使得有源区205和上电极层之间的栅介质层容易被击穿，从而有效降低了反熔丝存储单元的编程电压。
所述上电极层207的形状可以为长方形、正方形或不规则形状，所述上电极层207的材料可以为多晶硅或金属，所述金属可以为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。
所述上电极层207的面积大于或等于有源区205的面积。
本实施例中，所述上电极层207完全覆盖所述有源区205表面上的栅介质层206，所述上电极层207还可以覆盖所述浅沟槽隔离层202上的栅介质层，可以通过沉积工艺形成所述上电极层207。
结合参考图6-图10，形成贯穿所述上电极层207和栅介质层206且与所述互连区204连接的第一接触插塞212(参考图9)；形成与所述上电极层207连接的第二接触插塞213(参考图9)。
所述第一接触插塞212和所述第二接触插塞213用于在对反熔丝存储单元进行编程时，在所述第一接触插塞212和所述第二接触插塞213上施加编程电压，编程电压使得所述栅介质层206被击穿。所述栅介质层206被击穿前后，所述上电极层207和有源区205之间电阻发生了较大的改变，在栅介质层206被击穿前，所述上电极层207和有源区205之间呈现高阻状态，在栅介质层206被击穿后，所述上电极层207和有源区205之间呈现低阻状态，因而在根据栅介质层206是否被击穿来存储数据“1”或“0”。
在一实施例中，所述第一接触插塞的形成过程包括：参考图6，在所述上电极层207上形成介质层208，所述介质层208可以通过沉积工艺形成，所述介质层208的材料可以SiO2、SiN、SiON、SiCN、SiC、低K(介电常数)或超低K材料；参考图7，刻蚀所述介质层208、上电极层207和栅介质层206，在所述介质层208、上电极层207和栅介质层206中形成第一通孔209，所述第一通孔209底部暴露出互连区204的表面，所述刻蚀可以采用各向异性的干法刻蚀，比如等离子刻蚀工艺；参考图8和图9，在所述第一通孔中形成第一接触插塞212，具体过程包括：在所述第一通孔中和介质层208表面上形成金属层，所述金属层填充满第一通孔，平坦化去除高于介质层208表面上的金属层，在所述第一通孔中形成第一金属插塞212。
所述第一金属插塞212的材料为金属，所述金属可以为W、Al、Cu、Ti、Ta、Co中的一种或几种。
在一实施例中，在形成所述第一接触插塞212之前，在所述第一通孔209的侧壁形成绝缘层211(参考图8)，所述绝缘层211上表面不低于所述上电极层207的上表面，所述绝缘层211底面接触互连区204，所述绝缘层211的导电性小于所述栅介质层206的导电性，所述绝缘层211用于防止第一接触插塞212与上电极层207之间电连接。在一实施例中，所述绝缘层211的材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种，或者为其他合适的绝缘材料。
在一实施例中，所述第二接触插塞213的形成过程包括：刻蚀所述介质层208，在所述介质层208中形成第二通孔210(参考图8)，所述第二通孔210的底部暴露出所述互连区204一侧的上电极层207的部分表面；在第二通孔210中形成第二接触插塞213，所述第二接触插塞213的材料为金属。
所述第一接触插塞212和所述第二接触插塞213的形成步骤可以分开进行也可以同时进行。所述第一接触插塞212和所述第二接触插塞213的形成步骤同时进行时(即在形成第一通孔209时，可以同时形成第二通孔210，然后同时在所述第一通孔209和第二通孔210中以及介质层208的表面形成金属层，然后进行平坦化去除介质层208表面上的金属层，在第一通孔209中形成第一接触插塞212，在第二通孔210中形成第二接触插塞213)，在刻蚀第一通孔209时为了防止第二通孔210底部的上电极层207继续被刻蚀，在形成介质层208之前，在上电极层207的与第二通孔210对应位置处的表面形成刻蚀停止层。
本实施例中，由于形成的第一接触插塞212是贯穿上电极层207，第一接触插塞212与上电极层207的重叠边界处由于应力效应(不同的材料接触会产生应力)，电场会在两者的边界区域聚集，使得上电极层207和有源区205之间的栅介质层206更容易被击穿，进一步降低了反熔丝存储单元的编程电压。
本发明还提供了了一种反熔丝存储单元，请参考图9和图10，包括：
半导体衬底201；
位于所述半导体衬底201中的有源区205，所述有源区205包括互连区204和条状区203，所述条状区203位于互连区204一侧并与互连区204连接；
覆盖所述有源区205全部表面的栅介质层206；
位于所述栅介质层206上的上电极层207，所述上电极层207完全覆盖所述有源区205表面上的栅介质层206；
贯穿所述上电极层207和所述栅介质层206且与所述互连区204连接的第一接触插塞212；
与所述上电极层207连接的第二接触插塞213。
在一实施例中，所述有源区205的形状为长方形、正方形或不规则形状，所述上电极层207的形状为长方形、正方形或不规则形状。
所述上电极层207的面积大于或等于有源区的面积。
具体的，所述上电极层207和栅介质层206中具有第一通孔，所述第一通孔底部暴露出互连区204的表面，所述第一接触插塞212位于第一通孔中。
所述第一接触插塞212与上电极层207之间具有绝缘层211；所述有源区205周围的半导体衬底201中具有浅沟槽隔离结构202。
所述绝缘层211上表面不低于所述上电极层207的上表面，所述绝缘层211底面接触互连区204，所述绝缘层211的导电性小于所述栅介质层206的导电性。
在对反熔丝存储单元进行编程时，在所述第一接触插塞212和所述第二接触插塞213上施加编程电压，编程电压使得所述栅介质层206被击穿。
需要说明的是，本实施例中与前述实施例中相同或相似结构的限定或描述，在本实施例中不再赘述，具体请参考前述反熔丝存储单元形成过程实施例中相应部分的限定或描述。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (15)

1.一种反熔丝存储单元，其特征在于，包括：
半导体衬底；
位于所述半导体衬底中的有源区，所述有源区包括互连区和条状区，所述条状区位于互连区一侧并与互连区连接；
覆盖所述有源区全部表面的栅介质层；
位于所述栅介质层上的上电极层，所述上电极层完全覆盖所述有源区表面上的所述栅介质层；
贯穿所述上电极层和所述栅介质层且与所述互连区连接的第一接触插塞；
与所述上电极层连接的第二接触插塞。
2.如权利要求1所述的反熔丝存储单元，其特征在于，所述有源区的形状为长方形、正方形或不规则形状，所述上电极层的形状为长方形、正方形或不规则形状。
3.如权利要求1或2所述的反熔丝存储单元，其特征在于，所述上电极层的面积大于或等于所述有源区的面积。
4.如权利要求1所述的反熔丝存储单元，其特征在于，所述上电极层和所述栅介质层中具有第一通孔，所述第一通孔底部暴露出所述互连区的表面，所述第一接触插塞位于所述第一通孔中；所述互连区一侧的所述上电极层上具有第二通孔，所述第二接触插塞位于所述第二通孔中。
5.如权利要求4所述的反熔丝存储单元，其特征在于，所述第一接触插塞与所述上电极层之间具有绝缘层，所述绝缘层的上表面不低于所述上电极层的上表面，所述绝缘层底面接触所述互连区。
6.如权利要求5所述的反熔丝存储单元，其特征在于，所述绝缘层的导电性小于所述栅介质层的导电性。
7.如权利要求1所述的反熔丝存储单元，其特征在于，在对所述反熔丝存储单元进行编程时，在所述第一接触插塞和所述第二接触插塞上施加编程电压，所述编程电压使得所述栅介质层被击穿。
8.一种反熔丝存储单元的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底中具有有源区，所述有源区包括互连区和条状区，所述条状区位于互连区一侧并与互连区连接；
形成覆盖所述有源区全部表面的栅介质层；
在所述栅介质层上形成上电极层，所述上电极层完全覆盖所述有源区表面上的栅介质层；
形成贯穿所述上电极层和所述栅介质层且与所述互连区连接的第一接触插塞；
形成与所述上电极层连接的第二接触插塞。
9.如权利要求8所述的反熔丝存储单元的形成方法，其特征在于，所述有源区的形状为长方形、正方形或不规则形状，所述上电极层的形状为长方形、正方形或不规则形状。
10.如权利要求8或9所述的反熔丝存储单元的形成方法，其特征在于，所述上电极层的面积大于或等于有源区的面积。
11.如权利要求8所述的反熔丝存储单元的形成方法，其特征在于，所述第一接触插塞的形成过程包括：在所述上电极层上形成介质层；刻蚀所述介质层、上电极层和栅介质层，在所述介质层、上电极层和栅介质层中形成第一通孔，所述第一通孔底部暴露出所述互连区的表面；在所述第一通孔中形成所述第一接触插塞。
12.如权利要求11所述的反熔丝存储单元的形成方法，其特征在于，在形成所述第一接触插塞之前，在所述第一通孔的侧壁形成绝缘层，所述绝缘层的上表面不低于所述上电极层的上表面，所述绝缘层底面接触所述互连区。
13.如权利要求12所述的反熔丝存储单元的形成方法，其特征在于，所述绝缘层的导电性小于所述栅介质层的导电性。
14.如权利要求8所述的反熔丝存储单元的形成方法，其特征在于，所述第二接触插塞的形成过程包括：刻蚀所述介质层，在所述介质层中形成第二通孔，所述第二通孔的底部暴露出所述互连区一侧的上电极层的部分表面；在所述第二通孔中形成所述第二接触插塞。
15.如权利要求8所述的反熔丝存储单元的形成方法，其特征在于，在对所述反熔丝存储单元进行编程时，在所述第一接触插塞和所述第二接触插塞上施加编程电压，所述编程电压使得栅介质层被击穿。
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