CN210073860U - 半导体结构及存储器 - Google Patents
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Abstract
本实用新型实施例涉及一种半导体结构及存储器，半导体结构包括：衬底、位于衬底内的栅极结构、第一源漏掺杂区以及第二源漏掺杂区；位于所述衬底内的反熔丝电容，所述第一源漏掺杂区作为所述反熔丝电容的电极板，所述反熔丝电容还包括：位于所述第一源漏掺杂区侧壁表面的电容介质层以及位于所述电容介质层表面的电容导电层。本实用新型实施例中，反熔丝电容以及栅极结构设置于衬底内，且利用控制栅晶体管中的源极或者漏极作为反熔丝电容的下电极板，提供一种具有全新结构的半导体结构。
Description
技术领域
本实用新型实施例涉及半导体技术领域，特别涉及一种半导体结构及存储器。
背景技术
在半导体工业中，熔丝元件由于具有多种用途而被广泛使用在集成电路中。例如，在集成电路中设计多个具有相同功能的电路模块作为备份，当发现其中一个电路模块失效时，通过熔丝元件将电路模块和集成电路中的其它功能电路烧断，而使用具有相同功能的另一个电路模块取代失效的电路模块。
反熔丝(Anti-fuse)技术具有面积小、成本低以及与半导体工艺兼容的特点。反熔丝结构是一种可以改变导电状态的结构，反熔丝结构在未激活的时候是不导电的，而在激活的时候是导电的。反熔丝结构的工作原理是依据电容介质层是否被击穿来存储数据1或0，因此，反熔丝结构能够选择性的使原本电学隔离的两个器件或芯片进行电学连接。
实用新型内容
本实用新型实施例提供一种半导体结构及存储器，提供一种具有全新结构的半导体结构，有利于减小反熔丝电容占据的空间位置。
为解决上述技术问题，本实用新型实施例提供一种半导体结构，包括：衬底以及位于所述衬底内的栅极结构，且所述衬底露出所述栅极结构顶部；位于所述栅极结构一侧的衬底内的第一源漏掺杂区，所述第一源漏掺杂区的掺杂类型为N型掺杂或P型掺杂；位于所述栅极结构另一侧的衬底内的第二源漏掺杂区，所述第二源漏掺杂区与所述第一源漏掺杂区分别位于所述栅极结构相对的两侧，且所述第二源漏掺杂区的掺杂类型与所述第一源漏掺杂区的掺杂类型相同；位于所述衬底内的反熔丝电容，所述第一源漏掺杂区作为所述反熔丝电容的电极板，所述反熔丝电容还包括：位于所述第一源漏掺杂区侧壁表面的电容介质层以及位于所述电容介质层表面的电容导电层，且所述衬底露出所述电容导电层表面。
本实用新型实施例还提供一种存储器，包括上述的半导体结构。
与现有技术相比，本实用新型实施例提供的技术方案具有以下优点：
本实用新型实施例提供一种结构性能优越的半导体结构，栅极结构、第一源漏掺杂区以及第二源漏掺杂区构成控制晶体管，且反熔丝电容位于衬底内，电容导电层、电容介质层以及第一源漏掺杂区构成反熔丝电容，也就是说第一源漏掺杂区既作为控制晶体管的源极或漏极，还作为反熔丝电容的电极板。由于反熔丝电容以及栅极结构均位于衬底内，因而有利于减小垂直于衬底表面方向的半导体尺寸。本实用新型实施例提供的半导体结构，有利于减小反熔丝电容和栅极结构占据的空间位置，从而减小半导体结构的体积。
另外，电容介质层位于所述沟槽底部以及整个侧壁表面；且在垂直于衬底表面方向上，沟槽的剖面形状为U形。如此，可以避免沟槽中具有尖角区域，从而避免尖端放电问题；并且，当需要击穿电容介质层时，有利于保证击穿区域集中位于第一源漏掺杂区与电容导电层正中间的电容介质层区域，提高击穿效率。
另外，在垂直于衬底表面方向上，栅极结构的剖面形状为U形，不仅有利于增加沟道区的长度，且还能够避免尖端放电问题，进一步的改善半导体结构的电学性能。
另外，电容介质层的材料与栅介质层的材料相同，且电容介质层的厚度小于或等于栅介质层的厚度，有利于保证在电容介质层未被击穿之前栅介质层不会发生击穿，进一步的提高半导体结构的性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1至图4为本实用新型实施例提供的半导体结构的四种示例的剖面结构示意图；
图5至图8为本实用新型一实施例提供的半导体结构的制造方法各步骤对应的剖面结构示意图；
图9至图12为本实用新型另一实施例提供的半导体结构的制造方法各步骤对应的剖面结构示意图。
具体实施方式
本实用新型实施例提供一种半导体结构，反熔丝电容设计位于衬底内，在保证存储功能的同时，减小反熔丝电容占据的空间位置。
为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本实用新型各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图1至图4为本实用新型实施例提供的半导体结构的四种示例的剖面结构示意图。
参考图1，本实施例提供的半导体结构包括：衬底100以及位于衬底100内的栅极结构102，且衬底100露出栅极结构102顶部；位于栅极结构102一侧的衬底100内的第一源漏掺杂区103，第一源漏掺杂区103的掺杂类型为N型掺杂或P型掺杂；位于栅极结构103另一侧的衬底100内的第二源漏掺杂区113，第二源漏掺杂区113与第一源漏掺杂区103分别位于栅极结构102相对的两侧，且第二源漏掺杂区113的掺杂类型与第一源漏掺杂区103的掺杂类型相同；位于衬底100内的反熔丝电容，第一源漏掺杂区103作为反熔丝电容的电极板，反熔丝电容还包括：位于第一源漏掺杂区103侧壁表面的电容介质层105以及位于电容介质层105表面的电容导电层106。
本实施例提供一种具有全新结构的半导体结构，可应用于存储器电路。该半导体结构包括反熔丝结构，反熔丝结构中具有一个控制晶体管以及一个位于衬底200内的反熔丝电容，且反熔丝电容位于衬底100内。具体地，栅极结构102、第一源漏掺杂区103以及第二源漏掺杂区113构成控制晶体管，电容导电层106、电容介质层105以及第一源漏掺杂区103构成反熔丝电容，控制晶体管控制反熔丝电容的导通和截止。由于反熔丝电容位于衬底100内，因而有利于减小反熔丝电容占据的空间位置。
以下将结合附图对本实用新型实施例提供的半导体结构进行详细说明。
衬底100可以为硅衬底、锗衬底、锗化硅衬底、碳化硅衬底、III-V族衬底、或者蓝宝石衬底等半导体衬底，衬底100还可以为绝缘体上的硅衬底。
当半导体结构用于存储器电路中时，栅极结构102用于与字线WL(Word Line)电连接，通过字线WL向栅极结构102施加控制电压。栅极结构102包括栅介质层112以及所述栅介质层112顶部表面的栅导电层122。
栅介质层112的材料包括高k介质材料、氧化硅、氮化硅或氮氧化硅中的一种或者多种，其中，高k介质材料指的是相对介电常数大于氧化硅相对介电常数的材料，如HfO2、Al2O3等。栅介质层112可以为单层结构，也可以为叠层结构；根据制造工艺的不同以及对栅介质层112厚度要求的不同，可以合理设置栅介质层112的层数。栅导电层122的材料包括多晶硅、铜、铝或者钨。本实施例中，栅介质层112的材料为氧化硅，栅导电层122的材料为多晶硅。
栅导电层122顶部可以与衬底100表面齐平，栅导电层122顶部还可以高于衬底100表面，或者，栅导电层122顶部还可以低于衬底100表面。
栅介质层112与第一源漏掺杂区103侧壁以及第二源漏掺杂区113侧壁相接触，且位于栅介质层112下方的衬底100区域构成晶体管的沟道区。
本实施例中，在垂直于衬底100表面方向上，栅极结构102的剖面形状为U形。如此设置，有利于避免在控制栅与沟道区之间产生尖端区域，因而有利于提高栅极结构102对于沟道区的控制能力，且避免尖端区域产生的尖端放电问题，保证晶体管具有良好的电学性能。
此外，当栅极结构102的侧壁长度保持不变时，栅极结构102的剖面形状为U形，有利于增加栅极结构102的底部总长度，从而在不增加水平方向长度的前提下增加晶体管的实际沟道区长度，提高栅极结构102对于沟道区的控制能力。
需要说明的是，在其他实施例中，在垂直于衬底表面方向上，栅极结构的剖面形状也可以为方形。
本实施例中，栅极结构102邻近第一源漏掺杂区103的侧壁底部低于第一源漏掺杂区103底部，栅极结构102邻近第二源漏掺杂区113的侧壁底部低于第二源漏掺杂区113底部，有利于增加沟道区的长度，提高栅极结构102对沟道区的控制能力。可以理解的是，栅极结构102可以与邻近的第一源漏掺杂区103的侧壁相接触，栅极结构102也可以与邻近的第一源漏掺杂区103的侧壁未接触。
需要说明的是，在其他实施例中，栅极结构邻近第一源漏掺杂区的侧壁底部也可以高于或者齐平于第一源漏掺杂区底部，栅极结构邻近第二源漏掺杂区的侧壁底部也可以高于或者齐平于第二源漏掺杂区底部。
第一源漏掺杂区103和第二源漏掺杂区113用于用作晶体管的源极和漏极。具体地，当第一源漏掺杂区103作为源极时，第二源漏掺杂区113作为漏极；当第一源漏掺杂区103作为漏极时，第二源漏掺杂区113作为源极。
本实施例中，以第一源漏掺杂区103的掺杂类型为N型掺杂作为示例，第二源漏掺杂区113的掺杂类型为N型掺杂，且第一源漏掺杂区103与第二源漏掺杂区113的掺杂离子浓度相同。N型掺杂的掺杂离子包括P、As或者Sb。
当半导体结构用于存储器电路中时，第二源漏掺杂区113与位线BL(Bit Line)电连接，用于向第二源漏掺杂区113施加电压。
需要说明的是，在其他实施例中，第一源漏掺杂区和第二源漏掺杂区还可以采用嵌入式应力技术形成。具体地，形成第一源漏掺杂区和第二源漏掺杂区的工艺步骤包括：去除位于栅极结构两侧的部分厚度的衬底，形成凹槽；形成填充满凹槽的应力层；对应力层进行掺杂处理，相应形成第一源漏掺杂区和第二源漏掺杂区，其中，掺杂处理可以为在形成应力层的工艺步骤中的原位掺杂(in-situ doping)，也可以为形成应力层之后进行的掺杂。当控制晶体管为PMOS晶体管时，应力层的材料包括SiGe；当控制晶体管为NMOS晶体管时，应力层的材料包括SiC。
半导体结构还可以包括：位于衬底100内的隔离结构101，相邻隔离结构101用于电隔离相邻有源区(AA，Active Area)。本实施例中，晶体管以及反熔丝电容均位于相邻隔离结构101之间。半导体结构还可以包括：位于相邻隔离结构101之间的衬底100内的阱区(Well)，阱区的掺杂类型为N型掺杂或者P型掺杂，且阱区的掺杂类型与第一源漏掺杂区以及第二源漏掺杂区的掺杂类型不同。
本实施例中，衬底100内具有沟槽104，且沟槽104暴露出第一源漏掺杂区103侧壁，相应的，电容介质层103覆盖沟槽104露出的第一源漏掺杂区103侧壁，且电容导电层106填充沟槽104。
沟槽104位于第一源漏掺杂区103与隔离结构101之间。沟槽104暴露出第一源漏掺杂区103侧壁，从而保证位于沟槽104侧壁的电容介质层105与第一源漏掺杂区103侧壁相接触，因此，第一源漏掺杂区103可以作为反熔丝电容的下电极板，电容导电层106作为反熔丝电容的上电极板，电容介质层105作为反熔丝电容的中间介质层。
本实施例中，电容介质层105除位于沟槽104紧挨第一源漏掺杂区103的侧壁表面外，还位于沟槽104底部表面以及沟槽104远离第一源漏掺杂区103的侧壁表面，也就是说，电容介质层105位于沟槽104的底部以及整个侧壁。
半导体结构工作期间，电容介质层105被击穿时，则反熔丝电容为导通状态，可以存储数据1；电容介质层105未被击穿时，则反熔丝电容为非导通状态，可以存储数据0。也可以设置为：反熔丝电容处于导通状态时存储数据0，反熔丝电容处于非导通状态时存储数据1。
当电容介质层105位于沟槽104的底部以及整个侧壁表面时，为了尽可能的保证电容介质层105被击穿的区域发生在电容导电层106与第一源漏掺杂区103之间，提高反熔丝电容的击穿效率，本实施例中，在垂直于衬底100表面方向上，沟槽104的剖面形状为U形。
需要说明的是，沟槽104的剖面形状为U形，还有利于避免电容介质层105中具有尖角区域，从而避免在尖角区域发生击穿而产生的尖端放电问题。
本实施例中，电容介质层105位于沟槽104的底部以及整个侧壁表面，还有利于保证电容导电层106与阱区之间的电绝缘，避免电容导电层106与阱区之间发生不必要的电连接。
需要说明的是，在其他实施例中，当电容导电层与阱区之间的电连接造成的不良影响可以忽略不计时，电容介质层可以仅覆盖沟槽暴露出的第一源漏掺杂区侧壁表面，或者，电容介质层除覆盖沟槽暴露出的第一源漏掺杂区侧壁表面外，还覆盖沟槽底部或者沟槽其余部分侧壁。
还需要说明的是，在其他实施例中，当尖端放电问题造成的影响可以忽略不计时，在垂直于衬底表面方向上，沟槽的剖面形状也可以为方形或者梯形；或者，电容介质层仅覆盖沟槽暴露出的第一源漏掺杂区侧壁表面时，在垂直于衬底表面方向上，沟槽的剖面形状也可以为方形或者梯形。
本实施例中，如图1所示，在垂直于衬底100表面方向上，电容介质层105覆盖第一源漏掺杂区103整个侧壁表面，也就是说，在沿垂直于衬底100表面方向上，电容介质层105覆盖的第一源漏掺杂区103的侧壁长度等于第一源漏掺杂区103的侧壁长度。在其他实施例中，如图2所示，在垂直于衬底100表面方向上，电容介质层105也可以覆盖第一源漏掺杂区103部分侧壁表面，也就是说，在沿垂直于衬底100表面方向上，电容介质层105覆盖的第一源漏掺杂区103的侧壁长度小于第一源漏掺杂区103的侧壁长度。
电容介质层105与第一源漏掺杂区103的接触面积与反熔丝电容的电容值有关。在其他影响电容值的因素不变的前提下，接触面积越大，反熔丝电容的电容值越大，因此，可以基于对于反熔丝电容的电容值的不同需求，合理设置电容介质层105与第一源漏掺杂区103之间的接触面积的大小。并且，接触面积与第一源漏掺杂区103的结深(junction)有关，结深越大删除的内容:为此，本实施例中，电容介质层105与第一相应接触面积也可以设置的越大。本实施例中，第一源漏掺杂区103的结深为源漏掺杂区103的接触面积在xxx范围内20nm～30nm，例如为24nm、26nm、28nm。
可以理解的是，对于沟槽104来说，如图1所示，沟槽104的底部可以高于，或者，如图2所示，沟槽104的底部可以低于第一源漏掺杂区103底部，或者，如图3所示，沟槽104的底部还可以齐平于第一源漏掺杂区103底部。结合参考图1及图4，在平行于衬底100表面方向上，沟槽104的宽度也可以灵活调整。举例来说，当电容介质层105的厚度需要设置的较厚时，相应沟槽104的宽度设置较宽，便于提高电容介质层105的形成质量且提高电容导电层106的填充效果；相应的，当电容介质层105的厚度较薄时，沟槽104的宽度也可以设置的较窄。
电容介质层105的材料包括高k介质材料、氧化硅、氮化硅或氮氧化硅中的一种或者多种。电容介质层105的材料可以与栅介质层112的材料相同，电容介质层105的材料也可以与栅介质层112的材料不同。本实施例中，以电容介质层105的材料与栅介质层112的材料相同作为示例，均为氧化硅。
电容介质层105的材料与栅介质层112的材料相同时，电容介质层105的厚度小于或等于栅介质层112的厚度。如此，有效的保证在电容介质层105未被击穿之前栅介质层112不会被击穿，从而栅极结构105能够向反熔丝电容提供有效的电压，使得反熔丝电容能够被有效击穿；若电容介质层的厚度大于栅介质层的厚度，则电容介质层还未击穿时栅介质层已经被击穿，会影响反熔丝电容的击穿效果。
可以理解的是，当栅介质层112包括第一栅介质层以及位于所述第一栅介质层顶部表面的第二栅介质层，且电容介质层105的厚度小于栅介质层112的厚度时，电容介质层105和栅介质层112可以具有如下关系：电容介质层105的材料与第一栅介质层的材料相同，电容介质层105的厚度与第一栅介质层的厚度相同；或者，电容介质层105的材料与第二栅介质层的材料相同，电容介质层105的厚度与第二栅介质层的厚度相同。
当采用的半导体结构的制造工艺不同时，相应电容介质层105与栅介质层112之间的材料、厚度关系相应会有所不同。
需要说明的是，电容介质层可以为单层结构，也可以为叠层结构，且电容介质层的层数设置可以与栅介质层的层数设置相同。
还需要说明的是，在其他影响电容值的因素不变的前提下，电容介质层105的厚度越大，反熔丝电容的电容值越小，因此，可以基于对于反熔丝电容的电容值的不同需求，合理设置电容介质层105的厚度。需要说明的是，此处电容介质层105的厚度，指的是位于第一源漏掺杂区103与电容导电层106之间的电容介质层105沿平行于衬底100表面的厚度。
电容介质层105的厚度不宜过小，若电容介质层105的厚度过小，则击穿电容介质层105所需的电压相应较小，反熔丝电容易过早发生击穿；电容介质层105的厚度也不宜过大，若电容介质层105的厚度过大，则击穿电容介质层105的难度较大。为此，本实施例中，电容介质层105的厚度为2nm～5nm，例如为2.5nm、3nm、4nm。
电容导电层106的材料包括多晶硅、铜、铝或者钨。本实施例中，电容导电层106的材料与栅导电层122的材料相同。在其他实施例中，电容导电层的材料与栅导电层的材料也可以不同。
为了便于电连接，衬底100露出电容导电层106表面。本实施例中，电容导电层106位于电容介质层105表面且填充满沟槽104，电容导电层106顶部与电容介质层105顶部齐平。如此，有利于避免电容导电层106与衬底100其他区域发生不必要的电连接；并且，电容导电层106填充满沟槽104，因而电容导电层105具有相对较大的体积，有利于减小电容导电层106的电阻，减小电容导电层106带来的信号损失，进一步的有利于提高反熔丝电容的击穿效果。需要说明的是，在其他实施例中，电容导电层也可以填充沟槽的部分体积，且保证第一源漏掺杂区侧壁对应区域的电容介质层表面被电容导电层覆盖；或者，电容导电层顶部表面也可以高于衬底表面。
结合参考图1，本实施例提供的具有全新结构的半导体结构，反熔丝电容设置于衬底100内，栅极结构102电连接字线WL，第二源漏掺杂区113电连接位线BL，电容导电层106电连接外接电源VCP。通过字线WL向栅极结构102施加第一电压，通过位线BL向第二源漏掺杂区113施加第二电压，通过外接电源VCP向电容导电层106施加第三电压。当第一电压、第二电压以及第三电压满足击穿电容介质层105的条件时，电容介质层105被击穿，反熔丝电容导通；当第一电压、第二电压以及第三电压未满足击穿电容介质层105的条件时，电容介质层105未被击穿，相应的反熔丝电容不导通。
并且，反熔丝电容位于衬底100内，且控制晶体管的源极或者漏极还作为反熔丝电容的下电极板，有利于减小反熔丝电容占据的空间位置。
此外，栅极结构102也设置于衬底100内，从而进一步的减小半导体结构在垂直于衬底100表面方向的尺寸；同时，与栅极结构位于衬底表面的方向相比，栅极结构102的水平方向尺寸相同时，将栅极结构102设置于衬底100内，能够增加沟道区的长度，从而提高栅极结构102对于沟道区的控制能力，改善半导体结构的电学性能。
本实用新型实施例还提供一种存储器，包括上述的半导体结构。
相应的，本实用新型实施例还提供一种制造上述半导体结构的制造方法，包括：提供衬底；在衬底内形成栅极结构，且衬底露出栅极结构顶部，栅极结构一侧的衬底内形成有第一源漏掺杂区，第一源漏掺杂区的掺杂类型为N型掺杂或P型掺杂，栅极结构另一侧的衬底内形成有第二源漏掺杂区，第二源漏掺杂区与第一源漏掺杂区分别位于栅极结构相对的两侧，且第二源漏掺杂区的掺杂类型与第一源漏掺杂区的掺杂类型相同；在部分厚度衬底内形成沟槽，衬底暴露出沟槽顶部；在沟槽侧壁形成电容介质层；在电容介质层上形成填充沟槽的电容导电层；其中，电容介质层覆盖所述第一源漏掺杂区侧壁。
需要说明的是，前一实施例提供的半导体结构不限于采用以下提供的各制造方法制造，还可以采用其他的制造方法制造上述的半导体结构。以下将结合附图对本实用新型实施例提供的半导体结构的制造方法进行详细说明。
图5至图8为本实用新型一实施例提供的半导体结构的制造方法各步骤对应的剖面结构示意图。本实施例中，在形成第一源漏掺杂区以及第二源漏掺杂区之前，先形成沟槽以及用于形成栅极结构的凹槽；在形成栅极结构中的栅介质层的工艺步骤中，同时形成电容介质层。
参考图5，提供衬底100；在部分厚度衬底100内形成沟槽104，且衬底100暴露出沟槽104顶部；在衬底100内形成凹槽114，且衬底100暴露出凹槽104顶部。
沟槽104为后续形成反熔丝电容提供工艺基础。本实施例中，在垂直于衬底100表面方向上，沟槽104的剖面形状为U形。
凹槽114为后续形成栅极结构提供工艺基础。本实施例中，在垂直于衬底100表面方向上，凹槽114的剖面形状为U形。
本实施例中，凹槽114处于衬底100内的深度较沟槽104处于衬底100内的深度深，也就是说，凹槽114的底部低于沟槽104的底部。为了节约工艺步骤，形成凹槽114以及沟槽104的工艺步骤可以包括：先刻蚀部分衬底100形成预凹槽，预凹槽用于为后续形成凹槽114提供基础；然后，同时刻蚀预凹槽下方的衬底100以及待形成沟槽104的衬底100，直至形成凹槽114以及沟槽104。
需要说明的是，在其他实施例中，也可以在不同的工艺步骤中，依次形成沟槽以及凹槽。
还需要说明的是，在其他实施例中，凹槽底部还可以高于或者齐平于沟槽底部。
需要说明的是，在其他实施例中，在垂直于衬底表面方向上，沟槽的剖面形状也可以为方形，凹槽的剖面形状也可以为方形。
参考图6，在凹槽114底部和侧壁形成栅介质层112；在沟槽104侧壁形成电容介质层105。
栅介质层112与后续形成的控制栅导电层共同构成栅极结构。本实施例中，为了节约工艺步骤，在形成栅介质层112的工艺步骤中，同时形成电容介质层105。
本实施例中，以栅介质层112为单层结构为例。在形成栅介质层112的工艺步骤中，同时形成电容介质层105。相应的，栅介质层112的材料与电容介质层105的材料相同，栅介质层112的厚度与电容介质层105的厚度相同。
本实施例中，电容介质层105覆盖沟槽104的底部和整个侧壁。在其他实施例中，电容介质层也可以仅覆盖沟槽靠近栅介质层的侧壁。
形成栅介质层112以及电容介质层105的工艺步骤包括：在沟槽104底部和侧壁、衬底100表面形成栅介质膜；对该栅介质膜进行图形化处理，形成栅介质层112以及电容介质层105。形成栅介质膜的工艺可以为化学气相沉积、物理气相沉积或者热氧化工艺。
需要说明的是，在其他实施例中，栅介质层也可以为叠层结构，相应的，形成栅介质层的工艺步骤包括：形成第一栅介质层；在所述第一栅介质层顶部表面形成第二栅介质层；相应的，在形成第一栅介质层或者第二栅介质层的工艺步骤中，同时形成电容介质层。或者，电容介质层也可以为叠层结构，在形成第一栅介质层以及第二栅介质层的工艺步骤中，同时形成电容介质层，相应的电容介质层的层数设置于栅介质层的层数设置相同。
在形成栅介质层112之前或者之后，还包括：在衬底100内形成隔离结构101，且栅介质层112以及沟槽104位于相邻隔离结构101之间。
参考图7，形成第一源漏掺杂区103以及第二源漏掺杂区113。
具体地，在栅极结构一侧的衬底100内形成第一源漏掺杂区103，第一源漏掺杂区103的掺杂类型为N型掺杂或P型掺杂；在栅极结构另一侧的衬底100内形成第二源漏掺杂区113，第二源漏掺杂区113与所述第一源漏掺杂区103分别位于栅极结构相对的两侧，且第二源漏掺杂区113的掺杂类型与第一源漏掺杂区103的掺杂类型相同。需要说明的是，栅极结构中的栅导电层还未形成，但是栅介质层112起到了定位栅极结构位置的作用。
更具体的，形成第一源漏掺杂区103以及第二源漏掺杂区113的方法还可以包括：在衬底100表面形成图形化的光刻胶层，该图形化的光刻胶层暴露出待形成第一源漏掺杂区103和第二源漏掺杂区113的衬底100表面；以该图形化的光刻胶层为掩膜，对衬底100进行掺杂处理，形成第一源漏掺杂区103和第二源漏掺杂区113；去除图形化的光刻胶层。
本实施例中，在沿垂直于衬底100表面方向上，沟槽104暴露出第一源漏掺杂区103的侧壁长度等于第一源漏掺杂区103的侧壁长度。在其他实施例中，在沿垂直于衬底表面方向上沟槽暴露出的第一源漏掺杂区的侧壁长度也可以小于第一源漏掺杂区的侧壁长度。
本实施例中，在形成第一源漏掺杂区103以及第二源漏掺杂区113之前，形成栅介质层112以及电容介质层105，避免形成第一源漏掺杂区103和第二源漏掺杂区113的工艺对沟槽104或者凹槽114造成工艺损伤，使得栅介质层112以及电容介质层105具有良好的工艺界面基础，从保证形成的栅介质层112以及电容导电层105具有良好的性能。在其他实施例中，也可以在形成第一源漏掺杂区以及第二源漏掺杂区之后，形成栅介质层以及电容介质层。
参考图8，在栅介质层112顶部表面形成填充凹槽114(参考图7)的栅导电层122，栅导电层122与栅介质层112共同构成栅极结构102；在电容介质层105表面形成填充沟槽104的电容导电层106。
在形成栅导电层122的工艺步骤中，同时形成电容导电层106。
本实施例中，栅导电层122填充满凹槽114，栅导电层122顶部与衬底100表面齐平；电容导电层106填充满沟槽104，电容导电层106顶部与衬底100表面齐平。
形成栅导电层122以及电容导电层106的工艺步骤包括：在衬底100表面形成导电膜，且导电膜还填充满沟槽104以及凹槽114；去除位于衬底100表面的导电膜，保留位于沟槽104内的导电膜作为电容导电层106，保留位于凹槽114内的导电膜作为栅导电层122。
在其他实施例中，电容导电层顶部表面也可以高于衬底表面，或者，电容导电层也可以仅填充部分沟槽；栅导电层顶部表面也可以高于衬底表面，或者，栅导电层也可以仅填充部分沟槽。
本实施例中，在形成栅导电层122之前，先形成第一源漏掺杂区103和第二源漏掺杂区113，有利于避免形成第一源漏掺杂区103和第二源漏掺杂区113的工艺对栅导电层122和电容导电层106造成工艺损伤。在其他实施例中，也可以选择先形成栅导电层和电容导电层，后形成第一源漏掺杂区和第二源漏掺杂区。
本实施例提供的半导体结构的制造方法，能够制造出具有全新结构的半导体结构，反熔丝电容以及栅极结构102均位于衬底100内，既可以有效的减小半导体结构尺寸，且还有利于增加控制晶体管的沟道区长度，改善形成的半导体结构的电学性能；并且，反熔丝电容的制造工艺与晶体管的制造工艺兼容，也就是说，可以利用CMOS制造工艺同时制造反熔丝电容，从而简化了具有反熔丝电容的半导体结构的制造工艺，且降低了制造成本。
图9至图12为本实用新型另一实施例提供的半导体结构的制造方法各步骤对应的剖面结构示意图。与前一实施例不同的是，本实施例提供的制造方法中，在形成第一源漏掺杂区以及第二源漏掺杂区之后，形成沟槽。以下将结合附图进行详细说明，需要说明的是，与前述实施例相同或相应的部分，以下将不做详细赘述。
参考图9，提供衬底200；在所述衬底200表面形成伪栅结构210；第二源漏掺杂区213在伪栅结构210相对两侧的衬底200内分别形成第一源漏掺杂区203和第二源漏掺杂区213。
在形成第一源漏掺杂区203和第二源漏掺杂区213之后，去除伪栅结构210。
还包括：在衬底200内形成隔离结构201，且第一栅介质层213、第一源漏掺杂区203以及第二源漏掺杂区213位于相邻隔离结构201之间。
参考图10，在部分厚度的衬底200内形成沟槽204，衬底200暴露出沟槽204顶部，且沟槽204暴露出第一源漏掺杂区203侧壁；在衬底200内形成凹槽214，且衬底200暴露出凹槽214顶部。
关于沟槽204和凹槽214的形成工艺顺序，可以同时进行也可以先后进行。
本实施例中，在形成第一源漏掺杂区203和第二源漏掺杂区213之后，形成沟槽204和凹槽214，有利于避免形成第一源漏掺杂区203以及第二源漏掺杂区213的工艺对沟槽204表面以及凹槽214表面造成工艺损伤，从而保证后续形成的电容介质层以及栅介质层具有良好的工艺界面基础，进而提高形成的电容介质层以及栅介质层的质量。
参考图11，在凹槽214底部和侧壁形成栅介质层212；在沟槽204侧壁形成电容介质层205，且电容介质层205覆盖第一源漏掺杂区203侧壁。
本实施例中，在形成栅介质层212的工艺步骤中，同时形成电容介质层205。
由于在形成第一源漏掺杂区203和第二源漏掺杂区213之后形成沟槽204，避免了沟槽204表面受到损伤因而沟槽204表面性能良好，使得形成的电容介质层205与沟槽204之间的界面性能优良，从而避免了沟槽204表面缺陷带来的不良影响。同理，形成的栅介质层212与凹槽214之间也具有优良的界面性能，从而避免凹槽214表面缺陷带来的不良影响。
参考图12，在栅介质层212表面形成填充凹槽214(参考图11)的栅导电层222；在电容介质层205上形成填充沟槽204的电容导电层206。
栅介质层212与栅导电层222共同构成栅极结构202。
具体地，为了节约工艺步骤，在形成栅导电层222的工艺步骤中，同时形成电容导电层206。
本实施例提供的半导体结构的制造方法，先形成第一源漏掺杂区203和第二源漏掺杂区213，后形成沟槽204以及凹槽214，有利于保证沟槽204表面以及凹槽214表面具有的缺陷少，相应提高形成的电容介质层205以及栅介质层212的质量，因而电容介质层205与沟槽204之间的界面性能得到改善，且栅介质层212与凹槽214之间的界面性能得到改善，进而改善半导体结构的电学性能。
需要说明的是，上述制造方法中的各步骤先后顺序并不是固定的，可以根据实际情况调整各步骤的先后顺序，且每一步骤也可以包括至少两个子步骤。
还需要说明的是，本实用新型实施例提供的半导体结构，并不限于只能采用上述提供的制造方法进行制造，还可以采用其他合适的制造方法制造本实用新型实施例提供的半导体结构。
本领域的普通技术人员可以理解，上述各实施方式是实现本实用新型的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本实用新型的精神和范围。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各自更动与修改，因此本实用新型的保护范围应当以权利要求限定的范围为准。
Claims (12)
1.一种半导体结构，其特征在于，包括：
衬底以及位于所述衬底内的栅极结构，且所述衬底露出所述栅极结构顶部；
位于所述栅极结构一侧的衬底内的第一源漏掺杂区，所述第一源漏掺杂区的掺杂类型为N型掺杂或P型掺杂；
位于所述栅极结构另一侧的衬底内的第二源漏掺杂区，所述第二源漏掺杂区与所述第一源漏掺杂区分别位于所述栅极结构相对的两侧，且所述第二源漏掺杂区的掺杂类型与所述第一源漏掺杂区的掺杂类型相同；
位于所述衬底内的反熔丝电容，所述第一源漏掺杂区作为所述反熔丝电容的电极板，所述反熔丝电容还包括：位于所述第一源漏掺杂区侧壁表面的电容介质层以及位于所述电容介质层表面的电容导电层。
2.如权利要求1所述的半导体结构，其特征在于，所述衬底内具有沟槽，且所述沟槽暴露出所述第一源漏掺杂区侧壁；所述电容介质层覆盖所述沟槽露出的第一源漏掺杂区侧壁；所述电容导电层填充所述沟槽；且在垂直于所述衬底表面方向，所述沟槽的剖面形状为方形或者U形。
3.如权利要求2所述的半导体结构，其特征在于，所述电容介质层位于所述沟槽底部以及整个侧壁表面；在垂直于所述衬底表面方向上，所述沟槽的剖面形状为U形。
4.如权利要求2所述的半导体结构，其特征在于，所述电容导电层填充满所述沟槽。
5.如权利要求1所述的半导体结构，其特征在于，在沿垂直于所述衬底表面方向上，所述电容介质层覆盖的所述第一源漏掺杂区的侧壁长度小于或等于所述第一源漏掺杂区的侧壁长度。
6.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括栅介质层以及位于所述栅介质层顶部表面的栅导电层；所述电容介质层的材料与所述栅介质层的材料相同；或者，所述电容介质层的材料与所述栅介质层的材料不同。
7.如权利要求6所述的半导体结构，其特征在于，所述栅介质层包括第一栅介质层以及位于所述第一栅介质层顶部表面的第二栅介质层；所述电容介质层的材料与所述第一栅介质层的材料相同，所述电容介质层的厚度与所述第一栅介质层的厚度相同；或者，所述电容介质层的材料与所述第二栅介质层的材料相同，所述电容介质层的厚度与所述第二栅介质层的厚度相同。
8.如权利要求6所述的半导体结构，其特征在于，所述电容介质层的材料与所述栅介质层的材料相同，且所述电容介质层的厚度小于或等于所述栅介质层的厚度。
9.如权利要求6所述的半导体结构，其特征在于，所述电容导电层的材料与所述栅导电层的材料相同；或者，所述电容导电层的材料与所述栅导电层的材料不同。
10.如权利要求1所述的半导体结构，其特征在于，在垂直于所述衬底表面方向上，所述栅极结构的剖面形状为U形。
11.如权利要求1或10所述的半导体结构，其特征在于，在沿垂直于所述衬底表面方向上，所述栅极结构邻近所述第一源漏掺杂区的侧壁底部低于所述第一源漏掺杂区底部；所述栅极结构邻近所述第二源漏掺杂区的侧壁底部低于所述第二源漏掺杂区底部。
12.一种存储器，其特征在于，包括如权利要求1-11任一项所述的半导体结构。
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