CN111900172B - 多次可编程存储单元及存储装置 - Google Patents
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Abstract
本发明提出了一种多次可编程存储单元，包括：第一衬底；第一阱，配置于第一衬底上；第二阱，配置于第一阱上；第一电极区，配置于第二阱上；第二电极区，配置于第二阱上；第一栅极，配置于第二阱上，位于第一电极区、第二电极区之间；第三电极区，配置于第二阱上，包括第一子电极区及与其相耦接的第二子电极区，第一、第二子电极区的导电类型不同；第二栅极，配置于第二阱上，位于第二电极区、第二子电极区之间；第三阱，配置于第一阱上；第四电极区，配置于第三阱上，包括第三子电极区及与其相耦接的第四子电极区，第三、第四子电极区的导电类型不同；以及第三栅极，配置于第三阱上，位于第三子电极区、第四子电极区之间，耦接于第一栅极。
Description
技术领域
本发明涉及半导体领域，更具体地，涉及一种多次可编程存储单元及存储装置。
背景技术
MTP(多次可编程存储单元)是集成电路中常用的技术。该项技术可实现在芯片出厂后的精度调整或客户定制，并且可以作为芯片的存储记忆模块使用。其基本原理是通过捕获或释放存储介质中的电荷，来调整器件的阈值电压等参数，进而影响输出的电流值。
现有技术中，双层多晶硅栅存储单元是最常用的技术手段。但由于双层多晶硅结构需要增加掩膜板层数，增加了芯片的成本。
因此，提供一种多次可编程存储单元及存储装置，以降低芯片成本，是本领域亟待解决的问题。
发明内容
有鉴于此，本发明提供了一种多次可编程存储单元及存储装置，解决了现有技术中多次可编程存储单元的尺寸及成本的技术问题。
一方面，本发明提出了一种多次可编程存储单元，包括：
一第一衬底；
一第一阱，配置于所述第一衬底上；
一第二阱，配置于所述第一阱上；
一第一电极区，配置于所述第二阱上；
一第二电极区，配置于所述第二阱上；
一第一栅极，配置于所述第二阱上，位于所述第一电极区、所述第二电极区之间；
一第三电极区，配置于所述第二阱上，包括一第一子电极区、与所述第一子电极区相耦接的一第二子电极区，所述第一子电极区与所述第二子电极区的导电类型不同；
一第二栅极，配置于所述第二阱上，位于所述第二电极区、所述第二子电极区之间；
一第三阱，配置于所述第一阱上；
一第四电极区，配置于所述第三阱上，包括一第三子电极区、与所述第三子电极区相耦接的一第四子电极区，所述第三子电极区与所述第四子电极区的导电类型不同；以及
一第三栅极，配置于所述第三阱上，位于所述第三子电极区、所述第四子电极区之间，耦接于所述第一栅极，所述第三栅极与所述第三阱形成控制栅电容。
可选地，所述第三栅极的面积大于所述第一栅极的面积。
可选地，所述第三栅极的面积大于或等于所述第一栅极的面积的10倍。
可选地，所述第一阱为高压阱。
可选地，所述多次可编程存储单元包括：
所述第一衬底配置为P型衬底；
所述第一阱配置为高压N型阱；
所述第二阱配置为P型阱；
所述第三阱配置为P型阱；
所述第一电极区、所述第二电极区配置为N型重掺杂；
所述第一子电极区配置为P型重掺杂、第二子电极区配置为N型重掺杂；以及
所述第三子电极区配置为P型重掺杂、第四子电极区配置为N型重掺杂。
可选地，包括：
当所述多次可编程存储单元进行编程时，所述第一子电极区、所述第二子电极区接入负电位，所述第三子电极区、所述第四子电极区接入正电位；
当所述多次可编程存储单元进行擦除时，所述第一子电极区、所述第二子电极区接入正电位，所述第三子电极区、所述第四子电极区接入负电位；
当所述多次可编程存储单元进行读取时，所述第一子电极区、所述第二子电极区接入0电位，所述第三子电极区、所述第四子电极区、所述第二栅极、所述第一电极区接入高电位。
可选地，所述多次可编程存储单元还包括：
一第四阱，位于所述第二阱与所述第三阱间，用于隔离所述第二阱与所述第三阱。
可选地，所述多次可编程存储单元还包括：
一第五电极区，配置于所述第四阱上。
另一方面，提出了一种存储装置，包括：
一如上述任一项所述的多次可编程存储单元。
本发明所提出的一种多次可编程存储单元及存储装置，由于采用隧穿原理来使浮空栅进行捕获、释放电子来分别进行编程、擦除，即，采用隧穿原理设计可多次可编程存储单元，减小了多次可编程存储单元的尺寸，进而降低了成本。并且设计了相耦接的第一子电极区、第二子电极区，可以更好地引出编程时的电位，及相耦接的第三子电极区、第四子电极区，可以更好地引出擦除时的电位。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。
图1为本发明一实施例的多次可编程存储单元的电路示意图；
图2为图1所示多次可编程存储单元的结构示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
参考图1、图2，图1为本发明一实施例的多次可编程存储单元的电路示意图，图2为图1所示多次可编程存储单元的结构示意图。
如图2所示，多次可编程存储单元包括：一第一衬底110、一第一阱120、一第二阱130、一第一电极区131、一第二电极区132、一第一栅极133、一第一子电极区134、一第二子电极区135、一第二栅极136、一第三阱140、一第三子电极区141、一第四子电极区142、一第三栅极143。
其中，第一阱120，配置于第一衬底110上；第二阱130，配置于第一阱120上；第一电极区131，配置于第二阱131上；第二电极区132，配置于第二阱132上；第一栅极133，配置于第二阱132上，位于第一电极区131、第二电极区132之间；第三电极区，配置于第二阱130上，包括一第一子电极区134、与第一子电极区134相耦接的一第二子电极区135，第一子电极区134与第二子电极区135的导电类型不同；第二栅极136，配置于第二阱130上，位于第二电极区132、第二子电极区之间；第三阱140，配置于第一阱120上；第四电极区，配置于第三阱140上，包括第三子电极区141、与第三子电极区141相耦接的第四子电极区142，第三子电极区141与第四子电极区142的导电类型不同；第三栅极143，配置于第三阱140上，位于第三子电极区141、第四子电极区143之间，耦接于第一栅极133，第三栅极143与第三阱140形成控制栅电容。
下面，本实施例中，结合图2所示，将以多次可编程存储单元的晶体管是NMOS管为例进行说明，即，导电类型为N型。
本实施例中，第一衬底110，可以是P型衬底。
本实施例中，第一阱120，可以是高压阱，具体地，可以是高压N型阱(HV Nwell)，配置于第一衬底110上，即，配置在P型衬底上。
本实施例中，第二阱130，可以是P型阱(Pwell)，配置于第一阱120上。
本实施例中，第一电极区131，配置于第二阱131上，为N型重掺杂(N+)，并耦接至位线(Bit Line，BL)。
本实施例中，第二电极区132，配置于第二阱132上，为N型重掺杂(N+)。
本实施例中，第一栅极133，配置于第二阱132上，位于第一电极区131、第二电极区132之间。本实施例中，第一栅极133、第一电极区131及第二电极区132构成多次可编程存储单元的编程管(如图1所示)，第一栅极为浮空栅，具体可参考下述。
本实施例中，第三电极区，配置于第二阱130上，包括一第一子电极区134、与第一子电极区134相耦接的一第二子电极区135，具体而言，第一子电极区134与第二子电极区135相耦接，并耦接至隧穿栅线(Tunnel Gate，TG)，即，第一子电极区134与第二子电极区135同时耦接至TG线。并且，本实施例中，第一子电极区134与第二子电极区135的导电类型不同，第一子电极区134为P型导电类型，可以是P型重掺杂(P+),第二子电极区135为N型导电类型，可以是N型重掺杂(N+)。
本实施例中，第二栅极136，配置于第二阱130上，位于第二电极区132、第二子电极区135之间，第二栅极136、第二电极区132及第二子电极区135构成多次可编程存储单元的选择管(如图1所示)，其中，第二栅极136耦接至字线(Word Line，WL)。
本实施例中，第三阱140，，可以是P型阱(Pwell)，配置于第一阱120上。
本实施例中，第四电极区，配置于第三阱140上，包括第三子电极区141、与第三子电极区141相耦接的第四子电极区142，具体而言，第三子电极区141与第四子电极区142相耦接，并耦接至控制栅线(Control Gate，CG)，即，第三子电极区141与第四子电极区142同时耦接至TG线。并且，本实施例中，第三子电极区141与第四子电极区142的导电类型不同，第三子电极区141为P型导电类型，可以是P型重掺杂(P+),第四子电极区142为N型导电类型，可以是N型重掺杂(N+)。
第三栅极143，配置于第三阱140上，位于第三子电极区141、第四子电极区143之间，并且，耦接于第一栅极133，即，可以是与第一栅极133形成共栅极。另外，本实施例中，第三栅极143相当于电容的一个电极，第三阱140相当于电容的另一个电极，即，第三栅极143与第三阱140形成控制栅电容(CG电容)，由于CG电容的存在，所以第一栅极131浮空，即，第一栅极131为浮空栅。
一实施例中，第三栅极143的面积大于第一栅极131的面积，比如，第三栅极143的面积可以是大于或等于第一栅极131的面积的10倍，由此使得在TG和CG两端加压时，绝大部分压降都会降在第一栅极131上，即，降在编程管的栅上。
一实施例中，多次可编程存储单元还可以包括一第四阱150，第四阱150位于第二阱130与第三阱140间，用于隔离第二阱130与第三阱140，可以配置为N型阱(Nwell)。
一实施例中，多次可编程存储单元还可以包括一第五电极区151，第五电极区151配置于第四阱150上，可以是N型重掺杂(N+)，耦接至TUB。
下面结合图1、图2来对本实施例的多次可编程存储单元的工作原理进行阐述。
在多次可编程存储单元需要进行编程情形时，TG接负电位，CG接正电位，也就是说，第一子电极区134、第二子电极区135接入负电位，第三子电极区141、第四子电极区142接入正电位，此时TG和CG的大部分压差落在编程管的栅上，即，大部分压差落在第一栅极(浮空栅)131，此时，根据隧穿原理，第一栅极131可以捕获电子，从而可以提高编程管的阈值电压。
本实施例中，需要特别指出的是，编程时，编程管在这种偏压下，第一栅极131会对第二阱130产生耗尽，因此，直接通过第一子电极区134(P+)无法引出编程管栅氧(未绘示)下方硅的电位，需要将第二栅极136的WL接0电位，使得选择管打开，从而通过编程管和选择管公用的第二电极区132、以及导通的选择管的第二子电极区135引出编程管栅氧下方硅的电位，此时，还可以将TUB接正电位，BL浮空。
在多次可编程存储单元需要进行擦除情形时，TG接正电位，CG接负电位，也就是说，第一子电极区134、第二子电极区135接入正电位，第三子电极区141、第四子电极区142接入负电位，此时TG和CG间的大部分压差同样落在编程管的第一栅极(浮空栅)131上，根据隧穿原理，第一栅极131可以释放电子，从而可以降低编程管的阈值电压。
本实施例中，需要特别指出的是，擦除时，CG电容在这种偏压下，CG电容的栅(第三栅极143)会对第三阱143产生耗尽，因此，此时直接通过P+(第三子电极区141)无法引出CG电容栅氧(CG电容的电介质，未绘示)下方硅的电位，因为由于第三栅极143与第三阱140形成电场方向从上往下的电场，第三阱140中的电子向上移动，从而使得第三子电极区141与移至第三阱140表层的电子形成反向二极管，进而导致第三子电极区141无法引出CG电容栅氧下方硅的电位，而在本实施例中由于将CG电容其中一侧的P+改为N+(第四子电极区142)即可顺利引出，此时，可以将TUB接正电位，BL和WL浮空。
在多次可编程存储单元读取情形时，TG接0电位，WL/BL/TUB/CG均接高电位。在这种情形下，编程管和选择管均开启，如果编程管被编写，测得的电流值会变小；如果编程管未被编写或被擦除过，测得的电流值会正常。
上述各实施例中，多次可编程存储单元的晶体管以NMOS管为例进行说明，即，导电类型为N型，在其它实施例中，多次可编程存储单元也可以为PMOS管，即导电类型为P型，对于本领域技术人员来说，容易将NMOS管切换至PMOS管，为了叙述简要，这里不再赘述。
再一实施例中，提出了一种存储装置，可以包括上述的各多次可编程存储单元。
本发明上述实施例的一种多次可编程存储单元及存储装置，由于采用隧穿原理来使浮空栅进行捕获、释放电子来分别进行编程、擦除，即，采用隧穿原理设计可多次可编程存储单元，减小了多次可编程存储单元的尺寸，进而降低了成本。并且设计了相耦接的第一子电极区、第二子电极区，可以更好地引出编程时的电位，及相耦接的第三子电极区、第四子电极区，可以更好地引出擦除时的电位。
虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本发明的范围由所附权利要求来限定。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。
Claims (8)
1.一种多次可编程存储单元，其特征在于，包括：
一第一衬底；
一第一阱，配置于所述第一衬底上；
一第二阱，配置于所述第一阱上；
一第一电极区，配置于所述第二阱上；
一第二电极区，配置于所述第二阱上；
一第一栅极，配置于所述第二阱上，位于所述第一电极区、所述第二电极区之间；
一第三电极区，配置于所述第二阱上，包括一第一子电极区、与所述第一子电极区相耦接的一第二子电极区，所述第一子电极区与所述第二子电极区的导电类型不同；
一第二栅极，配置于所述第二阱上，位于所述第二电极区、所述第二子电极区之间；
一第三阱，配置于所述第一阱上；
一第四电极区，配置于所述第三阱上，包括一第三子电极区、与所述第三子电极区相耦接的一第四子电极区，所述第三子电极区与所述第四子电极区的导电类型不同；以及
一第三栅极，配置于所述第三阱上，位于所述第三子电极区、所述第四子电极区之间，耦接于所述第一栅极，所述第三栅极与所述第三阱形成控制栅电容，其中
所述第一衬底配置为P型衬底；
所述第一阱配置为高压N型阱；
所述第二阱配置为P型阱；
所述第三阱配置为P型阱；
所述第一电极区、所述第二电极区配置为N型重掺杂；
所述第一子电极区配置为P型重掺杂、第二子电极区配置为N型重掺杂；以及
所述第三子电极区配置为P型重掺杂、第四子电极区配置为N型重掺杂。
2.根据权利要求1所述的多次可编程存储单元，其特征在于，所述第三栅极的面积大于所述第一栅极的面积。
3.根据权利要求2所述的多次可编程存储单元，其特征在于，所述第三栅极的面积大于或等于所述第一栅极的面积的10倍。
4.根据权利要求1所述的多次可编程存储单元，其特征在于，所述第一阱为高压阱。
5.根据权利要求1所述的多次可编程存储单元，其特征在于，包括：
当所述多次可编程存储单元进行编程时，所述第一子电极区、所述第二子电极区接入负电位，所述第三子电极区、所述第四子电极区接入正电位；
当所述多次可编程存储单元进行擦除时，所述第一子电极区、所述第二子电极区接入正电位，所述第三子电极区、所述第四子电极区接入负电位；
当所述多次可编程存储单元进行读取时，所述第一子电极区、所述第二子电极区接入0电位，所述第三子电极区、所述第四子电极区、所述第二栅极、所述第一电极区接入高电位。
6.根据权利要求1所述的多次可编程存储单元，其特征在于，还包括：
一第四阱，位于所述第二阱与所述第三阱间，用于隔离所述第二阱与所述第三阱。
7.根据权利要求6所述的多次可编程存储单元，其特征在于，还包括：
一第五电极区，配置于所述第四阱上。
8.一种存储装置，其特征在于，包括：
一如权利要求1至7中的任一项所述的多次可编程存储单元。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010744694.5A CN111900172B (zh) | 2020-07-29 | 2020-07-29 | 多次可编程存储单元及存储装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202010744694.5A CN111900172B (zh) | 2020-07-29 | 2020-07-29 | 多次可编程存储单元及存储装置 |
Publications (2)
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| CN111900172A CN111900172A (zh) | 2020-11-06 |
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Family
ID=73182525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111900172B (zh) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016462A (ja) * | 2007-07-03 | 2009-01-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US8409944B2 (en) * | 2010-06-24 | 2013-04-02 | Semiconductor Components Industries, Llc | Process of forming an electronic device including a nonvolatile memory cell having a floating gate electrode or a conductive member with different portions |
| US8921175B2 (en) * | 2012-07-20 | 2014-12-30 | Semiconductor Components Industries, Llc | Process of forming an electronic device including a nonvolatile memory cell |
| US9431111B2 (en) * | 2014-07-08 | 2016-08-30 | Ememory Technology Inc. | One time programming memory cell, array structure and operating method thereof |
-
2020
- 2020-07-29 CN CN202010744694.5A patent/CN111900172B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN111900172A (zh) | 2020-11-06 |
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