TWI553645B - 非揮發性記憶體及其行解碼器 - Google Patents

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TWI553645B
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Description

非揮發性記憶體及其行解碼器
本發明是有關於一種非揮發性記憶體的行解碼器，且特別是有關於一種非揮發性記憶體及中用以達成具快速讀取感測(high speed read sensing)能力的行解碼器。
請參照第1A圖至第1C圖，其所繪示習知非揮發性記憶體及相關的記憶胞示意圖。非揮發性記憶體包括：記憶體陣列(memory array)、列解碼器(row decoder)110、行解碼器(column decoder)130、寫入緩衝器(write buffer)150、以及感測電路(sensing circuit)140。其中，列解碼器110連接至m條字元線WL1~WLm；行解碼器130連接至n條位元線BL1~BLn。再者，記憶體陣列包括m×n個記憶胞C11~Cmn，且記憶體陣列連接至m條字元線WL1~WLm、n條位元線BL1~BLn以及電壓源(V1)。
基本上，根據記憶體陣列的工作狀態，至少可區分為編程週期(program cycle)以及讀取週期(read cycle)。於編程週期時，利用列解碼器110與行解碼器130可決定一選定記憶胞(selected memory cell)，並且調整電壓源V1的電壓值，即可對選定記憶胞進行編程動作(program action)。同理，利用列解碼器110與行解碼器130的控制，也可依序決定更多的選定記憶胞來進行編程動作。而當所有的選定記憶胞進行完編程動作後，即完成編程週期。
於編程週期之後，所有的記憶胞中的儲存狀態可進 一步被區分為第一儲存狀態(例如狀態“0”)或者第二儲存狀態(例如狀態“1”)。
於讀取週期時，利用列解碼器110與行解碼器130可決定一選定記憶胞，並且調整電壓源V1的電壓值，即可對選定記憶胞進行讀取動作(read action)，用以決定選定記憶胞的儲存狀態。同理，利用列解碼器110與行解碼器130的控制，也可依序決定更多的選定記憶胞及其儲存狀態。而當所有的選定記憶胞皆完程讀取動作後，即完成讀取週期。
如第1A圖所示，行解碼器130中包括一行解碼電路(column decoding circuit)132與一切換電路(switching circuit)134，並且行解碼器130根據行控制信號組Y[n：1]與切換控制信號組Sw[2：1]來運作。其中，行控制信號組Y[n：1]中有n個行控制信號，包括：第一行控制信號Y1至第n行控制信號Yn；而切換控制信號組Sw[2：1]中有第一切換控制信號Sw1與第二切換控制信號Sw2。
行解碼電路132包括：n個開關電晶體(switch transistor)My1~Myn。而行解碼電路132根據行控制信號組Y[n：1]來控制n個開關電晶體My1~Myn其中之一為閉路狀態(close state)，而其他的開關電晶體為開路狀態(open state)。
再者，切換電路134包括：二個開關電晶體(switch transistor)Mpgm、Mrd。而切換電路134根據切換控制信號組Sw[2：1]來控制二個開關電晶體Mpgm、Mrd其中之一為閉路狀態，而另一個開關電晶體為開路狀態。
於編程週期時，列解碼器110係驅動一條字元線以決定一選取列(selected row)的n個記憶胞。而行解碼器130中的行解碼電路132可以根據行控制信號組Y[n：1]，由選取列的n個記憶胞中再決定一選定記憶胞(selected memory cell)。再者，行解碼器130中的切換電路134根據切換控制信號組Sw[2：1]，將開關電晶體Mpgm控制為閉路狀態並將開關電晶體Mrd控制為開路 狀態。因此，於編程週期時，選定記憶胞所產生的記憶胞電流(cell current)可流向寫入緩衝器150。
於讀取週期時，列解碼器110係驅動一條字元線以決定一選取列的n個記憶胞。而行解碼器130中的行解碼電路132可以根據行控制信號組Y[n：1]，由選取列的n個記憶胞中再決定一選定記憶胞。再者，行解碼器130中的切換電路134根據切換控制信號組Sw[2：1]，將開關電晶體Mpgm控制為開路狀態並將開關電晶體Mrd控制為閉路狀態。因此，於讀取週期時，選定記憶胞所產生的記憶胞電流(cell current)可流向感測電路140，使得感測電路140根據記憶胞電流來決定選定記憶胞的儲存狀態。
以下以編程記憶胞C22以及讀取記憶胞C22為例來進行說明。於編程週期時，列解碼器110係驅動字元線WL2以決定一選取列的n個記憶胞C21~C2n。而行解碼器130中的行解碼電路132根據動作的(activated)第二行控制信號Y2以及不動作的(inactivated)其他行控制信號Y1與Y3~Yn，使得開關電晶體My2為閉路狀態，而其他的開關電晶體My1與My3~Myn為開路狀態。所以，記憶胞C22為選定記憶胞。再者，行解碼器130中的切換電路134根據動作的第一切換控制信號Sw1以及不動作的第二切換信號Sw2，將開關電晶體Mpgm控制為閉路狀態並將開關電晶體Mrd控制為開路狀態。因此，於編程週期時，選定記憶胞C22所產生的記憶胞電流可流向寫入緩衝器150，並且完成選定記憶胞C22的編程動作。
於讀取週期時，列解碼器110係驅動字元線WL2以決定一選取列的n個記憶胞C21~C2n。而行解碼器130中的行解碼電路132根據動作的(activated)第二行控制信號Y2以及不動作的(inactivated)其他控制信號Y1與Y3~Yn，使得開關電晶體My2為閉路狀態，而其他的開關電晶體My1與My3~Myn為開路狀態。所以，記憶胞C22為選定記憶胞。再者，行解碼器130中的切換電路134根據不動作的第一切換控制信號Sw1以及動作的 第二切換信號Sw2，將開關電晶體Mpgm控制為開路狀態並將開關電晶體Mrd控制為閉路狀態。因此，於讀取週期時，選定記憶胞C22所產生的記憶胞電流可流向感測電路140，使得感測電路140根據記憶胞電流來決定選定記憶胞的儲存狀態。
再者，上述的行解碼器130適用於多次編程的非揮發性記憶體(multi-time programmable non-volatile memory，簡稱MTP非揮發性記憶體)以及一次編程的非揮發性記憶體(one time programmable non-volatile memory，簡稱OTP非揮發性記憶體)。
當非揮發性記憶體為MTP非揮發性記憶體時，其記憶胞的結構即如第1B圖所示。記憶胞中包括一浮動閘電晶體(floating gate transistor)M，其控制閘極(control gate)連接至字元線WL、汲極連接至位元線BL、源極連接至電壓源V1。
於編程週期時，可將載子(carrier)注入浮動閘極電晶體M的浮動閘極，使得記憶胞的儲存狀態為第一儲存狀態(例如狀態“0”)；或者，未將載子注入浮動閘極電晶體M的浮動閘極，使得記憶胞的儲存狀態為第二儲存狀態(例如狀態“1”)。
當非揮發性記憶體為OTP非揮發性記憶體時，其記憶胞的結構即如第1C圖所示。記憶胞中包括一選擇電晶體(select transistor)T，串接一電容器C。選擇電晶體T的控制閘極(control gate)連接至字元線WL、第一汲/源極連接至位元線BL、第二汲/源極連接至電容器C的第一端，電容器C的第二端連接至電壓源V1。
於編程週期時，可利用大電流破壞電容器C的介電層(dielectric layer)，使得電容器C轉變成一個電阻器(resistor)，進而使得記憶胞的儲存狀態為第一儲存狀態(例如狀態“0”)；或者，未利用大電流破壞電容器C的介電層(dielectric layer)，使得記憶胞的儲存狀態為第二儲存狀態(例如狀態“1”)。
再者，上述第1B圖與第1C圖之記憶胞所組成的非揮發性記憶體僅是用來舉例說明而已。第1A圖中的行解碼器130 也可以運用於其他架構記憶胞所組成的MTP非揮發性記憶體或者OTP非揮發性記憶體。
眾所周知，於編程週期時，選定記憶胞所產生的記憶胞電流非常大，因此於行解碼電路132中需要設計大尺寸的開關電晶體My1~Myn。例如開關電晶體My1~Myn的寬度(width)為36μm，通道長度(channel length)為0.25μm。由於開關電晶體My1~Myn的尺寸很大，因此當記憶胞電流流經開關電晶體My1~Myn時，才不會產生過大的壓降(voltage drop)，導至編程動作的失敗。
再者，於讀取週期時，感測電路140係利用選定記憶胞所產生的記憶胞電流來進行充電動作(charging action)，並根據充電電壓(charging voltage)的大小來決定選定記憶胞的儲存狀態。而大尺寸的開關電晶體My1~Myn將會延長讀取動作的時間。
一般來說，大尺寸的開關電晶體My1~Myn具有較大的寄生電容(parasitic capacitance)，使得電路上的RC時間常數(RC time constant)增加，而充電電壓上升緩慢。因此，感測電路140將無法在短時間內決定選定記憶胞的儲存狀態。換言之，習知的行解碼器130是造成感測電路140無法快速讀取感測(high speed read sensing)的一個因素。
本發明之主要目的在於提出一種運用非揮發性記憶體的行解碼器。用以使得非揮發性記憶體於讀取週期時具備快速讀取感測(high speed read sensing)的目標，並且不會影響編程週期時的編程動作。
本發明係有關於一種非揮發性記憶體，包括：一記憶體陣列，具有m×n個記憶胞，且該記憶體陣列連接至m條字元線與n條位元線；一列解碼器，連接至該m條字元線，其中該列解碼器驅動該m條字元線其中之一，用以決定一選定列，且該選 定列所連接的n個記憶胞皆對應地連接該n條位元線；一行解碼器，包括一編程用解碼器連接至該n條位元線以及一讀取用解碼器連接至該n條位元線，其中該編程用解碼器受控於一編程用控制信號組，該讀取用解碼器受控於一讀取用控制信號組；一寫入緩衝器，經由一編程用資料線連接至該編程用解碼器；以及，一感測電路，經由一讀取用資料線連接至該讀取用解碼器；其中，於一編程週期時，該讀取用控制信號組不動作且該編程用控制信號組動作，使得該編程用解碼器由該選定列中決定一選定記憶胞，且該選定記憶胞產生的一記憶胞電流經由該編程用解碼器與該編程用資料線流向該寫入緩衝器；其中，於一讀取週期時，該編程用控制信號組不動作且該讀取用控制信號組動作，使得該讀取用解碼器由該選定列中決定該選定記憶胞，且該選定記憶胞產生的該記憶胞電流經由該讀取用解碼器與該讀取用資料線流向該感測電路。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
110‧‧‧列解碼器
130‧‧‧行解碼器
132‧‧‧行解碼電路
134‧‧‧切換電路
140‧‧‧感測電路
150‧‧‧寫入緩衝器
200、250‧‧‧行解碼器
210‧‧‧編程用解碼器
220、260、300、350、400、450‧‧‧讀取用解碼器
310、330‧‧‧第一級解碼電路
310a、330a‧‧‧第一解碼單元
310b、330b‧‧‧第二解碼單元
320‧‧‧第二級解碼電路
第1A圖至第1C圖所繪示習知非揮發性記憶體及相關的記憶胞示意圖。
第2A圖至第2C圖所繪示為另一OTP非揮發性記憶體及相關的記憶胞示意圖。
第3A圖與第3B圖所繪示為本發明運用非揮發性記憶體的行解碼器的第一實施例與第二實施例。
第4A圖、第4B圖、第5A圖與第5B圖所繪示為本發明行解碼器中讀取用解碼器的各種實施例。
請參照第2A圖至第2C圖，其所繪示為另一OTP非揮發性記憶體及相關的記憶胞示意圖。如第2A圖所示，非揮發性記憶體包括：記憶體陣列、列解碼器110、行解碼器130、寫入緩衝器150、以及感測電路140。其中，列解碼器110連接至m條字元線WL1~WLm；行解碼器130連接至n條位元線BL1~BLn。再者，記憶體陣列包括m×n個記憶胞C11~Cmn，且記憶體陣列連接至m條字元線WL1~WLm、n條位元線BL1~BLn以及二個電壓源V1與V2。
基本上，根據記憶體陣列的工作狀態，至少可區分為編程週期以及讀取週期。於編程週期時，利用列解碼器110與行解碼器130可決定一選定記憶胞，並且調整電壓源V1與V2的電壓值，即可對選定記憶胞進行編程動作。同理，利用列解碼器110與行解碼器130的控制，也可依序決定更多的選定記憶胞來進行編程動作。而當所有的選定記憶胞進行完編程動作後，即完成編程週期。
於編程週期之後，所有的記憶胞中的儲存狀態可進一步被區分為第一儲存狀態(例如狀態“0”)或者第二儲存狀態(例如狀態“1”)。
於讀取週期時，利用列解碼器110與行解碼器130可決定一選定記憶胞，並且調整電壓源V1與V2的電壓值，即可對選定記憶胞進行讀取動作(read action)，用以決定選定記憶胞的儲存狀態。同理，利用列解碼器110與行解碼器130的控制，也可依序決定更多的選定記憶胞及其儲存狀態。而當所有的選定記憶胞皆完程讀取動作後，即完成讀取週期。
如第2B圖與第2C圖所示，其為OTP非揮發性記憶體的記憶胞示意圖。如2B圖所示，記憶胞中包括一選擇電晶體M1與二個電容器c1與c2。選擇電晶體M1的控制閘極連接至字元線WL、第一汲/源極連接至位元線BL、第二汲/源極連接至電容器c1與c2的第一端，電容器c1的第二端連接至電壓源V1， 電容器c2的第二端連接至電壓源V2。
於編程週期時，可利用大電流破壞電容器c1或c2的介電層，使得電容器c1或c2轉變成一個電阻器，進而使得記憶胞的儲存狀態為第一儲存狀態(例如狀態“0”)；或者，未利用大電流破壞電容器c1與c2的介電層，使得記憶胞的儲存狀態為第二儲存狀態(例如狀態“1”)。
如2C圖所示，記憶胞中包括一選擇電晶體T1、一偏壓電晶體(bias transistor)T2與一電容器c3。選擇電晶體T1的控制閘極連接至字元線WL、第一汲/源極連接至位元線BL。再者，偏壓電晶體T2的控制閘極連接至電壓源V2、第一汲/源極連接至選擇電晶體T1的第二汲/源極、第二汲/源極連接至電容器c3的第一端。再者，電容器c3的第二端連接至電壓源V1。
於編程週期時，可利用大電流破壞電容器c3的介電層，使得電容器c3轉變成一個電阻器，進而使得記憶胞的儲存狀態為第一儲存狀態(例如狀態“0”)；或者，未利用大電流破壞電容器c3的介電層，使得記憶胞的儲存狀態為第二儲存狀態(例如狀態“1”)。
請參照第3A圖，其所繪示為本發明運用非揮發性記憶體的行解碼器的第一實施例。其中，非揮發性記憶體中的記憶體陣列、列解碼器、寫入緩衝器以及感測電路的連接關係與運作原理相同於第1A圖與第2A圖，此處不再贅述。
根據本發明的第一實施例，行解碼器200中包括一編程用解碼器(programming decoder)210與一讀取用解碼器(reading decoder)220。其中，編程用解碼器210與讀取用解碼器220皆連接至n條位元線BL1~BLn。再者，編程用解碼器210更連接至寫入緩衝器150；讀取用解碼器220更連接至感測電路140。
編程用解碼器210根據編程用控制信號組(programming control signal set)Yp[n：1]來運作；且讀取用解碼器 220根據讀取用控制信號組(reading control signal set)Yr[n：1]來運作。其中，編程用控制信號組Yp[n：1]中有n個編程用控制信號，包括：第一編程用控制信號Yp1至第n編程用控制信號Ypn；讀取用控制信號組Yr[n：1]中有n個讀取用控制信號，包括：第一讀取用控制信號Yr1至第n讀取用控制信號Yrn。
編程用解碼器210包括：n個開關電晶體(switch transistor)Mp1~Mpn。n個開關電晶體Mp1~Mpn的第一端連接至對應的n條位元線BL1~BLn；n個開關電晶體Mp1~Mpn的第二端連接至編程用資料線(programming data line)DLp；以及n個開關電晶體Mp1~Mpn的控制端連接至對應的n個編程用控制信號Yp1~Ypn。再者，編程用資料線DLp連接至寫入緩衝器150。
讀取用解碼器220包括：n個開關電晶體(switch transistor)Mr1~Mrn。n個開關電晶體Mr1~Mrn的第一端連接至對應的n條位元線BL1~BLn；n個開關電晶體Mr1~Mrn的第二端連接至讀取用資料線(reading data line)DLr；以及n個開關電晶體Mr1~Mrn的控制端連接至對應的n個讀取用控制信號Yr1~Yrn。再者，讀取用資料線DLr連接至感測電路140。
根據本發明的第一實施例，於記憶體陣列的編程週期時，讀取用控制信號組Yr[n：1]不動作，而編程用控制信號組Yp[n：1]係用來控制編程用解碼器210中的n個開關電晶體Mp1~Mpn其中之一為閉路狀態，而其他的開關電晶體為開路狀態。再者，於記憶體陣列的讀取週期時，編程用控制信號組Yp[n：1]不動作，而讀取用控制信號組Yr[n：1]係用來控制讀取用解碼器220中的n個開關電晶體Mr1~Mrn其中之一為閉路狀態，而其他的開關電晶體為開路狀態。
換句話說，編程用解碼器210僅在記憶體陣列的編程週期運作，而讀取用解碼器220僅在記憶體陣列的讀取週期運作。
再者，根據本發明的第一實施例，編程用解碼器210 中n個開關電晶體Mp1~Mpn的尺寸大於讀取用解碼器220中n個開關電晶體Mr1~Mrn的尺寸。舉例來說，開關電晶體Mp1~Mpn的寬度(width)為36μm，通道長度(channel length)為0.25μm；開關電晶體Mr1~Mrn的寬度(width)為2μm，通道長度(channel length)為0.2μm。
眾所周知，大尺寸的開關電晶體Mp1~Mpn具有較大的寄生電容(parasitic capacitance)，而小尺寸的開關電晶體Mr1~Mrn具有較小的寄生電容。於記憶體陣列的讀取週期時，選定記憶胞所產生的記憶胞電流會流經讀取用解碼器220中尺寸較小的開關電晶體。因此，電路上的RC時間常數(RC time constant)會較小，可加速感測電路140判定選定記憶胞儲存狀態的時間，達成快速讀取感測(high speed read sensing)的目標。
於編程週期時，而行解碼器200中的讀取用解碼器220不動作，而編程用解碼器210根據編程用控制信號Yp[n：1]，由選取列的n個記憶胞中決定一選定記憶胞。因此，於編程週期時，選定記憶胞所產生的記憶胞電流(cell current)流經n個開關電晶體Mp1~Mpn其中之一，並經由編程用資料線DLp流向寫入緩衝器150以完成選定記憶胞的編程動作。
換言之，於編程週期時，選定記憶胞所產生的記憶胞電流非常大，且由於開關電晶體Mp1~Mpn的尺寸很大，所以記憶胞電流流經n個開關電晶體Mp1~Mpn其中之一時，不會產生過大的壓降(voltage drop)。
於讀取週期時，而行解碼器200中的編程用解碼器210不動作，而讀取用解碼器220根據讀取用控制信號Yr[n：1]，由選取列的n個記憶胞中決定一選定記憶胞。因此，於讀取週期時，選定記憶胞所產生的記憶胞電流(cell current)流經n個開關電晶體Mr1~Mrn其中之一，並經由讀取用資料線DLr流向感測電路140以完成選定記憶胞的讀取動作。
換言之，於讀取週期時，選定記憶胞所產生的記憶 胞電流經n個開關電晶體Mr1~Mrn其中之一。由於開關電晶體Mr1~Mrn的寄生電容較小，可以使得感測電路140快速地判定選定記憶胞儲存狀態。
以下以編程記憶胞C22以及讀取記憶胞C22為例來進行說明。於編程週期時，列解碼器(未繪示)係驅動字元線WL2以決定一選取列的n個記憶胞C21~C2n。而行解碼器200中的編程用解碼器210根據動作的(activated)第二編程用控制信號Yp2以及不動作的(inactivated)其他編程用控制信號Yp1與Yp3~Ypn，使得開關電晶體Mp2為閉路狀態，而其他的開關電晶體Mp1與Mp3~Mpn為開路狀態。所以，記憶胞C22為選定記憶胞。因此，於編程週期時，選定記憶胞C22所產生的記憶胞電流經由開關電晶體Mp2與編程用資料線DLp流向寫入緩衝器150，並且完成選定記憶胞C22的編程動作。
於讀取週期時，列解碼器(未繪示)係驅動字元線WL2以決定一選取列的n個記憶胞C21~C2n。而行解碼器200中的讀取用解碼器220根據動作的(activated)第二讀取用控制信號Yr2以及不動作的(inactivated)其他讀取用控制信號Yr1與Yr3~Yrn，使得開關電晶體Mr2為閉路狀態，而其他的開關電晶體Mr1與Mr3~Mrn為開路狀態。所以，記憶胞C22為選定記憶胞。因此，於讀取週期時，選定記憶胞C22所產生的記憶胞電流經由開關電晶體Mr2與讀取用資料線DLr流向感測電路140，使得感測電路140根據記憶胞電流來決定選定記憶胞的儲存狀態。
另外，由於感測電路140係根據讀取用資料線DLr上的充電電壓(charging voltage)變化來決定選定記憶胞的儲存狀態。因此，在決定選定記憶胞之前，需將讀取用資料線DLr上的電壓調整至一參考電壓(例如接地電壓)。之後，利用選定記憶胞的記憶胞電流，將讀取用資料線DLr由參考電壓開始充電。
請參照第3B圖，其所繪示為本發明運用非揮發性記憶體的行解碼器的第二實施例。行解碼器250中包括一編程用 解碼器210與一讀取用解碼器260。再者，相較於第一實施例，其差異在於讀取用解碼器260中增加一重置電晶體(reset transistor)Mrst1連接於讀取用資料線DLr與接地電壓Gnd之間。而編程用解碼器210與第3A圖相同，此處不再贅述。
行解碼器250中的讀取用解碼器260根據讀取用控制信號組Yr[n：1]與重置信號Rst1來運作。再者，讀取用控制信號組Yr[n：1]中有n個讀取用控制信號，包括：第一讀取用控制信號Yr1至第n讀取用控制信號Yrn。
讀取用解碼器260包括：n個開關電晶體(switch transistor)Mr1~Mrn。n個開關電晶體Mr1~Mrn的第一端對應的連接至n條位元線BL1~BLn；n個開關電晶體Mr1~Mrn的第二端連接至讀取用資料線DLr；以及n個開關電晶體Mr1~Mrn的控制端連接至對應的n個讀取用控制信號Yr1~Yrn。再者，重置電晶體Mrst1的第一端連接於讀取用資料線DLr，第二端連接於接地電壓Gnd，控制端接收重置信號Rst1。
根據本發明的第二實施例，於記憶體陣列的讀取週期時，需先短暫地動作重置信號Rst1，將讀取用資料線DLr調整至接地電壓Gnd。接著，利用讀取用控制信號組Yr[n：1]來控制n個開關電晶體Mr1~Mrn其中之一為閉路狀態，而其他的開關電晶體為開路狀態。因此，選定記憶胞產生之記憶胞電流即可充電(charge)讀取用資料線DLr，使得讀取用資料線DLr上的電壓由接地電壓Gnd開始上升。而感測電路140即可根據讀取用資料線DLr上的電壓變化來決定選定記憶胞的儲存狀態並完成讀取動作。
相同地，本發明的第二實施例中，編程用解碼器210中n個開關電晶體Mp1~Mpn的尺寸也大於讀取用解碼器260中n個開關電晶體Mr1~Mrn的尺寸。如此，即可使得感測電路140快速地判定選定記憶胞儲存狀態。
另外，本發明的讀取用解碼器更可以修改為樹狀結 構的讀取用解碼器(tree reading decoder)。請參照第4A圖，其所繪示為本發明行解碼器中讀取用解碼器的另一實施例。其中，第4A圖係以連接至8條位元線BL1~BL8的行解碼器為例來作說明，當然本發明並不限定於位元線的數目。再者，行解碼器中編程用解碼器的連接關係與第3A圖相同，不再贅述。
讀取用解碼器300中包括第一級解碼電路(first stage decoding circuit)310與第二級解碼電路(second stage decoding circuit)320。
第一級解碼電路310具有8個輸入端(8條位元線BL1~BL8)以及2個輸出端。因此，第一級解碼電路310中包括一第一解碼單元310a與一第二解碼單元310b。其中，第一解碼單元310a與第二解碼單元310b係由4(亦即8除以2)條讀取控制信號Yr1~Yr4進行控制。
第一解碼單元310a包括：4個開關電晶體Mra1~Mra4。4個開關電晶體Mra1~Mra4的第一端對應的連接至4條位元線BL1~BL4；4個開關電晶體Mra1~Mra4的第二端連接至節點a1；以及4個開關電晶體Mra1~Mra4的控制端連接至對應的4條讀取控制信號Yr1~Yr4。
第二解碼單元310b包括：4個開關電晶體Mrb1~Mrb4。4個開關電晶體Mrb1~Mrb4的第一端對應的連接至另外4條位元線BL5~BL8；4個開關電晶體Mrb1~Mrb4的第二端連接至節點a2；以及4個開關電晶體Mrb1~Mrb4的控制端連接至對應的4條讀取控制信號Yr1~Yr4。
再者，第二級解碼電路320將2個信號端轉換為1個信號端，所以第二級解碼電路320係由2條讀取控制信號Yr5與Yr6進行控制。其中，第二級解碼電路320中包括：2個開關電晶體Mrc1與Mrc2。2個開關電晶體Mrc1與Mrc2的第一端對應的連接至節點a1與節點a2；2個開關電晶體Mrc1與Mrc2的第二端連接至節點讀取資料線DLr；以及2個開關電晶體Mrc1 與Mrc2的控制端連接至對應的2條讀取控制信號Yr5與Yr6。再者，讀取資料線DLr連接至感應電路140。
再者，上述讀取用解碼器300中，第二級解碼電路320中的開關電晶體Mrc1與Mrc2之尺寸更可以小於第一級解碼電路310中的開關電晶體Mra1~Mra4與Mrb1~Mrb4之尺寸。舉例來說，開關電晶體Mra1~Mra4與Mrb1~Mrb4的寬度(width)為為2μm，通道長度(channel length)為0.2μm；開關電晶體Mrc1與Mrc2的寬度(width)為為1μm，通道長度(channel length)為0.2μm。
以下以編程記憶胞C22以及讀取記憶胞C22為例來進行說明。於讀取週期時，列解碼器(未繪示)係驅動字元線WL2以決定一選取列的n個記憶胞C21~C2n。接著，控制第一級解碼電路310的4條讀取控制信號Yr1~Yr4中，僅動作第二讀取用控制信號Yr2以及不動作的(inactivated)其他讀取用控制信號Yr1與Yr3與Yr4，使得第一解碼單元310a中的開關電晶體Mra2為閉路狀態，而其他的開關電晶體Mra1與Mra3與Mra4為開路狀態；並且使得第二解碼單元310b中的開關電晶體Mrb2為閉路狀態，而其他的開關電晶體Mrb1與Mrb3與Mrb4為開路狀態。
再者，控制第二級解碼電路320的2條讀取控制信號Yr5與Yr6中，僅動作第五讀取用控制信號Yr5以及不動作第六讀取用控制信號Yr6，使得第二級解碼電路320中的開關電晶體Mrc1為閉路狀態，而開關電晶體Mrc2為開路狀態。所以，記憶胞C22為選定記憶胞。因此，於讀取週期時，選定記憶胞C22所產生的記憶胞電流經由開關電晶體Mra2、開關電晶體Mrc1與讀取用資料線DLr流向感測電路140，使得感測電路140根據記憶胞電流來決定選定記憶胞的儲存狀態。
同理，由於讀取用解碼器300中的所有開關電晶體Mra1~Mra4、Mrb1~Mrb4、Mrc1與Mrc2的尺寸較小。如此，可使得感測電路140快速地判定選定記憶胞儲存狀態。
請參照第4B圖，其所繪示為本發明行解碼器中讀取用解碼器的另一實施例。讀取用解碼器350中包括第一級解碼電路330與第二級解碼電路320。而相較於第4A圖，其差異在於第一級解碼電路330的第一解碼單元330a與一第二解碼單元330b中各增加了重置電晶體Mrst1與Mrst2，分別連接於節點a1與接地電壓Gnd以及節點a2與接地電壓Gnd之間。再者，第二級解碼電路320相同於第4A圖，不再贅述。
第一級解碼電路330根據讀取用控制信號組Yr[4：1]與重置信號組Rst[2：1]來運作。再者，重置信號組Rst[2：1]中有2個重置信號，包括：第一重置信號Rst1與第二重置信號Rst2。
第一解碼單元330a包括：4個開關電晶體Mra1~Mra4。4個開關電晶體Mra1~Mra4的第一端對應的連接至4條位元線BL1~BL4；4個開關電晶體Mra1~Mra4的第二端連接至節點a1；以及4個開關電晶體Mra1~Mra4的控制端連接至對應的4條讀取控制信號Yr1~Yr4。再者，重置電晶體Mrst1的第一端連接於節點a1，第二端連接於接地電壓Gnd，控制端接收第一重置信號Rst1。
第二解碼單元330b包括：4個開關電晶體Mrb1~Mrb4。4個開關電晶體Mrb1~Mrb4的第一端對應的連接至另外4條位元線BL5~BL8；4個開關電晶體Mrb1~Mrb4的第二端連接至節點a2；以及4個開關電晶體Mrb1~Mrb4的控制端連接至對應的4條讀取控制信號Yr1~Yr4。再者，重置電晶體Mrst2的第一端連接於節點a2，第二端連接於接地電壓Gnd，控制端接收第二重置信號Rst2。
於記憶體陣列的讀取週期時，需先短暫地動作第一重置信號Rst1或者第二重置信號Rst2，用以將讀取用資料線DLr調整至接地電壓Gnd。接著，利用讀取用控制信號組Yr[6：1]來控制選定記憶胞所產生的記憶胞電流流至感測電路140，並決定選定記憶胞的儲存狀態。
另外，樹狀結構的讀取用解碼器可以由更多級的解碼電路來組成。請參照第5A圖，其所繪示為本發明行解碼器中讀取用解碼器的另一實施例。其中，第5A圖係連接至2M條位元線BL1~BL(2M)。再者，讀取用解碼器400中包括多級解碼電路41m、41n、41p與41q。
解碼電路41m將2M個信號端(2M條位元線BL1~BL(2M))轉換為2N個信號端NL1~NL(2N)。其中，解碼電路41m中包括2M個開關電晶體連接至對應的2M個信號端(2M條位元線BL1~BL(2M))，且2M個開關電晶體被平均分配至2N個解碼單元，使得每一解碼單元中包括2(M-N)個開關電晶體。再者，每一解碼單元中的2(M-N)個開關電晶體皆受控於2(M-N)條讀取控制信號(亦即讀取控制信號組Yrm[2(M-N)：1])，並且於讀取週期時，讀取控制信號組Yrm[2(M-N)：1]中僅動作一條讀取控制信號。另外，2N個解碼單元亦連接至對應的2N個信號端NL1~NL(2N)。
解碼電路41n連接至前一級解碼電路41m，用以將2N個信號端NL1~NL(2N)轉換為2O個信號端OL1~OL(2O)。其中，解碼電路41n中包括2N個開關電晶體連接至對應的2N個信號端NL1~NL(2N)，且2N個開關電晶體被平均分配至2O個解碼單元，使得每一解碼單元中包括2(N-O)個開關電晶體。再者，每一解碼單元中的2(N-O)個開關電晶體皆受控於2(N-O)條讀取控制信號(亦即讀取控制信號組Yrn[2(N-O)：1])，並且於讀取週期時，讀取控制信號組Yrn[2(N-O)：1]中僅動作一條讀取控制信號。另外，2O個解碼單元亦連接至對應的2O個信號端OL1~OL(2O)。
經過至少一級以上的解碼電路轉換後，可將2M信號端(2M條位元線BL1~BL(2M))轉換為2P個信號端PL1~PL(2P)。而倒數第二級解碼電路41p，用以將2P個信號端PL1~PL(2P)轉換為2Q個信號端QL1~QL(2Q)。其中，解碼電路41p中包括2P個開關電晶體連接至對應的2P個信號端PL1~PL(2P)，且2P個開關電晶體被平均分配至2Q個解碼單元，使得每一解碼單元中包括2(P-Q) 個開關電晶體。再者，每一解碼單元中的2(P-Q)個開關電晶體皆受控於2(P-Q)條讀取控制信號(亦即讀取控制信號組Yrp[2(P-Q)：1])，並且於讀取週期時，讀取控制信號組Yrp[2(P-Q)：1]中僅動作一條讀取控制信號。另外，2Q個解碼單元亦連接至對應的2Q個信號端QL1~QL(2Q)。
再者，最後一級解碼電路41q連接至前一級解碼電路41p，用以將2Q信號端轉換為1個信號端(亦即讀取用資料線DLr)。其中，解碼電路41q中包括2Q個開關電晶體連接至對應的2Q個信號端QL1~QL(2Q)，且2Q個開關電晶體被平均分配至1個解碼單元，使得每一解碼單元中包括2Q個開關電晶體。再者，每一解碼單元中的2Q個開關電晶體皆受控於2Q條讀取控制信號(亦即讀取控制信號組Yrq[2Q：1])，並且於讀取週期時，讀取控制信號組Yrq[2Q：1]中僅動作一條讀取控制信號。另外，1個解碼單元亦連接至讀取用資料線DLr。
由以上說明可知，於讀取週期時，由讀取控制信號組Yrm[2(M-N)：1]、Yrn[2(N-O)：1]、Yrp[2(P-Q)：1]與Yrq[2Q：1]的控制，選定記憶胞所產生的記憶胞電流會經過各級的解碼電路41m、41n、41p與41q後，經由讀取用資料線DLr流向感測電路140，使得感測電路140根據記憶胞電流來決定選定記憶胞的儲存狀態。
再者，讀取用解碼器400中所有的開關電晶體的尺寸皆比編程用解碼器中的開關電晶體尺寸還要小。另外，M>N>O>P>Q，且M、N、O、P、Q為正整數。
再者，第5A圖繪示之讀取用解碼器400僅是一個實施例而已。如果讀取用解碼器僅需要2級解碼電路時，可以利用二級解碼電路41p與41q來實現即可。舉例來說，所有位元線連接至解碼電路41p的2P條信號端，並由讀取控制信號組Yrp[2(P-Q)：1]來控制。而轉換成2Q條信號端再連接至解碼電路41q，並由讀取控制信號組Yrq[2Q：1]來控制，並轉換成一信號端 連接至讀取用資料線DLr。
再者，請參照第5B圖，其所繪示為本發明讀取用解碼器的另一實施例。相較於第5A圖，其差異在於第一級解碼電路41mm的2N個解碼單元中各增加一個重置電晶體。換言之，第一級解碼電路41mm中共增加2N個重置電晶體連接於各別的信號端NL1~NL(2N)與接地電壓Gnd。並且，由2N個重置信號所組成的重置信號組Rst[2N：1]來操控。而其他級解碼電路41n、41p與41q皆與第5A圖相同，不再贅述。
由以上說明可知，本發明的優點在於提出一種運用非揮發性記憶體的行解碼器。可使得非揮發性記憶體於讀取週期時具備快速讀取感測(high speed read sensing)的目標；並且不會影響編程週期時的編程動作。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
140‧‧‧感測電路
150‧‧‧寫入緩衝器
200‧‧‧行解碼器
210‧‧‧編程用解碼器
220‧‧‧讀取用解碼器

Claims (16)

  1. 一種非揮發性記憶體，包括：一記憶體陣列，具有m×n個記憶胞，且該記憶體陣列連接至m條字元線與n條位元線；一列解碼器，連接至該m條字元線，其中該列解碼器驅動該m條字元線其中之一，用以決定一選定列，且該選定列所連接的n個記憶胞皆對應地連接該n條位元線；一行解碼器，包括一編程用解碼器以及一讀取用解碼器，其中該編程用解碼器受控於一編程用控制信號組，該編程用解碼器具有n個輸入端直接連接至對應的該n條位元線，該編程用解碼器具有一輸出端連接至一編程用資料線，該讀取用解碼器受控於一讀取用控制信號組，該讀取用解碼器具有n個輸入端直接連接至對應的該n條位元線，且該讀取用解碼器具有一輸出端連接至一讀取用資料線；一寫入緩衝器，經由該編程用資料線直接連接至該編程用解碼器；以及一感測電路，經由該讀取用資料線直接連接至該讀取用解碼器；其中，於一編程週期時，該讀取用控制信號組不動作且該編程用控制信號組動作，使得該編程用解碼器由該選定列中決定一選定記憶胞，且該選定記憶胞產生的一記憶胞電流經由該編程用解碼器與該編程用資料線流向該寫入緩衝器；其中，於一讀取週期時，該編程用控制信號組不動作且該讀取用控制信號組動作，使得該讀取用解碼器由該選定列中決定該選定記憶胞，且該選定記憶胞產生的該記憶胞電流經由該讀取用解碼器與該讀取用資料線流向該感測電路。
  2. 如申請專利範圍第1項所述之非揮發性記憶體，其中該該編程用控制信號組包括n個編程用控制信號，且該編程用解碼 器包括：n個第一開關電晶體，該n個第一開關電晶體的第一端連接至對應的n條位元線；該n個第一開關電晶體的第二端連接至該編程用資料線；以及該n個第一開關電晶體的控制端連接至對應的n個編程用控制信號。
  3. 如申請專利範圍第2項所述之非揮發性記憶體，其中該該讀取用控制信號組包括n個讀取用控制信號，且該讀取用解碼器包括：n個第二開關電晶體，該n個第二開關電晶體的第一端連接至對應的n條位元線；該n個第二開關電晶體的第二端連接至該讀取用資料線；以及該n個第二開關電晶體的控制端連接至對應的n個讀取用控制信號。
  4. 如申請專利範圍第3項所述之非揮發性記憶體，其中該讀取用解碼器包括：一重置電晶體具有一第一端連接於該讀取用資料線，一第二端連接至一參考電壓，以及一控制端連接至一重置信號。
  5. 如申請專利範圍第3項所述之非揮發性記憶體，其中任一個第一開關電晶體的尺寸大於任一個第二開關電晶體的尺寸。
  6. 如申請專利範圍第1項所述之非揮發性記憶體，其中於該讀取週期時，該感測電路根據該選定記憶胞產生的該記憶胞電流決定該選定記憶胞的一儲存狀態。
  7. 如申請專利範圍第1項所述之非揮發性記憶體，其中該記憶體陣列中的一第一記憶胞包括：一選擇電晶體，具有一控制閘極連接至一第一字元線、一第一汲/源極連接至一第一位元線； 一第一電容器，具有一第一端連接至該選擇電晶體的一第二汲/源極，與一第二端連接至一第一電壓源；以及一第二電容器，具有一第一端連接至該選擇電晶體的該第二汲/源極，一第二端連接至一第二電壓源。
  8. 如申請專利範圍第1項所述之非揮發性記憶體，其中該記憶體陣列中的一第一記憶胞包括：一選擇電晶體，具有一控制閘極連接至一第一字元線、一第一汲/源極連接至一第一位元線；一電容器，具有一第一端連接至一第一電壓源；以及一偏壓電晶體，具有一控制閘極連接至一第二電壓源、一第一汲/源極連接至該選擇電晶體的一第二汲/源極、一第二汲/源極連接至該電容器的一第二端。
  9. 如申請專利範圍第1項所述之非揮發性記憶體，其中n等於2P，且該讀取用解碼器包括：一第一級解碼電路，具有2P個信號端連接至對應的該n條位元線並轉換為2Q個信號端；其中，該第一級解碼電路中包括2Q個解碼單元，每一該解碼單元皆受控於一第一讀取控制信號組；以及一第二級解碼電路，連接至該2Q個信號端並轉換為1個信號端連接至該讀取用資料線；其中，該第二級解碼電路受控於一第二讀取控制信號組；其中，該第一讀取控制信號組中包括2(P-Q)個讀取控制信號，且該第二讀取控制信號組中包括2Q個讀取控制信號；以及P大於Q，且P與Q為正整數。
  10. 如申請專利範圍第9項所述之非揮發性記憶體，其中該第一級解碼電路，具有2Q個重置電晶體；其中，該2Q個重置電 晶體的第一端連接至對應的該2Q個信號端，該2Q個重置電晶體的第二端連接至一參考電壓，且該2Q個開關電晶體受控於2Q個重置信號。
  11. 如申請專利範圍第9項所述之非揮發性記憶體，其中該第一級解碼電路，具有2P個第一開關電晶體被分配至該2Q個解碼單元，每一該解碼單元中具有2(P-Q)個第一開關電晶體受控於該第一讀取控制信號組，且該2Q個解碼單元連接至對應的該2Q個信號端。
  12. 如申請專利範圍第11項所述之非揮發性記憶體，其中該第二級解碼電路，具有2Q個第二開關電晶體；其中，該2Q個第二開關電晶體的第一端連接至對應的該2Q個信號端，該2Q個第二開關電晶體的第二端連接至該讀取用資料線，且該2Q個第二開關電晶體受控於該第二讀取控制信號組。
  13. 如申請專利範圍第12項所述之非揮發性記憶體，其中任一個第一開關電晶體的尺寸大於任一個第二開關電晶體的尺寸。
  14. 如申請專利範圍第1項所述之非揮發性記憶體，其中n等於2M，且該編程用解碼器包括：至少一級解碼電路，將2M個信號端轉換至2P個信號端，其中該2M個信號端連接至對應的該n條位元線；一倒數第二級解碼電路，連接至該2P個信號端並轉換為2Q個信號端；其中，該倒數第二級解碼電路中包括2Q個解碼單元，每一該解碼單元皆受控於一第一讀取控制信號組；以及一最後級解碼電路，連接至該2Q個信號端並轉換為1個信號端連接至該讀取用資料線；其中，該最後級解碼電路受控於一第二讀取控制信號組； 其中，該第一讀取控制信號組中包括2(P-Q)個讀取控制信號，且該第二讀取控制信號組中包括2Q個讀取控制信號；以及M大於P，P大於Q，且M與P與Q為正整數。
  15. 如申請專利範圍第14項所述之非揮發性記憶體，其中該倒數第二級解碼電路，具有2P個第一開關電晶體被分配至該2Q個解碼單元，每一該解碼單元中具有2(P-Q)個第一開關電晶體受控於該第一讀取控制信號組，且該2Q個解碼單元連接至對應的該2Q個信號端。
  16. 如申請專利範圍第15項所述之非揮發性記憶體，其中該最後級解碼電路，具有2Q個第二開關電晶體；其中，該2Q個第二開關電晶體的第一端連接至對應的該2Q個信號端，該2Q個第二開關電晶體的第二端連接至該讀取用資料線，且該2Q個第二開關㊣電晶體受控於該第二讀取控制信號組。
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