TWI524349B - 非揮發性記憶體 - Google Patents

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Description

非揮發性記憶體
本發明是有關於一種非揮發性記憶體(Non-volatile memory)，且特別是有關於一種具快速感測(high speed sensing)能力的非揮發性記憶體。
請參照第1圖，其所繪示習知非揮發性記憶體示意圖。非揮發性記憶體包括：記憶體陣列(memory array)、列解碼器(row decoder)110、行解碼器(column decoder)130、以及感測電路140。其中，列解碼器110連接至m條字元線WL1~WLm；行解碼器130連接至n條位元線BL1~BLn。
再者，記憶體陣列連接至m條字元線WL1~WLm、n條位元線BL1~BLn以及源極線(source line，SL)。記憶體陣列包括m×n個記憶胞C11~Cmn。而每個記憶胞中皆包括一浮動閘電晶體(floating gate transistor)，且每個記憶胞連接至對應的字元線(word line)、位元線(bit line)與源極線SL。以記憶胞C11為例，浮動閘電晶體的控制閘極(control gate)連接至字元線WL1、汲極連接至位元線BL1、源極連接至源極線SL。
一般來說，記憶胞的儲存狀態係由浮動閘電晶體中浮動閘極(floating gate)所儲存的載子數量(或電荷量)來決定。當載子(carrier)注入浮動閘極時，記憶胞的儲存狀態為第一儲存狀態(例如儲存狀態“0”)；反之，沒有載子注入浮動閘極時，記憶胞的儲存狀態為第二儲存狀態(例如儲存狀態“1”)。
行解碼器130中包括n個開關電晶體(switch transistor)My1~Myn。而行解碼器130根據行控制信號Y[1：n]，產生n個行開關信號Y1~Yn，用以控制n個開關電晶體My1~Myn其中之一為閉路狀態(close state)，而其他的開關電晶體為開路狀態(open state)。
基本上，於讀取週期(read cycle)時，列解碼器110係驅動一條字元線以決定一選取列(selected row)的n個記憶胞。而行解碼器130可以根據行控制信號Y[1：n]，由選取列的n個記憶胞中再決定一選定記憶胞(selected memory cell)。接著，利用感測電路來判斷選取記憶胞之儲存狀態。
舉例來說，當列解碼器110驅動字元線WL2時，對應的第二列即為選取列，而選取列中的n個記憶胞C21~C2n其中之一將會被決定為選定記憶胞。再者，當行開關信號Y1被驅動時，僅有開關電晶體My1為閉路狀態，而其他開關電晶體My2~Myn為開路狀態。此時，位元線BL1連接至資料線DL，其他位元線BL2~BLn未連接至資料線DL。因此，記憶胞C21即為選定記憶胞，使得感測電路140可進一步判斷選定記憶胞C21的儲存狀態。
如第1圖所示，感測電路140包括電晶體Mn1、電晶體Mn2、電晶體Mp1、運算放大器OP1與運算放大器OP2。
電晶體Mp1的源極連接至一第一電壓源Vdd(例如3.3V)，電晶體Mp1的閘極接收一偏壓電壓Vbias，電晶體Mp1的汲極連接至節點b。而電晶體Mp1的連接關係即形成一參考電流源(reference current source)，用以產生一參考電流Iref至節點b。
再者，電晶體Mn1的汲極與資料線DL連接至節點a，電晶體Mn1的閘極連接至節點c，電晶體Mn1的源極連接至一第二電壓源Vss(例如接地電壓GND)；電晶體Mn2的汲極連接至節點b，電晶體Mn2的閘極連接至節點c，電晶體Mn2的源極連接至第二電壓源Vss；運算放大器OP1的正極端連接至節點a， 運算放大器OP1的負極端接收一比較電壓VDL(例如0.4V)，運算放大器OP1的輸出端連接至節點c。因此，電晶體Mn1、電晶體Mn2與運算放大器OP1的連接關係即形成一電流鏡(current mirror)；其中，電晶體Mn1的汲極為輸入端(input terminal)用以輸入一記憶胞電流Icell，電晶體Mn2的汲極為鏡射端(mirroring terminal)以產生一鏡射電流(mirroring current)。
再者，運算放大器OP2的正極端連接至節點a，運 算放大器OP2的負極端連接至節點b，運算放大器OP2的輸出端產生輸出信號OUT用以指示選取記憶胞的儲存狀態。而以下詳細介紹感測電路140判斷選定記憶胞的儲存狀態的動作原理。
假設於讀取週期(read cycle)時，需要獲得記憶胞 C21的儲存狀態。此時，需要先將源極線SL預充電(pre-charge)至源極線電壓VSL(例如，預充電至2V)。接著，字元線WL2以及行開關信號Y1分別被列解碼器110以及行解碼器130驅動，進而決定選定記憶胞C21。
請參照第2圖，其所繪示為感測電路判斷選定記憶 胞C21的示意圖。當記憶胞C21為選定記憶胞時，開關電晶體My1為閉路狀態，位元線BL1連接至資料線DL。因此，選定記憶胞C21所產生的記憶胞電流Icell由位元線BL1經過開關電晶體My1至資料線DL並輸入感測電路140。
當感測電路140開始接收記憶胞電流Icell時，節點 a上的電壓Va(亦即資料線DL上的電壓)會由源極線電壓VSL開始放電(discharge)並由運算放大器OP1負回授控制電晶體Mn1將節點a上的電壓放電至比較電壓VDL。此時，電晶體Mn1上的電流等於記憶胞電流Icell，並在電晶體Mn2上產生相同於記憶胞電流Icell的鏡射電流。再者，當節點a上的電壓Va放電至比較電壓VDL時，運算放大器OP2即比較節點a的電壓Va與節點b上的電壓Vb，並產生輸出信號OUT用以指示選取記憶胞C21的儲存狀態。
舉例來說，假設選取記憶胞C21為第一儲存狀態(例 如儲存狀態“0”)時，記憶胞電流Icell大於參考電流Iref。因此，當節點a的電壓Va放電至比較電壓VDL時，節點b的電壓Vb會放電至第二電壓源Vss附近，因此節點a的電壓Va大於節點b的電壓Vb，運算放大器OP2產生高準位的輸出信號OUT用以指示選取記憶胞C21的儲存狀態為第一儲存狀態。
反之，假設選取記憶胞C21為第二儲存狀態(例如儲 存狀態“1”)時，記憶胞電流Icell小於參考電流Iref。因此，當節點a的電壓Va放電至比較電壓VDL時，節點b的電壓Vb會維持在第一電壓源Vdd附近，因此節點a的電壓Va小於節點b的電壓Vb，運算放大器OP2產生低準位的輸出信號OUT用以指示選取記憶胞C21的儲存狀態為第二儲存狀態。
根據上述之說明，於習知非揮發性記憶體的讀取週 期時，感測電路140皆需要等待節點a的電壓Va(亦即資料線DL上的電壓)放電至比較電壓VDL之後，再利用運算放大器OP2來比較節點a的電壓Va與節點b的電壓Vb並產生輸出信號OUT。
一般來說，非揮發性記憶體從讀取週期開始到產生 輸出信號OUT之間會有一個延遲時間Td。經由分析後可知，列解碼器110與行解碼器130的運作所造成的延遲約為0.2209×Td；資料線DL的放電時間所造成的延遲約為0.4244×Td；感測電路運作所造成的延遲約為0.3547×Td。
很明顯地，非揮發性記憶體在讀取週期時，資料線 DL的放電時間過長，將會降低記憶胞的讀取速度。反之，如果能夠有效地縮短資料線DL的放電時間，即可有效地提升記憶胞的讀取速度。
本發明之主要目的在於提出一種非揮發性記憶體，利用行解碼器搭配源極線解碼器來有效地縮短資料線DL的放電 時間，並有效地提升記憶胞的讀取速度。
本發明係有關於一種非揮發性記憶體，包括：一記 憶體陣列，具有m×n個記憶胞，且該記憶體陣列連接至m條字元線、n條源極線與n條位元線；一列解碼器，連接至該m條字元線，其中該列解碼器驅動該m條字元線其中之一，用以決定一選定列，且該選定列所連接的n個記憶胞皆對應地連接至該n條源極線以及該n條位元線；一源極線解碼器，連接至該n條源極線，用以將該n條源極線中的一第x條源極線連接至一源極線電壓，且將該n條源極線中的其他源極線浮接；一行解碼器，連接至該n條位元線，用以將該n條位元線中的一第x條位元線連接至一資料線，且將該n條位元線中的其他位元線連接至一參考電壓；以及一感測電路，具有該資料線連接於該行解碼器，用以根據該資料線上的一記憶胞電流決定一選定記憶胞的一儲存狀態；其中，x為一正整數，x大於等於1且x小於等於n。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
110、310‧‧‧列解碼器
320‧‧‧源極線解碼器
130、330‧‧‧行解碼器
140、340‧‧‧感測電路
第1圖所繪示習知非揮發性記憶體示意圖。
第2圖所繪示為感測電路判斷選定記憶胞C21的示意圖。
第3圖所繪示為本發明非揮發性記憶體示意圖。
第4圖所繪示為感測電路判斷選定記憶胞C21的示意圖。
第5圖所繪示為本發明源極線解碼器與行解碼器的實施例。
第6圖所繪示為運用於非揮發性記憶比中的另一記憶體陣列示意圖。
請參照第3圖，其所繪示為本發明非揮發性記憶體 示意圖。非揮發性記憶體包括：記憶體陣列、列解碼器310、源極線解碼器(source line decoder)320、行解碼器330、以及感測電路340。其中，列解碼器310連接至m條字元線WL1~WLm、源極線解碼器320連接至n條源極線SL1~SLn、行解碼器330連接至n條位元線BL1~BLn。
再者，記憶體陣列連接至m條字元線WL1~WLm、 n條源極線SL1~SLn以及n條位元線BL1~BLn，其包括m×n個記憶胞C11~Cmn。而每個記憶胞中皆包括一浮動閘電晶體，且每個記憶胞連接至對應的字元線、位元線與源極線。以記憶胞C11為例，浮動閘電晶體的控制閘極連接至字元線WL1、汲極連接至位元線BL1、源極連接至源極線SL1。
源極線解碼器320中包括n個開關Ss1~Ssn。而源 極線解碼器320根據源極線控制信號S[1：n]，產生n個源極線開關信號S1~Sn，用以控制源極線解碼器320中的n個開關Ss1~Ssn其中之一為閉路狀態，而其他的開關則為開路狀態。舉例來說，如第3圖所示，源極線解碼器320中的開關Ss1為閉路狀態，開關Ss2~Ssn為開路狀態；並且，閉路狀態的開關Ss1會將源極線電壓VSL連接至對應的源極線SL1，而開路狀態的開關Ss2~Ssn會讓對應的源極線SL2~SLn呈現浮接(floating)。
行線解碼器330中包括n個開關Sy1~Syn。而行解 碼器330根據行控制信號Y[1：n]，產生n個行開關信號Y1~Yn，用以控制n個開關Sy1~Syn其中之一為第一切換狀態，而其他的開關則為第二切換狀態。舉例來說，如第3圖所示，行解碼器330中的開關Sy1為第一切換狀態，開關Sy2~Syn為第二切換狀態；並且，第一切換狀態的開關Sy1會將對應的位元線BL1連接至資料線DL，而第二切換狀態的開關Sy2~Syn會讓對應的位元線BL2~BLn連接至參考電壓Vref。
再者，感測電路340包括電晶體Mn1、電晶體Mn2、 電晶體Mp1、運算放大器OP1與運算放大器OP2。電晶體Mp1 的源極連接至一第一電壓源Vdd(例如3.3V)，電晶體Mp1的閘極接收一偏壓電壓Vbias，電晶體Mp1的汲極連接至節點b。而電晶體Mp1的連接關係即形成一參考電流源，用以產生一參考電流Iref至節點b。
電晶體Mn1的汲極與資料線DL連接至節點a，電 晶體Mn1的閘極連接至節點c，電晶體Mn1的源極連接至一第二電壓源Vss(例如接地電壓GND)；電晶體Mn2的汲極連接至節點b，電晶體Mn2的閘極連接至節點c，電晶體Mn2的源極連接至第二電壓源Vss(例如接地電壓)；運算放大器OP1的正極端連接至節點a，運算放大器OP1的負極端接收一比較電壓VDL(例如0.4V)，運算放大器OP1的輸出端連接至節點c。因此，電晶體Mn1、電晶體Mn2與運算放大器OP1的連接關係極形成一電流鏡；其中，電晶體Mn1的汲極為電流鏡的輸入端用以輸入一記憶胞電流Icell，電晶體Mn2的汲極為電流鏡的鏡射端以產生一鏡射電流。
再者，運算放大器OP2的正極端連接至節點a，運 算放大器OP2的負極端連接至節點b，運算放大器OP2可視為一比較器(comparator)，用以在輸出端產生輸出信號OUT。因此，運算放大器OP2產生的輸出信號OUT即代表選取記憶胞的儲存狀態。
根據本發明的實施例，非揮發性記憶體係由列解碼 器310、源極線解碼器320與行解碼器330共同決定一選定記憶胞。首先，列解碼器310係驅動一條字元線以決定一選取列的n個記憶胞。接著，源極線解碼器320與行解碼器330共同由選取列的n個記憶胞中再決定一選定記憶胞。接著，利用感測電路來判斷選取記憶胞之儲存狀態。
本發明最主要的特徵在於，當源極線控制信號S[1：n] 控制源極線解碼器320中的開關Ssx為閉路狀態時，行控制信號Y[1：n]也需要控制行解碼器330中的開關Syx為第一切換狀態； 其中x為正整數，且1≦x≦n。換言之，源極線解碼器320中開關Ssx為閉路狀態，將使得源極線電壓VSL連接至源極線SLx；而源極線解碼器320中其他開關為開路狀態，將使得其他源極線皆為浮接。再者，行解碼器330中開關Syx為第一切換狀態，將使得位元線BLx連接至資料線DL；而行線解碼器330中其他開關為第二切換狀態，將使得其他位元線皆連接至參考電壓Vref。 其中，參考電壓Vref小於源極線電壓VSL，且參考電壓Vref大於等於比較電壓VDL，例如0.45V。
假設於讀取週期(read cycle)時，需要獲得記憶胞C21的儲存狀態。此時，需要先將源極線SL預充電至源極線電壓VSL(例如，預充電至2V)。接著，字元線WL2會被列解碼器310驅動。接著，控制源極線解碼器320中的開關Ss1為閉路狀態，其他開關Ss2~Ssn為開路狀態；並且控制行解碼器330中的開關Sy1為第一切換狀態，其他開關Sy2~Syn為第二切換狀態。因此，決定記憶胞C21為選定記憶胞。
請參照第4圖，其所繪示為感測電路判斷選定記憶胞C21的示意圖。當記憶胞C21為選定記憶胞時，源極線解碼器320中的開關Ss1為閉路狀態，使得源極線電壓VSL連接至源極線SL1；而源極線解碼器320中開關Ss2~Ssn為開路狀態，使得源極線SL2~SLn皆為浮接。再者，行解碼器330中開關Sy1為第一切換狀態，將使得位元線BL1連接至資料線DL；而行線解碼器330中開關Sy2~Syn為第二切換狀態，使得位元線BL2~BLn連接至參考電壓Vref。因此，選定記憶胞C21所產生的記憶胞電流Icell由位元線BL1經過開關Sy1至資料線DL並輸入感測電路340。
由於行解碼器330的開關Sy1係由第二切換狀態轉變為第一切換狀態，因此當感測電路340開始接收記憶胞電流Icell時，節點a上的電壓Va(亦即資料線DL上的電壓)會由參考電壓Vref開始放電至比較電壓VDL。
舉例來說，假設選取記憶胞C21為第一儲存狀態(例 如儲存狀態“0”)時，記憶胞電流Icell大於參考電流Iref。因此，當節點a的電壓Va放電至比較電壓VDL時，節點b的電壓Vb會放電至第二電壓源Vss附近，因此節點a的電壓Va大於節點b的電壓Vb，運算放大器OP2產生高準位的輸出信號OUT用以指示選取記憶胞C21的儲存狀態為第一儲存狀態。
反之，假設選取記憶胞C21為第二儲存狀態(例如儲 存狀態“1”)時，記憶胞電流Icell小於參考電流Iref。因此，當節點a的電壓Va放電至比較電壓VDL時，節點b的電壓Vb會維持在第一電壓源Vdd附近，因此節點a的電壓Va小於節點b的電壓Vb，運算放大器OP2產生低準位的輸出信號OUT用以指示選取記憶胞C21的儲存狀態為第二儲存狀態。
以第4圖為例，當行解碼器330的開關Sy1由第二 切換狀態轉變為第一切換狀態時，節點a上的電壓Va(亦即資料線DL上的電壓)僅由參考電壓Vref(0.45V)放電至比較電壓VDL(0.4V)。
相較於習知第2圖中，節點a上的電壓Va(亦即資 料線DL上的電壓)需要由源極線電壓VSL(2V)放電至比較電壓VDL(0.4V)，本發明的非揮發性記憶體可以大幅降低資料線DL的放電時間。因此，可以縮短從讀取週期開始到產生輸出信號OUT之間的延遲時間，並有效地提升記憶胞的讀取速度。
請參照第5圖，其所繪示為本發明源極線解碼器與 行解碼器的實施例。源極線解碼器320中，每一個開關Ss1~Ssn中皆包括一個開關電晶體Ms1~Msn。而源極線解碼器320根據源極線控制信號S[1：n]，產生n個源極線開關信號S1~Sn，用以控制n個開關電晶體Ms1~Msn其中之一為閉路狀態，而其他的開關電晶體為開路狀態。舉例來說，開關Ss1中包括開關電晶體Ms1，開關電晶體Ms1的第一端接收源極線電壓VSL，第二端連接至源極線SL1，控制端接收源極線開關信號S1。同理，源極線 解碼器320中其他開關Ss2~Ssn的連接關係不再贅述。
行解碼器330中，每一個開關Sy1~Syn中皆包括二 個開關電晶體My1a~Myna與My1b~Mynb。而行解碼器330根據源極線控制信號Y[1：n]，產生n個行開關信號Y1~Yn以及n個反相行開關信號~，用以控制n個開關Sy1~Syn其中之一為第一切換狀態，而其他的開關為第二切換狀態。舉例來說，開關Sy1中包括開關電晶體My1a與My1b，開關電晶體My1a的第一端連接至位元線BL1，第二端連接至資料線DL，控制端連接至反相行開關信號；開關電晶體My1b的第一端連接至位元線BL1，第二端連接參考電壓Vref，控制端連接至行開關信號Y1。同理，行解碼器330中其他開關Sy2~Syn的連接關係不再贅述。
再者，第5圖所揭露的非揮發性記憶體中，可將單 一的控制信號C[1：n]，同時運用於源極線控制信號S[1：n]以及行控制信號Y[1：n]。舉例來說，假設選定記憶胞為記憶胞C21時，先驅動字元線WL2。
接著，將n位元的控制信號C[1：n]設定為 C[1,0~0,0](亦即僅有控制信號C[1：n]中的第一位元為“1”，其餘的(n-1)位元為“0”)，並且將控制信號C[1：n]作為源極線控制信號S[1：n]以及行控制信號Y[1：n]。因此，可使得源極線解碼器320中僅有開關Ss1為閉路狀態，而開關Ss2~Ssn為開路狀態。而行解碼器330中僅有開關Sy1為第一切換狀態，而開關Sy2~Syn為第二切換狀態。
再者，本發明除了可以運用於單一浮動閘電晶體所 組成的記憶胞之外，記憶體陣列中的記憶胞也可以由多個電晶體所組成。
請參照第6圖，其所繪示為運用於非揮發性記憶比 中的另一記憶體陣列示意圖。其中，列解碼器310、源極線解碼器320、行解碼器330與記憶體陣列之間的連接關係相同於第3圖，此處不再贅述。
同理，記憶體陣列連接至m條字元線WL1~WLm、 n條源極線SL1~SLn以及n條位元線BL1~BLn，其包括m×n個記憶胞C11~Cmn。而每個記憶胞中皆包括一p型電晶體Tp以及一浮動閘電晶體Tf，且每個記憶胞連接至對應的字元線、位元線與源極線。以記憶胞C11為例，P型電晶體源極連接至源極線SL1，閘極連接至字元線WL1，汲極連接至浮動閘電晶體Tf的第一端，且浮動閘電晶體Tf的第二端連接至位元線BL1。同理，記憶體陣列中其他的記憶胞的連接關係不再贅述。
由以上說明可知，本發明的非揮發性記憶體中設計 一源極線解碼器320，而源極線解碼器320與行解碼器330相互搭配下，於讀取週期時，資料線DL的放電時間可有效地縮短，並可有效地提升記憶胞的讀取速度。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
310‧‧‧列解碼器
320‧‧‧源極線解碼器
330‧‧‧行解碼器
340‧‧‧感測電路

Claims (11)

  1. 一種非揮發性記憶體，包括：一記憶體陣列，具有m×n個記憶胞，且該記憶體陣列連接至m條字元線、n條源極線與n條位元線；一列解碼器，連接至該m條字元線，其中該列解碼器驅動該m條字元線其中之一，用以決定一選定列，且該選定列所連接的n個記憶胞皆對應地連接至該n條源極線以及該n條位元線；一源極線解碼器，連接至該n條源極線，用以將該n條源極線中的一第x條源極線連接至一源極線電壓，且將該n條源極線中的其他源極線浮接；一行解碼器，連接至該n條位元線，用以將該n條位元線中的一第x條位元線連接至一資料線，且將該n條位元線中的其他位元線連接至一參考電壓；以及一感測電路，透過該資料線連接於該行解碼器，用以根據該資料線上的一記憶胞電流決定一選定記憶胞的一儲存狀態；其中，x為一正整數，x大於等於1且x小於等於n。
  2. 如申請專利範圍第1項所述之非揮發性記憶體，其中該m×n個記憶胞中的一第一記憶胞包括一浮動閘電晶體，該浮動閘電晶體的一控制閘極連接至該m條字元線中的一第一字元線，該浮動閘電晶體的一源極連接至該n條源極線中的一第一源極線，以及該浮動閘電晶體的一汲極連接至該n條位元線中的一第一位元線。
  3. 如申請專利範圍第1項所述之非揮發性記憶體，其中該m×n個記憶胞中的一第一記憶胞包括：一P型電晶體，具有一閘極連接至該m條字元線中的一第一字元線，一源極連接至該n條源極線中的一第一源極線；以及一浮動閘電晶體，具有一第一端連接至該P型電晶體的一汲 極，一第二端連接至該n條位元線中的一第一位元線。
  4. 如申請專利範圍第1項所述之非揮發性記憶體，其中，該源極線解碼器包括n個開關對應地連接至該n條源極線，且該源極線解碼器根據一源極線控制信號將該n條源極線中的該第x條源極線連接至該源極線電壓，且將該n條源極線中的其他源極線浮接。
  5. 如申請專利範圍第4項所述之非揮發性記憶體，其中，該源極線解碼器中每一該開關係由一開關電晶體所組成，且一第x個開關電晶體係為一閉路狀態，以及其他開關電晶體係為一開路狀態。
  6. 如申請專利範圍第1項所述之非揮發性記憶體，其中，該行解碼器包括n個開關對應地連接至該n條位元線，且該行解碼器根據一行控制信號將該n條位元線中的該第x條位元線連接至該資料線，且將該n條位元線中的其他位元線連接至該參考電壓。
  7. 如申請專利範圍第6項所述之非揮發性記憶體，其中，該行解碼器中每一該開關係由一第一開關電晶體與一第二開關電晶體所組成，於一第一切換狀態時該第一開關電晶體為一閉路狀態且該第二開關電晶體為一開路狀態，且於一第二切換狀態時該第一開關電晶體為該開路狀態且該第二開關電晶體為該閉路狀態。
  8. 如申請專利範圍第1項所述之非揮發性記憶體，其中，該感測電路包括：一電流源，產生一參考電流；一第一節點，連接至該資料線用以接收該記憶胞電流； 一第二節點，連接至該電流源以接收該參考電流；一電流鏡，具有一輸入端連接至該第一節點，具有一鏡射端連接至該第二節點；以及一比較器，具有二輸入端分別連接至該第一節點與該第二節點，並產生一輸出信號用以指示該選定記憶胞的該儲存狀態。
  9. 如申請專利範圍第8項所述之非揮發性記憶體，其中，該電流源包括：一P型電晶體，具有一源極連接至一第一電壓源，一閘極接收一偏壓電壓，一汲極連接至該第二節點。
  10. 如申請專利範圍第8項所述之非揮發性記憶體，其中，該電流鏡包括：一第一N型電晶體，具有一汲極連接至該第一節點，一源極連接至一第二電壓源；一第二N型電晶體，具有一汲極連接至該第二節點，一源極連接至該第二電壓源，一閘極連接至該第一N型電晶體的一閘極；以及一運算放大器，具有一正端連接至該第一節點，一負端接收一比較電壓，一輸出端連接至該第一N型電晶體的該閘極。
  11. 如申請專利範圍第10項所述之非揮發性記憶體，其中，該參考電壓小於該源極線電壓，且該參考電壓大於等於該比較電壓。
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