KR101417697B1

KR101417697B1 - 메모리 어레이들 및 메모리를 동작시키는 방법들

Info

Publication number: KR101417697B1
Application number: KR1020137011131A
Authority: KR
Inventors: 비오란테 모스키아노; 지오바니 산틴
Original assignee: 마이크론 테크놀로지, 인크.
Priority date: 2010-10-01
Filing date: 2011-09-30
Publication date: 2014-07-08
Also published as: US20130343132A1; WO2012044965A1; US8526238B2; US20120081972A1; KR20130061757A; US20160211034A1; US9305660B2; US10014062B2

Abstract

메모리들의 통과/실패 상태를 결정하기 위한 장치 및 방법들이 개시된다. 적어도 하나의 실시예에서, 하나가 하나의 페이지에 대응하는 페이지 버퍼들의 각각의 랭크(rank)를 위한 것인, 공통 라인들의 세트(set)가 모든 연결된 메모리 셀들의 통과/실패 상태를 결정하며, 각각의 라인에 대한 통과/실패 상태 결과들은 메모리의 페이지에 대한 통과/실패를 결정하기 위해 조합될 수 있다.

Description

메모리 어레이들 및 메모리를 동작시키는 방법들{MEMORY ARRAYS AND METHODS OF OPERATING MEMORY}

본 개시는 일반적으로 메모리들에 관한 것이며, 특히 하나 이상의 실시예들에서, 본 개시는 메모리들에서의 어레이 효율들에 관한 것이다.

메모리 디바이스들은 통상적으로 컴퓨터들 또는 다른 전자 디바이스들에서 내부의, 반도체, 집적 회로들로서 제공된다. 랜덤-액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 및 플래시 메모리를 포함한 많은 상이한 유형들의 메모리가 존재한다.

플래시 메모리 디바이스들은 광범위한 전자 애플리케이션들에 대한 비-휘발성 메모리의 널리 보급된 소스로 발전되어 왔다. 플래시 메모리 디바이스들은 통상적으로 높은 메모리 밀도들, 높은 신뢰성, 및 낮은 전력 소비를 감안하여 하나의-트랜지스터 메모리 셀을 사용한다. 상기 셀들의 임계 전압에서의 변화들이, 플로팅 게이트(floating gate)들 또는 트랩핑 계층(trapping layer)들 또는 다른 물리적 현상들과 같은, 전하 저장 구조의 프로그래밍을 통해, 각각의 셀의 데이터 상태를 결정한다. 플래시 메모리에 대한 흔한 용도들은 개인용 컴퓨터들, 개인 디지털 보조기들(PDA들), 디지털 카메라들, 디지털 미디어 플레이어들, 디지털 레코더들, 게임 용품들, 기기들, 차량들, 무선 디바이스들, 셀룰러 전화기들, 및 착탈 가능한(removable) 메모리 모듈들을 포함하며, 플래시 메모리에 대한 용도들은 계속해서 확대되고 있다.

플래시 메모리는 통상적으로 NOR 플래시 및 NAND 플래시로서 알려진 두 개의 기본적인 아키텍처들 중 하나를 이용한다. 그 지정은 디바이스들을 판독하기 위해 사용된 로직으로부터 비롯된다. NOR 플래시 아키텍처에서, 메모리 셀들의 로직 컬럼은 통상적으로 디지트(예로서, 비트) 라인들로서 불리우는 것들과 같은, 데이터 라인에 결합된 각각의 메모리 셀과 병렬로 결합된다. NAND 플래시 아키텍처에서, 메모리 셀들의 컬럼은 단지 비트 라인에 결합된 컬럼의 제 1 메모리 셀과 직렬로 결합된다.

전자 시스템들의 성능 및 복잡도가 증가함에 따라, 시스템에서의 부가적인 메모리에 대한 요건이 또한 증가한다. 그러나, 상기 시스템의 비용들을 계속해서 감소시키기 위해, 부품 총수(count)는 최소로 유지되어야 한다. 이것은 다중레벨 셀들(multilevel cells; MLC)과 같은 기술들을 사용함으로써 집적 회로의 메모리 밀도를 증가시킴으로써 달성될 수 있다. 예를 들면, MLC NAND 플래시 메모리는 매우 비용 효율적인 비-휘발성 메모리이다.

다중레벨 셀들은 상기 셀 상에 저장된 특정 임계 전압(Vt) 범위에 하나의 비트 패턴을 할당함으로써 종래의 플래시 메모리의 아날로그 특성을 이용할 수 있다. 이러한 기술은 상기 메모리 셀의 수명 동작(lifetime operation) 동안 상기 셀에 할당된 전압 범위들의 양 및 할당된 전압 범위들의 부동성(stability)에 의존하여, 셀당 둘 이상의 비트들의 저장을 허용한다.

예를 들면, 셀은 각각의 범위에 대해 200 mV의 4개의 상이한 전압 범위들을 할당 받을 수 있다. 통상적으로, 0.2V 내지 0.4V의 데드 스페이스(dead space)가 범위들이 중첩되는 것을 막기 위해 각각의 범위 사이에서 존재한다. 상기 셀 상에 저장된 전압이 제 1 범위 내에 있다면, 상기 셀은 로직 11 상태를 저장하며 통상적으로 상기 셀의 소거 상태로 간주된다. 상기 전압이 제 2 범위 내에 있다면, 상기 셀은 로직 01 상태를 저장한다. 셀에 대해 사용된 많은 범위들이 메모리 셀의 수명 동작 동안 이들 전압 범위들에서 부동상태(stable)로 남아 있는 것이 제공되는 동안 이것은 유지된다.

둘 이상의 상태들이 각각의 MLC에 저장되기 때문에, 각각의 상태에 대한 전압 범위들의 각각의 폭은 매우 중요할 수 있다. 상기 폭은 메모리 회로의 동작에서 많은 변수들과 관련된다. 예를 들면, 셀은 하나의 온도에서 검증될 수 있으며 상이한 온도에서 판독될 수 있다. 상기 셀이 소거되거나 또는 정확한 Vt 범위로 프로그램 되었는지를 결정하는 회로부(circuitry)는 상기 결정을 해야만 한다. 상기 회로부는 온도에 의해 영향을 받는 그것의 특성들 중 일부를 가진다. Vt 윈도우는 이들 유형들의 차이들 전부의 합이며, 상기 Vt의 인지된 윈도우에서의 시프트(shift)로 전환한다. 상기 윈도우가 동작하기 위해, 4개의 상태들의 폭 더하기 각각의 상태 간의 마진이 이용가능한 윈도우에 이르러야 한다.

어레이 효율은 하나의 중요한 메모리 파라미터이다. 상기 어레이 효율이 높을수록, 메모리들의 밀도 및 능력들이 커질 수 있다. 어레이 효율은 통상적으로 상기 어레이 면적 및 주변 면적의 합으로 나뉜 어레이 면적으로서 정의되며, 상기 어레이 면적은 상기 어레이 자체의 메모리 셀들에 의해 점유된 총 면적이며, 상기 주변 면적은 메모리의 구성요소들을 지원하기 위해 사용된 면적이다. 어레이 효율을 증가시키기 위해, 하나의 방식은 상기 주변 면적을 감소시키는 것이다. MLC NAND 플래시 메모리에서, 상기 주변 면적의 가장 큰 부분은 통상적으로 페이지 버퍼(page buffer)이다. 통상적인 페이지 버퍼는 감지 증폭기들, 데이터 래치들, 및 바이트 선택기(또한 데이터 검출기로서 불리우는)와 같은 회로를 포함한다. 통상적인 데이터 검출기는 컬럼 선택기, 녹-아웃 래치(knock-out latch), 및 통과/실패 (pass/fail) 시스템과 같은 회로를 포함한다. 컬럼 선택은 데이터 로딩 및 검색 동안 사용된다. 녹-아웃 래치들은 불량 컬럼에 대한 정보를 저장하며 검증으로부터의 그것의 제거를 허용하기 위해 사용되며, 상기 통과/실패 시스템은 검증(verification)으로부터 바이트의 제거를 허용한다.

상기 서술된 것들과 같은 이유들로, 및 본 명세서를 판독 및 이해할 때 이 기술분야의 숙련자들에게 명백할, 이하에 서술된 것들과 같은 다른 이유들로, 무엇보다도, 메모리 어레이 효율을 증가시키기 위한 해당 기술분야에서의 요구가 존재한다.

도 1은 종래 기술의 동적 데이터 캐시의 블록도이다.
도 1a는 종래 기술의 메모리 디바이스의 일부의 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 디바이스의 블록도이다.
도 3은 본 개시의 또 다른 실시예에 따른 방법의 흐름도이다.
도 4는 본 개시의 또 다른 실시예에 따른 방법의 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 어레이 구성을 갖는 적어도 하나의 메모리 디바이스를 가진 전기 시스템의 기능 블록도이다.

실시예들의 다음의 상세한 설명에 있어서, 그 일부를 형성하는 첨부한 도면들에 대한 언급이 제공된다. 도면들에서, 같은 번호들은 여러 개의 도면들 전체에 걸쳐 실질적으로 유사한 구성요소들을 설명한다. 이들 실시예들은 이 기술분야에서의 숙련자들이 본 발명을 실시할 수 있게 하기에 충분히 상세히 설명된다. 다른 실시예들이 이용될 수 있으며, 구조적, 논리적, 및 전기적 변화들이 본 발명의 범위로부터 벗어나지 않고 이루어질 수 있다.

그러므로, 다음의 상세한 설명은 제한적인 의미로 취해지지 않으며, 본 개시의 범위는 첨부된 청구항들이 권리를 부여하는 등가물들의 전체 범위와 함께, 이러한 청구항들에 의해서만 정의된다.

간소화된 통상적인 동적 데이터 캐시(100)(DDC:dynamic data cache)의 블록도가 도 1에 도시된다. 상기 DDC(10)는 상기 DDC에 메모리 어레이를 연결하는 액세스 트랜지스터(12)(예로서, 비트 라인 클램프)를 포함한다. 트랜지스터(12)가 턴 온 될 때, 선택된 비트 라인은 DDC에 연결된다. 상기 DDC(10)는 프리차지 회로(14)를 더 포함한다. 홀수 또는 짝수 비트 라인이 DDC(10)에 연결될 때, 상기 프리차지 회로(14)는 감지 동작 이전에 특정 비트 라인을 프리차지한다.

임시 데이터 캐시(temporary data cache; TDC)(16)는 프로그램 또는 감지 동작 동안 데이터를 임시로 저장하기 위해 사용된다. 상기 데이터는 1차 데이터 캐시(PDC)(24), 2차 데이터 캐시(SDC)(24), 동적 캐시(DDC1)(20) 또는 동적 캐시(DDC2)(18)로 이동되기 전 또는 그로부터 이동된 후 상기 TDC(16)에 저장된다. 현재 동작이 감지 동작이면, TDC(16)에서의 데이터는 감지 동작을 개시한 마이크로프로세서와 같은 외부 회로들에 의한 사용을 위해 I/O 라인(26)으로 이동된다. 현재 동작이 프로그램 동작이면, TDC(16)에서의 데이터는 선택된 메모리 셀이 상기 데이터를 갖고 프로그램되는 동작 부분 동안 상기 선택된 메모리 셀로 이동된다.

DDC(10)의 메인 데이터 저장부는 DDC2 회로(18), DDC1 회로(20), PDC 회로(22), 및 SDC 회로(24)를 포함한다. DDC1 및 DDC2 회로들(20, 18)은 PDC 회로(22)와 결합하여 선택된 메모리 셀들에 대한 데이터를 프로그래밍하고 저장하는 것을 제어하기 위해 사용된다. PDC 회로(22)는 또한 이하에 추가로 상세히 설명된 페이지 버퍼들(106, 108)과 같은, 페이지 버퍼(page buffer)로 불리울 수 있다.

통상적인 NAND 메모리 페이지 버퍼 아키텍처가 도 1a에 도시된다. 버퍼들(106, 108)과 같은 페이지 버퍼들(즉, 데이터 캐시들)은 8개의 그룹들로 구조화된다. 8개의 페이지 버퍼들이 기본 구조를 형성한다. 이러한 구조의 페이지 버퍼들은 공통 라인(dvfy)(102)을 통해 데이터 검출기 회로(104)에 연결된다. 8개의 페이지 버퍼들의 각각의 구조에 대해, 데이터 검출기 회로(104)가 존재한다.

통상적인 NAND 메모리는 페이지 단위로 작동된다. 하나의 페이지는 설명된 것들과 같은 특정 수의 구조들로 구성된다(즉, 4096 바이트들은 4096개의 구조들의 페이지 버퍼들로 표현된다). 하나의 페이지는 예를 들면, 단일 프로그래밍 또는 판독 동작에 의해 동작되는 메모리 셀들의 블록에서 셀들의 수로서 정의될 수 있다. 메모리 셀들의 로우(row)는 예로서, 메모리 셀들의 2개의 물리적 페이지들을 포함할 수 있으며, 이들 물리적 페이지들의 각각은 각각의 둘 이상의 로직 페이지들(예로서, 상부 페이지 및 하부 페이지)을 포함할 수 있다. 이러한 방식으로, 단일 셀은 상이한 로직 페이지들에 대응하는 데이터를 저장할 수 있다. 페이지의 모든 데이터 검출기들(일 실시예에서 4096)이 함께 연결된다. 각각의 데이터 검출기는 총 구조 면적의 대략 15 퍼센트를 차지한다. 상기 데이터 검출기 로직은 8개의 페이지 버퍼들의 특정 구조를 선택하기 위해 사용된다. 통과/실패 시스템(101)은 dvfy 라인(102)을 프리차지하며, 셀이 상기 구조의 페이지 버퍼들 중 하나(본 출원에서, 예로서 "바이트"로서 불리우며, "비트"는 바이트의 8개 개개의 구성요소들 중 하나이다)에 결합될 때, 전체 바이트는 실패한다. 페이지 버퍼들(106, 108)과 같은, 각각의 페이지 버퍼는 래치(110, 112), 체크 트랜지스터(114, 116), 프로그램 트랜지스터(118, 120), 및 감지 회로(122, 124)를 포함한다. 특정 셀이 프로그램 될 때, 그 각각의 래치는 그것의 출력으로서 로직 0을 가진다. 상기 페이지 버퍼의 특정 셀이 프로그래밍을 실패할 때(즉, 프로그램 되지 않을 때), 그 각각의 래치는 그것의 출력으로서 로직 1을 가진다.

공통 라인에 연결되는 각각의 페이지 버퍼가 그 각각의 셀이 프로그램 되었음을 표시할 때, 그 각각의 프로그램 트랜지스터들은 오프이며, 따라서 상기 공통 라인(102)이 프리차지되고, 체크 트랜지스터들 및 감지 회로들이 턴 온 된다면, 상기 공통 라인은 프리차지된 채로 있으며 트랜지스터(P1)는 오프인 채로 있다. 상기 공통 라인에 연결된 페이지 버퍼가 그 결합된 셀이 프로그래밍을 실패했다고 표시할 때, 상기 공통 라인은 접지로 방전되어 트랜지스터(P1)를 턴 온 시키며, 실패가 검출된다. 프로그래밍은 모든 셀들이 성공적으로 프로그램 될 때까지, 또는 프로그래밍 펄스들의 최대 수가 도달될 때까지, 부가적인 프로그램 펄스들 및 검증을 계속한다. 바이트가 여전히 실패한다면, 그것은 불량 바이트(bad byte)로서 식별된다. 바이트가 불량 바이트로서 식별된다면, 녹-아웃 래치(126)가 설정되며, 상기 바이트는 더 이상 사용되지 않는다. 일단 바이트가 불량으로 마킹되면, 상기 정보는 스타트업(start-up)시 상기 녹-아웃 래치를 설정하기 위해 저장될 수 있다. 일단 컬럼이 불량인 것으로 결정되면, 상기 녹-아웃 래치가 설정되며, 실패 카운팅(counting)로부터 상기 컬럼을 제거한다. 이것은 바이트들이 불량인지 아닌지를 결정하기 위해 판독되는 많은 래치들로 귀결된다. 이것은 시간 및 에너지를 소비한다.

본 출원에 개시된 다양한 실시예들은 개선된 어레이 효율을 허용하기 위해 상기 데이터 검출기의 요소들을 제거함으로써 메모리 어레이들의 주변 면적을 감소시킬 수 있는 방법들 및 메모리들을 포함한다. 본 개시의 목적들을 위해, 바이트 내의 비트(디지트(digit)의 일 예)의 랭크(rank)는 상기 바이트 내의 특정 논리적 위치에서의 비트이다. 구체적으로, 단지 설명을 위해 비트_0, 비트_1, 비트_2, 비트_3, 비트_4, 비트_5, 비트_6, 및 비트_7로서 식별된 8 비트들의 제 1 바이트에 대해, 및 단지 설명을 위해 비트_0, 비트_1, 비트_2, 비트_3, 비트_4, 비트_5, 비트_6, 및 비트_7로서 식별된 8 비트들의 제 2 바이트에 대해, 각각의 비트_0은 동일한 랭크를 가진 것으로서 식별된다. 동일한 식별의 복수의 비트들에 대해, 그것들의 특정 바이트 내에서의 비트_0으로서 식별되는 모든 비트들은 상기 바이트 내에서의 동일한 랭크에 있다.

본 개시의 일 실시예에서, 개선된 어레이 효율을 가진 메모리 디바이스(200)가 도 2에 도시된다. 이 실시예에서, 종래 기술에 존재하는 것과 같은 데이터 검출기는 없다. 대신에, 동작이 다음과 같이 수행된다. 정보의 각 바이트는 도시된 이들 비트들을 표현하는 대표적인 페이지 버퍼들(202, 204)을 갖는, 8 비트들을 포함한다. 바이트의 상기 8 비트들의 각각은 단지 설명을 위해, 비트_0, 비트_1, ..., 비트_7로서 식별된다. 이 실시예에서, 공통 라인(206)은 메모리 어레이의 페이지의 각각의 비트_0 페이지 버퍼에 병렬로 연결된다. 각각의 대표적인 공통 라인은 상기 페이지의 각각의 비트_1 페이지 버퍼에, 상기 페이지의 각각의 비트_2 페이지 버퍼에, ..., 상기 페이지의 각각의 비트_7 페이지 버퍼에(각각의 비트_7 페이지 버퍼는 공통 라인(208)에 연결된다) 병렬로 연결된다. 각각의 공통 라인은 그것의 바이트 내에서의 비트 랭크에 의해 각각의 페이지 버퍼에 대한 병렬 동작의 수행을 허용한다. 이 실시예에서, 8개의 공통 라인들의 각각은 그 각각의 공통 라인이 성공적으로 프로그램 된 모든 셀들을 가지는지, 또는 성공적으로 프로그램 하는데 실패한 적어도 하나의 셀을 갖는지를 결정하기 위해 그 자신의 통과/실패 회로(도시된 회로들(210, 212))를 가진다.

각각의 통과/실패 회로는 그것에 연결된 공통 라인이 방전되었는지 여부를 결정하기 위해, 및 상기 공통 라인에 연결된 셀들에 대한 통과 또는 실패를 표시하는 출력을 발행하기 위해 사용될 수 있다. 통과(pass)를 위해서, 억제된 셀은 그것이 바람직한 임계 전압에 도달하고, 셀이 프로그램 됨을 표시하는 프로그램 래치 세트(set)를 가짐으로 인해 통과된 것으로 간주된다. 이 실시예에서, 8개의 통과/실패 회로들의 각각에 대한 상기 통과/실패 출력들은 하나의 페이지의 모든 바이트들에 대해 병렬로 OR 로직(214)에서 조합된다. 이러한 조합(combination)으로, 바이트가 실패했는지 여부에 대한 결정이 이루어질 수 있다.

바이트에 대한 통과 또는 실패의 결정은 일 실시예에서 상기 공통 라인들의 각각에 대한 통과/실패 회로들로부터의 출력의 OR 조합의 사용을 통해 결정된다. 이 실시예에서, 통과 표시는 셀이 프로그램 된다는 표시이며, 실패 표시는 셀이 프로그램 된 것으로서 검증되지 않았다는 표시이다. 상술된 바와 같이 각각의 페이지 버퍼 비트 랭크를 연결한 공통 라인은 각각의 비트에 대한 병렬 동작의 수행을 허용한다. 각각의 비트가 통과한다면, 상기 비트 랭크의 공통 라인 상에서의 로직 신호는 0일 것이다. 각각의 공통 라인 상에서의 모든 비트들이 통과한다면, 상기 공통 라인들 모두의 OR 조합의 결과는 모든 비트들을 표시하는 0일 것이며, 그러므로, 모든 바이트들은 통과한다. 억제되지 않은 임의의 비트가 실패한다면, 그것의 공통 라인은 로직 1 신호에 있을 것이며, 상기 공통 라인들의 OR 조합은 실패 비트를 표시하는, 로직 1일 것이다. 그러므로, 각각의 공통 라인은 통과/실패 회로 정보를 통해 그것의 병렬 연결된 비트들의 모두가 통과되었는지를 표시하는 정보를 운반한다.

비트에 대한 통과 또는 실패의 결정은 일 실시예에서 개개의 통과/실패 회로들의 사용 및 선택적 감지를 통해 결정된다. 예를 들면, 개개의 통과/실패 회로들의 출력들은 적어도 하나의 비트 실패를 가진 임의의 비트 랭크(즉, 비트_0, 비트_1, ..., 비트_7)를 나타낼 수 있다. 이것은 상기 비트 랭크에 대한 공통 라인이 검증시 방전된다면 표시된다. 컬럼들을 선택적으로 억제함으로써, 특정 실패 비트가 식별될 수 있다. 구체적으로, 하나를 제외한 모든 컬럼들이 억제되고, 각각의 비트 랭크에 대한 공통 라인이 방전되면, 억제되지 않은 컬럼 상에서의 비트가 실패 비트이다. 그것은 상기 비트 랭크에서의 다른 비트들이 또한 실패 비트들이 되는 것을 블가능하지 않지만, 구체적으로 특정 비트를 실패인 것으로서 확인한다.

각각의 페이지 버퍼(202, 204)는 프로그램 표시자 트랜지스터(220, 222)에 연결된 출력을 갖는 프로그램 래치(216, 218)를 가진다. 프로그램 래치는 비트 라인 클램프 트랜지스터들(도 1을 참조)의 사용을 통해 그 각각의 데이터 라인에 선택적으로 연결된다. 상기 프로그램 표시자 트랜지스터들(220, 222)은 각각 공통 라인(206, 208) 및 체크 트랜지스터들(224, 226) 사이에 연결된다. 페이지 버퍼(202)에 대해, 예를 들면, 대응하는 셀이 프로그래밍 펄스 후 원하는 임계 전압으로 프로그램 된다면, 상기 래치(216)가 설정되며 프로그램 표시자 트랜지스터(220)의 게이트에 로직 0을 출력한다. 공통 라인(206)이 프리차지되고, 검증이 수행될 때, 체크 트랜지스터(224)는 턴 온 된다. 프로그램 표시자 트랜지스터(220)가 오프이기 때문에, 상기 공통 라인(206)은 충전된 채로 있으며, 공통 라인(206)에 대한 통과/실패 회로(210)는 그것이 방전되지 않았음을 검출하고, 로직 0(통과)을 OR 회로(214)에 전송한다. 대신에, 상기 셀이 프로그래밍 펄스 후 원하는 임계 전압으로 프로그램 되지 않는다면, 상기 래치(216)는 로직 1을 프로그램 표시자 트랜지스터(220)의 게이트로 출력한다. 상기 공통 라인(206)을 프리차징한 후 검증시, 상기 체크 트랜지스터(224) 및 프로그램 표시자 트랜지스터 둘 모두는 턴 온 되며, 상기 공통 라인(206)은 트랜지스터들(220, 224)을 통해 접지로 방전된다. 공통 라인(206)에 대한 통과/실패 회로(210)는 그것이 방전되었음을 검출하고, 로직 1(실패)을 OR 회로(214)에 전송한다. 그러므로, 통과하지 않은 임의의 비트(즉, 프로그램 된 것으로 아직 검증되지 않은 셀)는 그것의 공통 라인의 방전을 통해 상기 페이지의 실패를 표시하여, 그것의 통과/실패 회로 상에서의 실패, 및 OR 회로(214)의 출력에서의 실패 신호로 이어진다.

통과/실패 회로들(210, 212)에 의해 제공된 로직 0 신호는 로직 1 신호일 수 있으며, 상기 통과/실패 회로들의 출력은 본 개시의 범위로부터 벗어나지 않고, 동일한 결과들을 획득하기 위해 상이한 로직 함수로 조합될 수 있다는 것이 이해되어야 한다.

동작시, 동일한 랭크의 페이지 버퍼들(즉, 페이지의 모든 비트_0 페이지 버퍼들)을 연결한 라인들(206, 208)과 같은 공통 라인들을 가진 메모리 어레이가 도 2를 참조하여, 도 3의 흐름도에 도시되고 논의된 바와 같이 기능한다. 프로그래밍에 관하여, 특정 컬럼들이 테스팅을 통해, 또는 조기 발견을 통해, 불량, 즉 사용되지 않는 것으로 식별될 수 있다. 이들 컬럼들에 대해, 각각은 레지스터 또는 다른 유형의 저장장치에서 불량인 것으로서 마킹된다. 불량으로 마킹된 컬럼들은 블록(302)에서 검증 동작들로부터 제외된다. 이것은 일 실시예에서, 일련의 프로그래밍 펄스들 중 제 1 프로그램 펄스 전에 이들 컬럼들을 억제하는, 상기 페이지가 프로그램되는 동안, 및 상기 프로그래밍 시퀀스의 지속 기간 동안에 페이지 버퍼내에 불량 컬럼 데이터를 로딩(loading)함으로써 달성된다.

블록(304)에서의 프로그래밍 펄스들을 개시할 때, 제 1 프로그래밍 펄스 후, 몇몇 셀들은 프로그램 될 것이며 몇몇은 프로그램 되지 않을, 즉 실패할 가능성이 높을 것이다. 통과/실패 체크가 블록(306)에서 수행된다. 모든 셀들이 프로그램 된다면, 프로세스는 완료되고 블록(312)에서 종료한다. 그렇지 않다면, 프로그램 된 모든 셀들은 블록(308)에서 그 각각의 프로그램 래치들을 "통과" 상태로 설정하며, 다음 프로그램 펄스가 블록(310)에서 인가된다. 일련의 증가하는 크기(magnitude)의 프로그래밍 펄스들을 가진 통과/실패 체크는 모든 셀들이 프로그램 된 것으로서 검증될 때 비로소 완료된다.

주지된 바와 같이, 각각의 셀이 통과될 때, 즉 각각의 셀이 검증을 통해 통과한 것으로서 식별될 때(즉, 바람직한 임계 전압으로 프로그램 될 때), 상기 셀에 대한 프로그램 래치가 블록(308)에서 설정된다. 이를 달성하기 위해, 일 실시예에서, 상기 프로그램 래치의 출력은 상기 셀이 프로그램 된 것으로서 표시되면 로직 0에서 설정된다. 그 후, 검증을 위해, 공통 라인이 프리차지되며, 체크 트랜지스터가 턴 온 된다. 상기 셀이 프로그램 된다면, 프로그램 래치의 로직 0 출력은 그것의 프로그램 표시자 트랜지스터를 오프로 유지하며, 상기 공통 라인은 방전되지 않는다. 셀이 프로그램 되지 않은(즉, 실패) 채로 있다면, 상기 공통 라인은 방전되며 셀 프로그래밍 실패가 검출된다. 프로그래밍은 모든 셀들이 성공적으로 프로그램 되고 통과된 것으로 표시될 때까지 이러한 방식으로 계속된다. 셀이 프로그램에 실패한다면, 그러면 프로그램 래치는 로직 1에서 설정된 채로 있으며, 상기 공통 라인은 그것의 체크 트랜지스터가 턴 온 될 때 방전된다.

통과/실패 체크(306)가 도 4에 대해서 보다 상세히 논의된다. 블록(306)의 통과/실패 체크 프로세스에 대해, 상기 페이지의 공통 라인들은 블록(402)에서 프리차지되며, 검증 동작은 블록(404)에서 수행된다. 검증 동작은 페이지가 검증을 통과하지 않는다면 상기 공통 라인들 중 하나 이상을 방전시킨다. 각각의 공통 라인의 통과/실패 상태는 블록(406)에서 그것의 통과/실패 회로에 의해 표시되며, 상기 통과/실패 회로들의 출력은 블록(408)에서 OR 회로에 조합된다. 결정 블록(410)에서, 상기 OR 회로가 모든 공통 라인들이 통과함을 표시한다면, 프로세스 흐름은 블록(312)에서 계속되며, OR 회로가 상기 공통 라인들 중 적어도 하나가 실패함을 표시한다면, 프로세스 흐름은 블록(308)에서 계속된다.

도 5는 본 개시의 일 실시예에 따른 메모리 디바이스(501)의 간소화된 블록도이며, 본 개시의 다양한 실시예들이 실시될 수 있다. 메모리 디바이스(501)는 로우(row)들 및 컬럼(column)들로 배열된 메모리 셀들(504)의 어레이를 포함한다. 다양한 실시예들이 주로 NAND 메모리 어레이들을 참조하여 설명될 것이지만, 다양한 실시예들은 상기 메모리 어레이(504)의 특정 아키텍처에 제한되지 않는다. 본 실시예들에 적합한 다른 어레이 아키텍처들의 몇몇 예들은 NOR 어레이들, AND 어레이들, 및 가상 접지 어레이(virtual ground array)들을 포함한다. 그러나, 일반적으로, 본 출원에서 설명된 실시예들은 각각의 메모리 셀의 임계 전압을 나타내는 데이터 신호의 생성을 허용하는 임의의 어레이 아키텍처에 적응 가능하다.

로우 디코드 회로부(508) 및 컬럼 디코드 회로부(510)는 메모리 디바이스(501)에 제공된 어드레스 신호들을 디코딩하기 위해 제공된다. 어드레스 신호(address signal)들은 메모리 어레이(504)를 액세스하기 위해 수신되고 디코딩된다. 메모리 디바이스(501)는 또한 명령들, 어드레스들 및 데이터의 메모리 디바이스(501)로의 입력뿐만 아니라 상기 메모리 디바이스(501)로부터의 데이터 및 상태 정보의 출력을 관리하기 위해 입력/출력(I/O) 제어 회로부(512)를 포함한다. 어드레스 레지스터(514)는 디코딩 이전에 어드레스 신호들을 래치하기 위해 I/O 제어 회로부(512) 및 로우 디코드 회로부(508) 및 컬럼 디코드 회로부(510) 사이에 결합된다. 명령 레지스터(524)는 인입 명령들을 래치하기 위해 I/O 제어 회로부(512) 및 제어 로직(516) 사이에 결합된다. 제어 로직(516)은 명령들에 응답하여 상기 메모리 어레이(504)에 대한 액세스를 제어하고 외부 프로세서(530)에 대한 상태 정보를 생성한다. 상기 제어 로직(516)은 상기 어드레스들에 응답하여 로우 디코드 회로부(508) 및 컬럼 디코드 회로부(510)를 제어하기 위해 로우 디코드 회로부(508) 및 컬럼 디코드 회로부(510)에 결합된다.

제어 로직(516)은 샘플 및 유지 회로부(518)에 결합될 수 있다. 상기 샘플 및 유지 회로부(518)는 아날로그 데이터 신호들의 형태로 인입(incoming) 또는 송출(outgoing)하는 데이터를 래치(latch)한다. 예를 들면, 상기 샘플 및 유지 회로부는 메모리 셀에 기록될 데이터를 표현하는 인입 데이터 신호 또는 메모리 셀로부터 감지된 임계 전압을 나타내는 송출 데이터 신호를 샘플링하기 위해 커패시터들 또는 다른 아날로그 저장 디바이스들을 포함할 수 있다. 상기 샘플 및 유지 회로부(518)는 또한 보다 강한 데이터 신호를 외부 디바이스에 제공하기 위해 상기 샘플링 된 신호의 증폭 및/또는 버퍼링을 위해 제공할 수 있다.

아날로그 데이터 신호들의 핸들링은 CMOS 이미저 기술(imager technology)의 영역에서 잘 알려진 접근법과 유사한 접근법을 취할 수 있으며, 여기에서 입사 조사(incident illumination)에 응답하여 상기 이미저의 픽셀들에 생성된 전하 레벨들은 커패시터들에 저장된다. 이들 전하 레벨들은 그 후 차동 증폭기로의 제 2 입력으로서 기준 커패시터를 가진 차동 증폭기를 사용하여 신호들로 변환된다. 상기 차동 증폭기의 출력은 그 후 조사의 강도를 대표하는 디지털 값을 획득하기 위해 아날로그-디지털 변환(ADC) 디바이스들에 전달된다. 본 실시예들에서, 전하는 각각 메모리 셀을 판독 또는 프로그래밍하기 위한 메모리 셀의 실제 또는 타겟 임계 전압을 나타내는 데이터 신호의 대상이 되는 것에 응답하여 커패시터 상에 저장될 수 있다. 이러한 전하는 그 후 제 2 입력으로서 접지 입력 또는 다른 기준 신호를 가진 차동 증폭기를 사용하여 아날로그 데이터 신호로 변환될 수 있다. 상기 차동 증폭기의 출력은 그 후 판독 동작의 경우에, 상기 메모리 디바이스로부터의 출력을 위해 I/O 제어 회로부(512)에 전달될 수 있거나, 또는 상기 메모리 디바이스를 프로그램 할 때 하나 이상의 검증 동작들 동안 비교를 위해 사용될 수 있다. 상기 I/O 제어 회로부(512)는 상기 메모리 디바이스(501)가 아날로그 또는 디지털 데이터 인터페이스와의 통신을 위해 적응될 수 있도록 판독 데이터를 아날로그 데이터 신호에서 디지털 비트 패턴으로 변환하기 위해 및 기록 데이터를 디지털 비트 패턴에서 아날로그 신호로 변환하기 위해 아날로그-디지털 변환 기능 및 디지털-아날로그 변환(DAC) 기능을 선택적으로 포함할 수 있다는 것에 유의한다.

기록 동작 동안, 메모리 어레이(504)의 타겟 메모리 셀들은 예를 들면, 상술된 바와 같은 두 세트들의 프로그래밍 펄스들을 사용하여, 그것들의 Vt 레벨들을 나타내는 전압들이 샘플 및 유지 회로부(518)에 유지된 레벨들과 일치할 때까지 프로그래밍된다. 이것은, 일 예로서, 타겟 메모리 셀의 임계 전압에 유지된 전압 레벨을 비교하기 위한 차동 감지 디바이스들을 사용하여 달성될 수 있다. 종래의 메모리 프로그래밍과 대체로 유사하게, 프로그래밍 펄스들은 원하는 값에 도달하거나 또는 이를 초과할 때까지 그것의 임계 전압을 증가시키기 위해 타겟 메모리 셀에 적용될 수 있다. 판독 동작에서, 타겟 메모리 셀들의 Vt 레벨들은 ADC/DAC 기능이 메모리 디바이스의 외부에 또는 그것 내에 제공되는지 여부에 의존하여, 아날로그 신호들로서 직접 또는 아날로그 신호들의 디지털화된 표현들로서 외부 프로세서(도 5에 도시되지 않음)로의 전달을 위해 샘플 및 유지 회로부(518)에 전달된다.

셀들의 임계 전압들은 다양한 방식들로 결정될 수 있다. 예를 들면, 통상적으로 워드 라인(word line)들로서 불리우는, 액세스 라인(access line)에 대하여, 전압은 타겟 메모리 셀이 활성화될 때의 포인트(point)에서 샘플링 될 수 있다. 대안적으로, 승압 전압이 타겟 메모리 셀의 제 1 소스/드레인 측에 인가될 수 있으며, 임계 전압은 그것의 다른 소스/드레인 측에서의 전압 및 그것의 제어 게이트 전압 사이에서의 차이로서 취해질 수 있다. 커패시터에 전압을 결합함으로써, 전하는 샘플링 된 전압을 저장하기 위해 상기 커패시터를 가지고 공유될 것이다. 상기 샘플링 된 전압은 임계 전압과 동일할 필요는 없으며, 단지 상기 전압을 나타낸다는 것을 유의하자. 예를 들면, 상기 메모리 셀의 제 1 소스/드레인 측에 승압 전압을 인가하고 알려진 전압을 그것의 제어 게이트에 인가하는 경우에, 상기 메모리 셀의 제 2 소스/드레인 측에 발생된 전압은 상기 발생된 전압이 메모리 셀의 임계 전압을 나타내기 때문에 데이터 신호로서 취해질 수 있다.

샘플 및 유지 회로부(518)는 캐싱, 즉 각각의 데이터 값에 대한 다수의 저장 위치들을 포함할 수 있으며, 따라서 상기 메모리 디바이스(501)는 외부 프로세서에 제 1 데이터 값을 전달하면서 다음 데이터 값을 판독하거나, 또는 메모리 어레이(504)에 제 1 데이터 값을 기록하면서 다음 데이터 값을 수신할 수 있다. 상태 레지스터(522)는 외부 프로세서에 출력을 위한 상태 정보를 래치하기 위해 I/O 제어 회로부(512) 및 제어 로직(516) 사이에서 결합된다.

메모리 디바이스(501)는 제어 링크(532)를 통해 제어 로직(516)에서 제어 신호들을 수신한다. 제어 신호들은 칩 인에이블( CE # ), 명령 래치 인에이블( CLE ), 어드레스 래치 인에이블( ALE ), 및 기록 인에이블( WE# )을 포함할 수 있다. 메모리 디바이스(501)는 다중화된 입력/출력(I/O) 버스(534)를 통해 외부 프로세서로부터 명령들(명령 신호들의 형태로), 어드레스들(어드레스 신호들의 형태로), 및 데이터(데이터 신호들의 형태로)를 수신하고 I/O 버스(534)를 통해 데이터를 외부 프로세서에 출력할 수 있다.

특정 예에서, 명령들은 I/O 제어 회로(512)에서 I/O 버스(534)의 입력/출력(I/O) 핀들 [7:0]을 통해 수신되며 명령 레지스터(524)에 기록된다. 어드레스들은 I/O 제어 회로부(512)에서 버스(534)의 입력/출력(I/O) 핀들 [7:0]을 통해 수신되며 어드레스 레지스터(514)에 기록된다. 상기 데이터는 I/O 제어 회로(512)에서, 8개의 병렬 신호들을 수신할 수 있는 디바이스를 위한 입력/출력(I/O) 핀들 [7:0], 또는 16개의 병렬 신호들을 수신할 수 있는 디바이스를 위한 입력/출력(I/0) 핀들 [15:0]을 통해 수신될 수 있으며 샘플 및 유지 회로부(518)에 전달될 수 있다. 데이터는 또한 8개의 병렬 신호들을 송신할 수 있는 디바이스를 위한 입력/출력(I/0) 핀들 [7:0] 및 16개의 병렬 신호들을 송신할 수 있는 디바이스를 위한 입력/출력(I/0) 핀들 [15:0]을 통해 출력될 수 있다. 부가적인 회로 및 신호들이 제공될 수 있으며, 도 5의 메모리 디바이스는 본 개시의 실시예들 상에 초점을 맞추도록 돕기 위해 간소화된다는 것이 이 기술분야의 숙련자들에게 이해될 것이다.

메모리(500)의 선택된 페이지들 또는 유사한 것 상에서의 프로그램 및 검증 기능은 도 2의 구조 및 그와 연관된 도 3 및 도 4의 방법들에 대하여 상기 설명된 바와 같이 수행된다.

도 5는 샘플 및 유지 회로부(518)에 대하여 설명되었지만, 제어 로직(516)은 본 개시의 범위로부터 벗어나지 않고 샘플 및 유지 회로부(518) 대신에 데이터 래치들에 결합될 수 있다는 것이 이해되어야 한다. 데이터 래치들은 인입하거나 또는 송출하는 데이터를 래치한다. 기록 동작 동안, 메모리 어레이(504)의 타겟 메모리 셀들이, 예를 들면, 상술된 바와 같은 두 세트들의 프로그래밍 펄스들을 사용하여, 그것들의 Vt 레벨들을 나타내는 전압들이 데이터 래치들에 유지된 데이터와 일치할 때까지 프로그램 된다. 이것은, 일 예로서, 상기 타겟 메모리 셀의 임계 전압에 유지된 데이터를 비교하기 위해 차동 감지 디바이스들을 사용하여 달성될 수 있다.

부가적으로, 도 5의 메모리 디바이스가 다양한 신호들의 수신 및 출력을 위한 널리 보급된 관례들에 따라 설명되었지만, 다양한 실시예들이 설명된 특정 신호들 및 I/O 구성들에 의해 제한되지 않는다는 것이 주의된다. 예를 들면, 명령 및 어드레스 신호들은 데이터 신호들을 수신하는 것들로부터 분리된 입력들에서 수신될 수 있거나, 또는 데이터 신호들은 I/O 버스(534)의 단일 I/O 라인을 통해 연속적으로 송신될 수 있다. 데이터 신호들은 개개의 비트들 대신에 비트 패턴들을 표현하기 때문에, 8-비트 데이터 신호의 직렬 통신은 개개의 비트들을 표현하는 8개의 신호들의 병렬 통신만큼 효율적일 수 있다.

결론

무엇보다도, 어레이의 주변에서 사용된 회로의 양을 감소시킴으로써 어레이 효율을 증가시킬 수 있는 메모리를 프로그램 하는 방법들 및 상기 방법들을 사용한 메모리들이 설명되었다. 개개의 비트 및 바이트 실패들은 하나가 페이지에 대응하는 페이지 버퍼들의 각각의 랭크(rank)를 위한 것인 복수의 공통 라인들을 사용하여 데이터 검출기 및 녹-아웃 래치 없이 검출될 수 있으며, 통과/실패 회로의 조합은 페이지 상에서의 모든 셀들이 성공적으로 프로그램 되었는지 여부를 결정하기 위해 OR 로직으로 출력된다.

특정 실시예들이 여기에 도시되고 설명되었지만, 동일한 목적을 달성하기 위해 산출되는 임의의 배열이 도시된 특정 실시예로 대체될 수 있다는 것이 이 기술분야의 숙련자들에 의해 이해될 것이다. 본 출원은 본 발명의 임의의 적응예들 또는 변형예들을 커버하도록 의도된다. 그러므로, 본 발명은 단지 청구항들 및 그 등가물들에 의해서만 제한된다는 것이 명백하게 의도된다.

Claims

메모리 디바이스를 동작시키는 방법에 있어서,
메모리의 페이지의 프로그래밍을 개시하는 단계;
복수의 공통 라인(common line)들을 프리차지(precharging)하는 단계로서, 각각의 공통 라인은 상기 메모리의 페이지에 대응하는 페이지 버퍼들의 각각의 랭크에 대한 모든 페이지 버퍼들에 연결되는, 상기 프리차지 단계;
각각의 프리차지된 공통 라인을 방전(discharging)시키는 단계로서, 검증(verification)에 실패한 메모리 셀에 선택적으로 결합되며 상기 공통 라인에 연결된 적어도 하나의 페이지 버퍼를 가지는, 공통 라인을 방전시키는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
제 1 항에 있어서,
페이지 통과/실패(pass/fail) 상태를 표시하기 위해 각각의 공통 라인에 대한 통과/실패 데이터를 조합하는 단계를 더 포함하는, 메모리 디바이스를 동작시키는 방법.
제 1 항에 있어서,
각각의 공통 라인에 대한 통과/실패 회로, 복수의 통과/실패 회로들을 가진 각각의 공통 라인에 대한 통과/실패 상태를 표시하는 단계를 더 포함하는, 메모리 디바이스를 동작시키는 방법.
제 3 항에 있어서,
상기 표시 단계는 OR 회로에서 상기 복수의 공통 라인들의 각각의 통과/실패 상태를 표현하는 신호를 조합하는 단계를 더 포함하는, 메모리 디바이스를 동작시키는 방법.
제 1 항에 있어서,
상기 각각의 페이지 버퍼에 선택적으로 결합된 메모리 셀이 검증을 통과한다면 상기 페이지 버퍼들의 각각에 프로그램 래치를 설정하는 단계를 더 포함하는, 메모리 디바이스를 동작시키는 방법.
제 1 항에 있어서,
알려진 불량 컬럼들이 동작하는 것을 억제하는 단계를 더 포함하는, 메모리 디바이스를 동작시키는 방법.
제 6 항에 있어서,
억제 단계는 프로그래밍 동작 이전에 상기 페이지 버퍼에 알려진 불량 컬럼 데이터를 로딩하는 단계를 더 포함하는, 메모리 디바이스를 동작시키는 방법.
메모리 어레이에서 실패한 프로그래밍을 식별하는 방법에 있어서,
복수의 공통 라인들을 프리차지하는 단계로서, 각각의 공통 라인은 메모리의 페이지에 대응하는 동일한 랭크의 각각의 복수의 페이지 버퍼들에 연결되는, 상기 프리차지 단계;
상기 공통 라인에 연결된 페이지 버퍼에 선택적으로 결합된 메모리 셀이 프로그래밍에 실패한다면 프로그램 트랜지스터(program transistor)가 각각의 공통 라인을 방전시킬 수 있게 하는 단계를 포함하는, 메모리 어레이에서 실패한 프로그래밍을 식별하는 방법.
제 8 항에 있어서,
상기 각각의 복수의 페이지 버퍼들 중 하나에 대한 실패 상태를 검출하는 단계를 더 포함하는, 메모리 어레이에서 실패한 프로그래밍을 식별하는 방법.
제 9 항에 있어서,
실패 상태를 검출하는 단계는,
상기 각각의 복수의 페이지 버퍼들에 선택적으로 결합되지 않은 모든 컬럼들을 억제하는 단계; 및
프로그램되는 상기 메모리 셀들 상에서 검증을 수행하는 단계를 포함하는, 메모리 어레이에서 실패한 프로그래밍을 식별하는 방법.
제 8 항에 있어서,
페이지 버퍼에 대한 실패 상태를 검출하는 단계를 더 포함하는, 메모리 어레이에서 실패한 프로그래밍을 식별하는 방법.
제 11 항에 있어서,
실패 상태를 검출하는 단계는,
상기 페이지 버퍼에 선택적으로 결합되지 않은 모든 컬럼들을 억제하는 단계; 및
상기 페이지 버퍼에 선택적으로 결합된 메모리 셀 상에서 검증을 수행하는 단계를 포함하는, 메모리 어레이에서 실패한 프로그래밍을 식별하는 방법.
제 8 항에 있어서,
상기 복수의 페이지 버퍼들의 각각은 상기 각각의 페이지 버퍼에 선택적으로 결합된 메모리 셀이 성공적으로 프로그램 될 때 설정되는 프로그램 래치를 갖는, 메모리 어레이에서 실패한 프로그래밍을 식별하는 방법.
제 8 항에 있어서,
프로그램 명령을 수신하는 단계;
상기 메모리 어레이에 프로그래밍될 데이터를 페이지 버퍼에 로딩하는 단계; 및
제 1 및 후속하는 프로그램 펄스들로부터 알려진 불량 컬럼들을 억제하는 단계를 더 포함하는, 메모리 어레이에서 실패한 프로그래밍을 식별하는 방법.
제 8 항에 있어서,
OR 회로에 상기 복수의 공통 라인들 모두를 조합함으로써 페이지 실패 상태를 식별하는 단계를 더 포함하는, 메모리 어레이에서 실패한 프로그래밍을 식별하는 방법.
메모리 디바이스에 있어서,
메모리 셀들의 어레이;
상기 메모리 셀들의 어레이의 제어 및/또는 액세스를 위한 회로부(circuitry); 및
데이터 검출기를 포함하되, 상기 데이터 검출기는
복수의 공통 라인들로서, 각각의 공통 라인이 상기 메모리 셀들의 어레이의 페이지에 대응하는 페이지 버퍼들의 각각의 랭크에 연결된, 상기 복수의 공통 라인들; 및
복수의 통과/실패 회로들로서, 각각의 통과/실패 회로는 상기 복수의 공통 라인들의 각각에 연결된, 상기 복수의 통과/실패 회로들;을 포함하는, 상기 데이터 검출기를 포함하는, 메모리 디바이스.
제 16 항에 있어서,
각각의 페이지 버퍼는,
출력을 가진 프로그램 래치;
상기 출력에 연결된 프로그램 표시자 트랜지스터 게이트; 및
상기 프로그램 표시자 트랜지스터의 드레인 및 기준 전압 사이에 연결된 체크 트랜지스터를 더 포함하며,
상기 페이지 버퍼에 연결된 상기 공통 라인은 상기 체크 트랜지스터가 턴 온 되고 상기 프로그램 래치가 설정되지 않을 때 상기 체크 트랜지스터를 통해 상기 기준 전압에 결합 가능한, 메모리 디바이스.
제 16 항에 있어서,
상기 복수의 통과/실패 회로들의 각각으로부터의 출력을 조합한 OR 회로를 더 포함하는, 메모리 디바이스.
메모리에 있어서,
메모리 셀들의 어레이;
상기 메모리 셀들의 어레이의 제어 및/또는 액세스를 위한 회로부(circuitry); 및
데이터 검출기를 포함하되, 상기 데이터 검출기는
복수의 공통 라인들로서, 각각의 공통 라인은 상기 메모리 셀들의 어레이의 페이지에 대응하는 각각의 랭크의 복수의 페이지 버퍼들의 각각에 연결되는, 상기 복수의 공통 라인들;
복수의 체크 트랜지스터들로서, 하나의 체크 트랜지스터는 각 페이지 버퍼를 위한 것이며, 각각의 체크 트랜지스터는 복수의 프로그램 트랜지스터들 중 하나를 통해 상기 복수의 공통 라인들 중 하나에 연결되는, 상기 복수의 체크 트랜지스터들;
복수의 래치들로서, 래치는 각각의 프로그램 트랜지스터의 게이트에 연결되는, 상기 복수의 래치들; 및
복수의 통과/실패 회로들로서, 통과/실패 회로는 상기 복수의 공통 라인들의 각각에 연결되는, 상기 복수의 통과/실패 회로들;을 포함하는, 상기 데이터 검출기를 포함하는, 메모리.
제 19 항에 있어서,
상기 데이터 검출기는 상기 복수의 공통 라인들의 각각으로부터의 출력들을 조합한 OR 회로를 더 포함하는, 메모리.