CN101256836A - 操作非易失性存储装置的方法 - Google Patents

操作非易失性存储装置的方法 Download PDF

Info

Publication number
CN101256836A
CN101256836A CNA2008100828030A CN200810082803A CN101256836A CN 101256836 A CN101256836 A CN 101256836A CN A2008100828030 A CNA2008100828030 A CN A2008100828030A CN 200810082803 A CN200810082803 A CN 200810082803A CN 101256836 A CN101256836 A CN 101256836A
Authority
CN
China
Prior art keywords
pulse
perturbation
assembled
programming
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008100828030A
Other languages
English (en)
Other versions
CN101256836B (zh
Inventor
薛光洙
朴祥珍
李晟熏
朴星一
金钟燮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101256836A publication Critical patent/CN101256836A/zh
Application granted granted Critical
Publication of CN101256836B publication Critical patent/CN101256836B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供了一种操作非易失性存储装置以执行编程操作或擦除操作的方法。所述方法包括：将包括直流(DC)脉冲和AC扰动脉冲的组合脉冲施加到非易失性存储装置以执行编程操作或擦除操作。

Description

操作非易失性存储装置的方法
技术领域
示例性实施例涉及一种操作非易失性存储器的方法，更具体地讲，涉及这样一种操作非易失性存储器的方法，该方法通过加速电荷稳定以及使电子与空穴复合来改善编程和/或擦除状态的稳定性。
背景技术
非易失性存储装置是即使在切断电源时也能保持存储的数据的半导体存储装置。
存储单元(即，非易失性存储装置的基本元件)的结构根据非易失性存储装置的应用领域变化。
在NAND闪速半导体存储装置(即，大容量非易失性存储装置)的情况下，晶体管的栅极可具有顺序堆叠存储电荷(例如数据)的浮置栅极和控制浮置栅极的控制栅极的结构。
关于闪速半导体存储装置，为了满足更大的存储容量的需求，已减小了存储单元的大小。此外，根据单元大小的减小，也需要减小浮置栅极的高度。
为了保持存储单元的存储性能(例如，将存储的数据保持足够长的时间的保留性能)并同时减小存储单元的垂直高度，已经提出了这样一种半导体存储装置，该半导体存储装置具有使用氮化硅层(Si3N4)而非浮置栅极作为存储电荷的单元的SONOS(硅-氧化物-氮化物-氧化物-半导体)存储装置，以及诸如MONOS(金属-氧化物-氮化物-氧化物-半导体)存储装置的MOIOS(金属-氧化物-绝缘体-氧化物-半导体)结构。在SONOS装置的情况下，硅用于控制栅极，而在MONOS装置的情况下，金属用于控制栅极。
SONOS和MONOS存储装置使用诸如氮化硅层(Si3N4)的电荷捕获(charge trap)层而非浮置栅极作为存储电荷的单元。也就是说，在SONOS和MONOS存储装置中，基底和控制栅极之间的堆叠结构(浮置栅极和堆叠在浮置栅极之上/之下的绝缘层)被在存储单元中顺序堆叠氧化物层、氮化物层和氧化物层的堆叠结构(ONO)替代。因此，SONOS和MONOS存储装置可被认为是电荷捕获闪存(CTF)存储装置，其中，当通过氮化物层捕获电荷时，阈值电压改变。
SONOS型存储装置的基本结构如下所述。具有接触源极和漏极区域的端部的第一氧化硅层(SiO2)(即，隧道绝缘层)可形成在源极和漏极区域之间的半导体基底上，即形成在沟道区域上。第一氧化硅层可以是用于电荷隧穿的层。氮化硅层(Si3N4)可形成在第一氧化硅层之上作为电荷捕获层。氮化硅层可以是实质上存储数据的材料层，并且隧穿第一氧化硅层的电荷可以由氮化硅层捕获。氧化硅层可形成在氮化硅层之上，作为用于阻断电荷在通过氮化硅层之后向上移动的阻断绝缘层。栅电极可形成在第二氧化硅层之上。
然而，在具有上述结构的SONOS存储装置中，氮化硅层和氧化硅层的介电常数相对较低，并且氮化硅层中的捕获点(trap site)的密度可能不够。因此，存储装置的操作电压更高，记录数据的速度(编程速度)可能不够快，并且垂直和水平方向的电荷保留时间可能不够长。
近来，已经报道当使用具有比氧化硅层的介电常数大的介电常数的氧化铝层(Al2O3)而非氧化硅层作为阻断绝缘层时，可改善编程速度和保留特性。
在具有电荷捕获层而非浮置栅极的CTF存储装置中，电荷在编程期间被注入电荷捕获层，空穴在擦除期间被注入电荷捕获层，以使用空穴和电荷的复合来去除存储在电荷捕获层中的电荷。
然而，在未使用的CTF存储装置的初始编程过程中注入的电子可由电荷捕获层捕获并被局域化，随后电子可在被热化到氮化物层的深阱时被空间散布。因此，装置的阈值电压可被改变，从而在阈值电压(Vth)根据局域化的电子的热化被固定之前可能花费大量时间。
当使用增量式阶跃脉冲编程(ISPP)方法时，时变的阈值电压Vth的变化可使得难于控制阈值电压值的偏移(dispersion)。
根据ISPP方法，可在增加编程脉冲电压的幅值的同时施加编程脉冲电压，并且可施加检验电压以识别存储单元的阈值电压，随后，可重复以上操作直到存储单元的阈值电压达到期望值。因为形成存储装置的多个存储单元的初始阈值电压可能被高度偏移，所以考虑到多个存储单元中阈值电压之间的偏移，可使用ISPP方法以便所有存储单元都可以具有期望的阈值电压。
然而，如果阈值电压随时间改变，则可能更难于使用ISPP方法来控制阈值电压之间的偏移，并且难于对存储单元编程以具有期望范围之内的阈值电压。
当擦除编程的信息时，可使由场解除陷阱的局域化的电子或非局域化的电子以及注入的空穴复合，并且可使未完全去除的局域化的电子以及剩余的空穴重新分布。
在电子-空穴的复合以及电荷的重新分布期间，可改变存储装置的阈值电压，从而可将有效的擦除时间认为是执行复合和重新分布花费的时间之和，而非注入空穴的时间。
在使用低压化学气相沉积(LPCVD)方法制造的氮化硅层中进行光抽运之后测量的电子-空穴的寿命(复合时间)的分布公开在K.S.Seol et al.，Phys.Rev.B 62，1532(2000)中。
电子和空穴的复合时间可分布在较宽的范围中，例如，从纳秒级至毫秒级。根据LESR测量结果，复合时间可以是若干103秒。
局域化的电子和空穴的复合时间(τ)可使用等式1来计算
τ＝τ0exp(2R/R0)(τ0＝10-8s)      (1)
其中，R0表示电子或空穴的局域化长度且满足R0(E)＝[h2/m(Ec-E)]1/2或[h2/m(Ev-E)]1/2，R表示局域化的电子和局域化的空穴之间的距离。
如等式1所示，R0可以在深阱中被减小，并且复合时间可以在深阱中被增加。
在擦除模式下，注入的空穴可以随时间的流逝被稳定化到深能级。
在编程模式或擦除模式下，当电荷被空间散布并且热化被产生时，阈值电压的变化可能比较大。当热化进一步进行时，可减小阈值电压的变化，然而，电荷可被局域化到更深的能级，从而可能更难于移动。
因此，如果复合花费较长时间，则根据流逝的时间热化和局域化到深能级的电子或空穴可能无法移动，从而可能更难于使电子和空穴复合。此外，当电子或空穴的移动由于热化而受到限制时，热化时间可能增加。
此外，当复合时间较长时，电荷可根据流逝的时间被热化，从而可能不会执行足够的空穴-电子的复合。由于不完全的复合，因此当捕获的电子在执行擦除操作之后剩余时，偏移可能在编程操作中被增加。
例如，在电子以及空穴由于在擦除模式下电子和空穴的不完全的复合而剩余的状态下，即使注入与在完全复合的情况下剩余的空穴相同数量的电子，电子和空穴也可能被不完全地复合，从而电子和空穴可一起存在。即使另外注入多个电子，复合也可能仍然不完全，从而空穴可能仍然存在。当通过重复电子注入并使用ISSP方法进行验证来执行编程处理时，剩余的空穴可与电子复合并且可引起阈值电压的改变，从而当完成编程时阈值电压的偏移可能增加。
如上所述，由于不完全复合存在的相反电荷可能引起编程操作中的偏移，并且仅可通过在擦除模式下完全去除电子来防止偏移的增加。
当由于不完全复合而存在相反电荷时，可在高温存储(HTS)操作中执行电子和空穴的复合，从而可改变阈值电压值。
因此，当由于长的热化时间和长的复合时间而发生不完全复合时，擦除状态和编程状态的稳定性可能降低，阈值电压值的偏移可能在编程或擦除操作下降低，并且阈值电压可能在HTS操作中改变。
发明内容
示例性实施例提供一种操作电荷捕获闪存装置的方法，该方法可通过改善电荷的热化速度和/或电子与空穴的复合速度保证编程/擦除状态下更好的稳定性，以减少或防止在编程状态或擦除状态下在电荷捕获层中剩余相反电荷。
根据示例性实施例，提供了一种操作非易失性存储装置以执行编程操作和擦除操作中的至少一种的方法，所述方法包括：将包括直流(DC)脉冲和交流(AC)扰动脉冲的组合脉冲施加到非易失性存储装置以执行编程操作和擦除操作中的至少一种。
根据示例性实施例，提供了一种操作NAND电荷捕获存储装置以执行编程操作的方法，所述方法包括：将包括直流(DC)脉冲和DC扰动脉冲的组合脉冲施加到所述NAND电荷捕获存储装置以执行编程操作。
在组合脉冲中，AC扰动脉冲可跟随在DC脉冲之后。
组合脉冲可包括交替布置多次的DC脉冲和AC扰动脉冲。
组合脉冲可包括DC脉冲和与DC电平重叠的AC扰动脉冲，该DC电平的极性与所述DC脉冲的极性相同并且该DC电平具有更小的幅值，其中，DC脉冲和AC扰动脉冲交替布置多次。
组合脉冲可包括预定时间段的DC脉冲和与所述DC脉冲重叠的AC扰动脉冲。
AC扰动脉冲可具有大于包括DC脉冲的时间段的倒数的频率。
组合脉冲可包括跟随有扰动脉冲的DC脉冲，并且扰动脉冲可具有DC电平，该DC电平的极性与所述DC脉冲的极性相反。
扰动脉冲中的DC电平的幅值可小于DC脉冲的幅值。
电荷捕获存储装置可包括：基底；和基底之上的栅极结构，其中，栅极结构包括隧道绝缘层、电荷捕获层、阻断绝缘层和/或栅电极。
隧道绝缘层可以是氧化物层，电荷捕获层可以是氮化物层，阻断绝缘层可包括高介电材料，栅电极可由金属层形成。
组合脉冲在编程模式下可被施加到栅电极，并且组合脉冲在擦除模式下可被施加到基底。
扰动脉冲可加速电荷的复合或重新分布。
在施加组合脉冲之后可施加检验脉冲，以检验编程状态或擦除状态。
可在编程模式下增大(例如，逐渐增大)组合脉冲的DC脉冲的同时执行组合脉冲的施加和检验脉冲的施加。
DC脉冲是编程操作或擦除操作的基本脉冲。
可将示例性实施例的组合脉冲以及编程和/或擦除的方法应用于各种非易失性存储器，例如，闪存。可将示例性实施例的组合脉冲以及编程和/或擦除的方法应用于浮置栅极存储器和/或电荷捕获存储器。可将示例性实施例的组合脉冲以及编程和/或擦除的方法应用于NAND存储器和/或NOR存储器。
附图说明
通过下面参照附图对示例性实施例进行的详细描述，示例性实施例的特点和优点将会变得更清楚，其中：
图1是使用根据示例性实施例的方法执行编程操作或擦除操作的电荷捕获闪存装置的横截面示图；
图2是显示与根据传统技术的直流(DC)脉冲相比根据示例性实施例的组合脉冲的示图；
图3到图5是显示根据示例性实施例的组合脉冲的示图；
图6是显示当图2的组合脉冲被应用于使用ISPP方法的编程时的编程电压的示例性示图；
图7是显示传统AC电导率的频率相关性的曲线图；
图8A和图8B显示了当电子在深阱中被捕获并且不能移动时在不存在AC扰动的情况下和存在AC扰动的情况下电子和空穴之间的复合的示例性概率；
图9是显示根据示例性实施例的擦除电压的示图；
图10是显示根据传统技术的擦除电压的示图；
图11是显示当使用图9的组合脉冲执行擦除操作时电荷捕获闪存装置的存储单元中漏电流(Id)的变化的示例性曲线图；
图12是显示当施加包括DC脉冲的图10的擦除脉冲电压时电荷捕获闪存装置的存储单元中漏电流(Id)的变化的示例性曲线图；
图13是显示在施加图9所示的组合脉冲的情况下以及施加图10所示的包括DC脉冲的现有擦除脉冲电压的情况下根据时间的流逝漏电流(Id)的变化的示例性曲线图；
图14、图15A和图15B是显示根据示例性实施例的擦除电压的示图；
图16A和图16B是显示根据示例性实施例的编程电压的示图；
图17A和图17B是显示当使用图16A和图16B所示的编程电压以ISPP方法执行编程时的编程电压的示例性示图；和
图18A和图18B显示使用示例性实施例驱动的NAND闪存装置的电路图的示例，其中，图18A显示编程操作状态，图18B显示擦除操作状态。
具体实施方式
现在将对示例性实施例进行详细描述，其示例示出在附图中。然而，示例性实施例不限于下文示出的实施例，而是引入这里的实施例以便于容易和完全地理解示例性实施例的范围和精神。在附图中，为了清晰夸大了层和区域的厚度。
应该理解的是，当元件或层被称作在另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在另一元件或层上、直接连接或结合到另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称作“直接”在另一元件“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。相同的标号始终表示相同的元件。如在这里使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。
应该理解的是，尽管在这里可使用术语第一、第二、第三等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离示例性实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被称作第二元件、组件、区域、层或部分。
为了便于描述，在这里可使用空间相对术语，如“在...之下”、“在...下方”、“下面的”、“在...上方”、“上面的”等，用来描述如在图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因而，示例性术语“在...下方”可包括“在...上方”和“在...下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，并对在这里使用的空间相对描述符做出相应的解释。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制本发明。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为示例性实施例(和中间结构)的示意图的横截面图来描述示例性实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，示例性实施例不应该被解释为局限于在此示出的区域的具体形状，而将包括例如由制造导致的形状偏差。例如，示出为矩形的注入区域将通常在其边缘具有倒圆或弯曲的特征和/或具有注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，在图中示出的区域本质上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图限制本发明的范围。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与相关领域的环境中它们的意思一致的意思，而将不以理想的或者过于正式的含义来解释它们。
在下文中，将参照附图详细地描述根据示例性实施例的操作电荷捕获闪存装置的方法。
图1显示使用根据示例性实施例的方法执行编程操作或擦除操作的电荷捕获闪存装置10的示例。
参照图1，电荷捕获闪存装置10可包括基底11和形成在基底11之上的栅极结构20。
掺杂有预定或期望的导电杂质的第一杂质区域13和第二杂质区域15可形成在基底11之上。第一杂质区域13和第二杂质区域15中的一个可用作漏极D，而另一个可又作源极S。
栅极结构20可包括形成在基底11之上的隧道绝缘层21、形成在隧道绝缘层21之上的电荷捕获层23、和/或形成在电荷捕获层23之上的阻断绝缘层25。栅电极27可形成在阻断绝缘层25之上。在图1中，标号19指示光隔离层(optical spacer)。
隧道绝缘层21是用于电荷隧穿的层，并且可形成在基底11之上。隧道绝缘层21可电接触第一杂质区域13和第二杂质区域15。隧道绝缘层21是可由例如SiO2、各种高k氧化物或氧化物材料的组合形成的隧道氧化物层。
此外，隧道绝缘层21可形成为氮化硅层，例如Si3N4。氮化硅层可形成为不具有高杂质浓度(即，杂质的浓度与氮化硅层的浓度是可比的)，而具有与硅的足够的界面特性。为了形成足够质量的氮化硅层，形成隧道绝缘层21的氮化硅层可使用诸如喷射气相沉积方法的方法来形成。
当使用上述方法形成氮化硅层时，可形成具有不大于氮化硅层的杂质浓度并且具有良好的界面性能的无缺陷的氮化硅层(Si3N4)。
否则，隧道绝缘层21可形成为具有包括氮化硅层和氧化物层层的双层化结构。
如上所述，隧道绝缘层21可形成为氧化物层或氮化物层的单层化结构，或者由具有彼此不同的能隙(energy band gap)的材料形成的多层化结构。
电荷捕获层23是用于通过电荷捕获来存储信息的区域。电荷捕获层23可形成为包括多晶硅、氮化物材料、具有高介电常数的高k材料和纳米点中的一个或多个。
例如，电荷捕获层23可由诸如Si3N4的氮化物材料或诸如SiO2、HfO2、ZrO2、Al2O3、HfSiON、HfON或HfAlO的高k金属氧化物形成。
此外，电荷捕获层23可包括不连续排列作为电荷捕获点的多个纳米点。纳米点可形成为纳米晶体。
阻断绝缘层25用于阻断电荷通过电荷捕获层23并进一步移动，并且阻断绝缘层25可由氧化物层形成。
阻断绝缘层25可由SiO2或具有比隧道绝缘层21的介电常数大的介电常数的高k材料(例如，Si3N4、Al2O3、HfO2、Ta2O5或ZrO2)形成。阻断绝缘层25可形成为具有多层化结构，例如，阻断绝缘层25可形成为具有包括由绝缘材料(诸如SiO2)形成的绝缘层和由具有比隧道绝缘层21的介电常数大的介电常数的材料形成的高介电层的两个层或更多个层。
栅电极27可形成为金属层。例如，栅电极27可由通常可用作半导体存储装置的栅电极的铝(Al)、Ru或TaN金属或硅化物材料(诸如NiSi)形成。
其他SONOS和MONOS特征(例如在国际电子器件会议(IEDM，2002年12月)的技术文摘第927至930页、作者为C.T.Swift等人的“An Embedded90nm SONOS Nonvolatile Memory Utilizing Hot Electron Programming andUniform Tunnel Erase”中描述的特征)可被添加到上述特征或替换上述特征，并且这些出版物的主题通过引用完整地包含于此。
当电子被注入到电荷捕获闪存装置中时，注入的电子被电荷捕获层的捕获点捕获，从而编程操作可被执行，使得阈值电压变为编程状态的电压(例如，3V)，或者空穴被注入到存储装置以便电子通过电子-空穴的复合被去除，从而擦除状态可被执行，使得阈值电压变为擦除状态的电压(例如，0V)。如上所述，闪存装置中的存储单元可具有两种状态，即，编程状态和擦除状态。ON状态是擦除状态，在ON状态下，在读取存储器装置期间通过施加到栅电极27的电压，减小存储单元的阈值电压以使得电流流到连接到位线的栅极。OFF状态可被称作编程状态，在OFF状态下，在读取存储装置期间通过施加到栅电极27的电压，增加存储单元的阈值电压以使得电流不流到连接到位线的栅极。
如上所述，可施加包括直流(DC)脉冲和扰动脉冲的组合脉冲的电压以执行编程操作或擦除操作，从而在编程操作或擦除操作期间可更快地对电荷(电子和/或空穴)热化，并且可减小或防止擦除操作中电子-空穴的不完全的复合。DC脉冲是编程操作或擦除操作的基本脉冲。扰动脉冲可以是AC扰动脉冲或DC扰动脉冲。
当将如图2到图5所示的组合脉冲施加到电荷捕获闪存装置时，可执行编程操作或擦除操作。
在编程操作期间，可将如图2到图5所示的组合脉冲施加到栅电极27，并且基底11可在例如0V保持完整无损。此外，在擦除操作期间，可将如图2到图5所示的组合脉冲施加到基底11，并且栅电极27可在例如0V保持完整无损。
因此，从栅电极27的角度来看，编程电压是正电压，擦除电压是负电压，并且除了DC脉冲部分和扰动脉冲频率之外，电压的基本脉冲结构相同。因此，如图2到图5所示的组合脉冲可共同应用在编程操作和擦除操作中。图2示出与根据传统方法的DC脉冲相比在根据示例性实施例的操作电荷捕获闪存装置中使用的组合脉冲。
如图2所示，施加的用于执行传统编程操作或传统擦除操作的电压仅包括DC脉冲分量。施加DC脉冲的DC脉冲时间段在编程模式下可以为大约10μs，在擦除模式下可以为大约10ms。
另一方面，施加的用于执行根据示例性实施例的编程操作或擦除操作的组合脉冲可包括DC脉冲(编程脉冲或擦除脉冲)分量和扰动脉冲分量。DC脉冲是编程操作或擦除操作的基本脉冲。
扰动脉冲分量可加速电荷的复合或重新分布，并且可具有预定的或期望的值(例如，幅值和/或持续时间)。
在图2的示例性实施例中，扰动脉冲是AC扰动脉冲。AC扰动脉冲可具有大于DC脉冲时间段的倒数的频率。
在图2中，施加的用于执行编程操作或擦除操作的组合脉冲可包括跟随有AC扰动脉冲的预定或期望的时间段的DC脉冲。
所述预定或期望的时间段可对应于仅包括DC脉冲的传统编程或擦除电压中的DC脉冲时间段。也就是说，施加的用于执行传统编程操作或传统擦除操作的电压仅包括DC脉冲分量，然而，施加的用于执行示例性实施例的编程操作或擦除操作的组合脉冲可包括与传统的DC脉冲相应的DC脉冲以及用于加速电荷的热化和/或电子和空穴的复合的扰动脉冲。
在图2的组合脉冲中，DC脉冲时间段在编程模式下可以为大约10μs，在擦除模式下可以为大约10ms。在示例性实施例中，在编程模式下，AC扰动脉冲分量可以是具有大于1/10μs＝0.1MHz的频率的AC脉冲，在擦除模式下，AC扰动脉冲分量可以是具有大于1/10ms＝100Hz的频率的AC脉冲。在图3到图5中，组合脉冲中的扰动脉冲也是AC扰动脉冲，AC扰动脉冲可以满足与图2所示的实施例一样的上述频率范围。
图3到图5显示根据依照示例性实施例的操作电荷捕获闪存装置的方法的组合脉冲。
参照图3，示例性实施例的组合脉冲可包括重复并交替提供多次(N次，N≥2)的DC脉冲和AC扰动脉冲。在图3中，施加的用于执行编程操作或擦除操作的组合脉冲包括三对DC脉冲和AC扰动脉冲。
参照图4，示例性实施例的组合脉冲包括交替提供多次的DC脉冲和与DC电平重叠的AC扰动脉冲，该DC电平的极性与所述DC脉冲的极性相同并且该DC电平小于所述DC脉冲信号。在图4中，组合脉冲包括三对DC脉冲和DC电平+AC扰动脉冲(重叠)。
参照图5，示例性实施例的组合脉冲可包括DC脉冲以及与所述DC脉冲重叠的AC扰动脉冲。在示例性实施例中，电压的DC脉冲时间段可对应于仅包括DC脉冲的传统电压的DC脉冲时间段。
在编程模式下，形成为图2到图5所示的组合脉冲之一的组合脉冲的编程电压可被施加到电荷捕获闪存装置的存储单元，以执行编程操作。此外，检验电压可被施加到存储单元以执行编程检验操作。
当ISPP方法用于编程时，施加编程电压以执行编程操作以及施加检验电压以识别存储单元的阈值电压的处理可被重复，直到存储单元的阈值电压达到编程状态。
在擦除模式下，形成为图2到图5所示的组合脉冲之一的组合脉冲的擦除电压可被施加到电荷捕获闪存装置的存储单元，以执行擦除操作。此外，检验电压可被施加到存储单元以识别存储单元是否被擦除。
如上所述，在施加组合脉冲之前或之后，可施加检验脉冲电压以识别编程状态或擦除状态。通过施加检验电压以执行检验操作是本领域已知的技术。此外，如稍后所述，编程电压和检验电压可具有相同的极性，而擦除电压和检验电压可具有彼此相反的极性。因此，在图2到图5中省略了检验电压，以描述图2到图5所示的组合脉冲可共同应用为编程电压或擦除电压。
在编程操作中，可在逐渐增加图2到图5所示的组合脉冲中的DC脉冲的幅值的同时执行组合脉冲的施加和检验脉冲的施加。也就是说，可通过使用图2到图5所示的组合脉冲以ISPP方法来执行编程。
图6显示当图2的组合脉冲被应用于使用ISPP方法的编程操作中时的编程电压。在图6中，Vpgm表示用于ISPP方法的编程中的编程操作的基本DC脉冲电压的幅值，ΔVpgm表示DC脉冲电压的增加量。如图6所示，可在增加(例如，逐渐增加)DC脉冲电压的幅值的同时执行包括DC脉冲和AC扰动脉冲的组合脉冲的施加以及检验脉冲电压(Vref)的施加。
当如图6所示使用ISPP方法执行编程时，AC扰动脉冲的幅值可以恒定，或者可根据DC脉冲幅值的增加而增加。此外，AC扰动脉冲可以是加速电荷的复合或重新分布的范围之内的适当的幅值，从而检验脉冲的电压幅值可以与AC扰动脉冲相同，小于AC扰动脉冲、或大于AC扰动脉冲。
因为当图3到图5所示的组合脉冲被施加到使用ISPP方法的编程操作时的编程电压与以上关于图2描述的编程电压相似，所以将省略其描述。
如上所述，当使用参照图2到图6所述的组合脉冲执行编程操作或擦除操作时，根据操作电荷捕获闪存装置的方法，可在注入电荷(在编程模式下是电子，在擦除操作之下是空穴)之后通过AC扰动脉冲分量引起的扰动来使电荷活跃地移动，从而可减少执行电荷的热化和/或电子与空穴的复合所需的时间。
可通过如涉及AC电导率的频率相关性的文档(R.D.Gould和S.A.Awan，Thin Solid Film，443，309(2003))中描述AC扰动增加热化和复合速度，该文档的全部内容通过引用包含于此。
图7是显示在上述文档公开的AC电导率的频率相关性的示例性曲线图。
参照图7，当AC频率增加时AC电导率增加，并且在几百Hz到几MHz的范围(即，示例性实施例的编程模式或擦除模式下使用的AC扰动信号的频率范围)内AC电导率非常大。因为AC电导率随着频率增加而增加，所以当频率增加时，电荷的移动距离也增加。
因此，可通过AC扰动脉冲分量传导电荷，并且可通过AC扰动使电荷活跃地移动。
绝缘材料中的AC传导是电荷的平均自由程的增加引起的传导，而非沿电荷的方向的传导(即，DC传导)。
因此，当将AC扰动脉冲施加到电荷捕获闪存装置时，电荷捕获层(例如，氮化物材料形成电荷捕获层)中捕获的电荷活跃地移动。因此，可改善电荷的热化速度。此外，可改善电子和空穴的复合速度，从而可减小产生不完全的复合的概率，并且还可一起减小剩余相反电荷的概率。
此外，在电荷在深阱中被捕获的情况下，可通过AC扰动来容易地移动电荷，从而改善复合速度。
图8A和图8B分别显示了在不存在AC扰动的情况下和存在AC扰动的情况下，当存在深阱中捕获的不能移动的电子时电子和空穴的复合的概率。
如图8A所示，如果不存在AC扰动，则难于将深阱中捕获的不能移动的电子和空穴复合。然而，如图8B所示，如果施加AC扰动，则可通过AC扰动来移动深阱中捕获的电子，从而可增加使电子和空穴复合的概率。在示例性实施例中，电荷通过AC扰动没有任何方向地随机移动，从而即使存在AC扰动，也不可能充分地传送电荷。
在图2到图5中，包括在施加到电荷捕获闪存装置以执行编程操作或擦除操作的组合脉冲中的扰动脉冲是AC扰动脉冲，例如，不包括具有与DC脉冲的极性相反的极性的DC电平的AC扰动脉冲。
如稍后描述的图9、图14、图15A、图15B、图16A和图16B所示，包括在示例性实施例的组合脉冲中的扰动脉冲具有极性与DC脉冲的极性相反的DC电平，以加速电荷的复合或重新分布。也就是说，在编程模式下，如果DC脉冲是正电压，则扰动脉冲的DC电平可以是负电压。在擦除模式下，如果DC脉冲是负电压，则扰动脉冲的DC电平可以是正电压。在下文中，对于扰动脉冲具有极性与DC脉冲的极性相反的DC电平的示例性实施例，将分开描述擦除电压和编程电压。
图9显示根据依照示例性实施例的操作电荷捕获闪存装置的方法的擦除电压。图10显示作为比较示例的根据传统操作方法的擦除电压。
参照图9，示例性实施例的擦除电压是包括擦除脉冲(即，DC脉冲)和扰动脉冲的组合脉冲形式的电压。在示例性实施例中，在组合脉冲中，扰动脉冲可以跟随在擦除脉冲之后，并且扰动脉冲可具有极性与擦除脉冲的极性相反的DC电平。也就是说，擦除电压可包括负电压的擦除脉冲和正电压的扰动脉冲。
在图9中，扰动脉冲是极性与擦除脉冲的极性相反的DC扰动脉冲。
在擦除模式下，可施加包括擦除脉冲(DC脉冲)和扰动脉冲的组合脉冲以执行擦除操作。此外，可施加检验脉冲电压以识别是否适当地执行了擦除。检验脉冲电压的极性可以与擦除脉冲的极性相反。
作为比较示例，参照图10，根据传统技术，施加仅包括DC脉冲的擦除脉冲电压以执行擦除操作，并且在预定时间之后，施加检验脉冲电压以识别是否适当地执行了擦除。
图11显示当通过施加图9的组合脉冲执行擦除操作时在电荷捕获闪存装置的存储单元中漏电流(Id)根据时间的示例性变化。图12显示当提供图10所示的仅包括DC脉冲的擦除脉冲电压时电荷捕获闪存装置的存储单元中漏电流(Id)的示例性变化。
在电荷捕获闪存装置的存储单元中，当施加擦除脉冲时，漏电流根据逝去的时间而增加，并随后饱和到预定值。可通过电荷的重新分布引起根据时间增加漏电流的Id瞬时现象。根据逝去的时间的漏电流的增加意味着在施加擦除电压之后阈值电压减小。
如上所述，由于在执行编程/擦除操作之后电荷捕获层中电荷的运动，在执行编程操作或擦除操作之后，阈值电压(Vth)根据时间而改变。因此，当在擦除操作之后擦除检验或读取擦除状态时发生错误，并且擦除由于产生的检验错误而失败。
当使用图10所示的传统方法执行擦除操作时，如图12所示，饱和时间为至少大约1秒，因此更难获得快速和/或准确的擦除决定。
因此，在执行擦除操作之后，必须有效地减少阈值电压的饱和时间以更快速和/或准确地获得擦除决定，并减少或防止擦除失败。
如图9所示，在擦除脉冲之前或之后施加极性与擦除脉冲的极性相反的DC扰动脉冲的情况下，可加速Id瞬时现象，使得如图11所示，擦除状态可在减少的时间之内饱和，从而可有效地减少阈值电压的饱和时间。图11显示当在施加擦除脉冲电压10ms之后施加极性与擦除脉冲的极性相反的扰动脉冲时漏电流(Id)的改变。
图13显示当施加图9的组合脉冲时以及当施加图10所示的包括DC脉冲的传统擦除脉冲电压时，漏电流(Id)的示例性变化。
如图13所示，当施加根据示例性实施例的图9的组合脉冲时，可减少漏电流的饱和时间(即，阈值电压的饱和时间)。因此，根据在擦除操作中使用图9的组合脉冲的示例性实施例，可通过在执行擦除操作之后施加检验脉冲电压来执行更快速的擦除决定，并且可减少或防止在擦除操作之后的擦除检验操作以及擦除状态的读取操作中产生的错误引起的擦除失败。
在图9中，组合脉冲包括擦除脉冲和极性与擦除脉冲的极性相反的DC扰动脉冲。
如图14所示，在示例性实施例中，用于执行擦除操作的组合脉冲可包括擦除脉冲和极性与擦除脉冲的极性相反的多个DC扰动脉冲。
此外，如图15A和图15B所示，用于执行擦除操作的组合脉冲可具有擦除脉冲和与DC电平重叠的AC扰动脉冲，该DC电平的极性与擦除脉冲的极性相同，可通过修改图9和图14所示的组合脉冲得到图15A和图15B所示的组合脉冲。
在编程模式下，可施加参照图9到图15B描述的极性与DC脉冲的极性相反的DC电平的扰动脉冲。
图16A和图16B显示根据示例性实施例的分别与图9和图14相应的编程电压。
如图16A所示，用于执行编程操作的组合脉冲可包括跟随有极性与编程脉冲的极性相反的DC扰动脉冲的编程脉冲(即，DC脉冲)。
此外，如图16B所示，用于执行编程操作的组合脉冲可包括跟随有极性与编程脉冲的极性相反的多个DC扰动脉冲的编程脉冲(即，DC脉冲)。
作为另一示例，用于执行编程操作的组合脉冲可包括编程脉冲和与具有与编程脉冲的极性相反的极性的DC电平重叠的AC扰动脉冲，以对应于图15A和图15B所示的擦除电压。可使用图16A和图16B所示的编程电压以及图15A和图15B所示的擦除电压特性来推断该组合脉冲，从而附图中不显示该组合脉冲。
图17A和图17B显示当通过使用图16A和图16B所示的编程电压来使用ISPP方法执行编程时的编程电压。图17A和图17B显示可以以ISPP编程方法应用的示例性实施例。在图17A和图17B中，Vpgm表示ISPP编程中的基本编程脉冲电压，ΔVpgm表示ISPP方法中的编程脉冲电压幅值的增加量。
当示例性实施例的操作电荷捕获闪存装置的方法应用于ISPP型编程时，可施加具有预定或期望的幅值的编程脉冲以执行编程操作，并且随后可施加扰动脉冲以加速阈值电压的饱和。此外，可施加检验脉冲电压以识别阈值电压是否达到编程状态。如果阈值电压没有达到编程状态，则可将编程电压的幅值增加预定或期望的电平，并且重复上述处理。将所述处理重复多次，直到阈值电压达到编程状态。
根据示例性实施例的操作电荷捕获闪存装置的方法可应用于如下结构，在该结构中，如图18A和图18B所示，电荷捕获闪存装置布置为NAND型。
图18A和图18B显示使用示例性实施例的操作方法的NAND闪存装置的电路图的示例，其中，图18A显示示例性编程操作状态，图18B显示示例性擦除操作状态。
参照图18A和图18B，NAND电荷捕获闪存装置包括多个单元串(cellstring)。在图18A和图18B中，显示两个单元串30和31作为示例。
单元串30和31中的每一个可包括与相邻的电荷捕获存储单元共享源极和漏极的多个电荷捕获存储单元阵列。例如，单元串中的电荷捕获存储单元中的每一个可具有图1所示的结构。
地选择晶体管(GST)、多个存储单元和/或串选择晶体管(SST)可串联连接到单元串。单元串的一端部可连接到位线，单元串的另一端可连接到共源极线(CSL)。GST可连接到CSL，SST可连接到位线。
字线(WL)可沿与单元串交叉的方向连接到多个电荷捕获存储单元的栅电极。此外，串选择线(SSL)可连接到SST的栅极，地选择线(GSL)可连接到GST的栅极。
编入电荷捕获存储单元中的数据可根据位线的电压而改变。如果位线的电压是电源电压(Vcc)，则可禁止编程。另一方面，如果位线的电压是地电压(0V)，则执行编程。图18A显示地电压(0V)施加到位线BLn-1并且电源电压(Vcc)施加到位线BLn的示例。
在编程模式下，可将编程电压(即，用于执行编程操作的组合脉冲电压)施加到选择的字线，例如，WL29。可将导通电压(pass voltage，Vpass)施加到未选择的字线，例如，WL31、WL30、WL28、...、WL0。编程电压(即，组合脉冲)的DC脉冲电压(Vpgm)从例如16V开始，并增加例如0.5V，导通电压可以是例如9V。
在选择的字线WL29中，包括在施加有地电压的位线BLn-1中的电荷捕获存储单元被编程。在图18A中，电荷捕获存储单元A被编程。参照图18B，在擦除模式下，位线、SSL和GSL均浮置，地电压0V被施加到字线WL0-WL31，并且擦除电压(即，用于执行擦除操作的组合脉冲)被施加到整体，即，基底。图18B显示用于执行擦除操作的组合脉冲的DC脉冲电压是20V的示例。
根据示例性实施例，在编程操作或擦除操作中，除了DC脉冲之外，还可施加扰动脉冲，从而电荷可在电荷捕获层中活跃地移动。因此，可改善电荷的热化速度和/或电荷的复合速度，并且可减小产生不完全的复合的概率，从而可减少在电荷捕获层中剩余的相反电荷。因此，可改善擦除状态和编程状态的稳定性，可减小擦除状态和编程状态下降低阈值电压的偏移的概率，并且可减少或防止HTS操作中阈值电压值的改变。
可将示例性实施例的组合脉冲以及编程和/或擦除的方法应用于各种非易失性存储器，例如，闪存。可将示例性实施例的组合脉冲以及编程和/或擦除的方法应用于浮置栅极存储器和/或电荷捕获存储器。可将示例性实施例的组合脉冲以及编程和/或擦除的方法应用于NAND存储器和/或NOR存储器。
尽管已经具体显示和描述了示例性实施例，但是本领域普通技术人员应该理解，在不脱离由权利要求限定的示例性实施例的精神和范围的情况下，可对其进行形式和细节上的各种改变。

Claims (34)

1、一种操作非易失性存储装置以执行编程操作和擦除操作中的至少一种的方法，所述方法包括：
将包括DC脉冲和AC扰动脉冲的组合脉冲施加到非易失性存储装置以执行编程操作和擦除操作中的至少一种。
2、如权利要求1所述的方法，其中，在组合脉冲中，AC扰动脉冲跟随在DC脉冲之后。
3、如权利要求1所述的方法，其中，组合脉冲包括交替布置多次的DC脉冲和AC扰动脉冲。
4、如权利要求1所述的方法，其中，组合脉冲包括DC脉冲和与DC电平重叠的AC扰动脉冲，该DC电平的极性与所述DC脉冲的极性相同并且该DC电平具有更小的幅值，其中，DC脉冲和AC扰动脉冲交替布置多次。
5、如权利要求1所述的方法，其中，组合脉冲包括一个时间段的DC脉冲和与所述DC脉冲重叠的AC扰动脉冲。
6、如权利要求1所述的方法，其中，AC扰动脉冲具有大于包括DC脉冲的时间段的倒数的频率。
7、如权利要求1所述的方法，其中，组合脉冲包括跟随有AC扰动脉冲的DC脉冲，并且AC扰动脉冲具有DC电平，该DC电平的极性与所述DC脉冲的极性相反。
8、如权利要求7所述的方法，其中，AC扰动脉冲的DC电平的幅值小于DC脉冲的幅值。
9、如权利要求1所述的方法，其中，所述非易失性存储装置是闪存装置。
10、如权利要求1所述的方法，其中，所述非易失性存储装置是浮置栅极存储装置。
11、如权利要求10所述的方法，其中，浮置栅极存储装置是NAND或NOR浮置栅极存储装置。
12、如权利要求1所述的方法，其中，所述非易失性存储装置是电荷捕获存储装置。
13、如权利要求12所述的方法，其中，电荷捕获存储装置是NAND或NOR电荷捕获存储装置。
14、如权利要求13所述的方法，其中，电荷捕获存储装置包括：
基底；和
基底之上的栅极结构，
其中，栅极结构包括隧道绝缘层、电荷捕获层、阻断绝缘层和栅电极。
15、如权利要求14所述的方法，其中，隧道绝缘层是氧化物层，电荷捕获层是氮化物层，阻断绝缘层包括高介电材料，栅电极由金属层形成。
16、如权利要求14所述的方法，其中，组合脉冲在编程模式下被施加到栅电极，并且组合脉冲在擦除模式下被施加到基底。
17、如权利要求1所述的方法，其中，DC脉冲是编程操作或擦除操作的基本脉冲。
18、如权利要求1所述的方法，其中，AC扰动脉冲加速电荷的复合或重新分布。
19、如权利要求1所述的方法，还包括：
在组合脉冲之后施加检验脉冲，以检验编程状态和擦除状态中的至少一种。
20、如权利要求19所述的方法，其中，在编程模式下逐渐增大组合脉冲的DC脉冲的同时执行组合脉冲的施加和检验脉冲的施加。
21、一种操作NAND电荷捕获存储装置以执行编程操作的方法，所述方法包括：
将包括DC脉冲和DC扰动脉冲的组合脉冲施加到所述NAND电荷捕获存储装置以执行编程操作。
22、如权利要求21所述的方法，其中，在组合脉冲中，DC扰动脉冲跟随在DC脉冲之后。
23、如权利要求21所述的方法，其中，组合脉冲包括交替布置多次的DC脉冲和DC扰动脉冲。
24、如权利要求21所述的方法，其中，组合脉冲包括DC脉冲和DC扰动脉冲，所述DC扰动脉冲的极性与所述DC脉冲的极性相同，并具有更小的幅值。
25、如权利要求21所述的方法，其中，组合脉冲包括跟随有DC扰动脉冲的DC脉冲，并且所述DC扰动脉冲具有DC电平，该DC电平的极性与所述DC脉冲的极性相反。
26、如权利要求25所述的方法，其中，DC扰动脉冲的幅值小于DC脉冲的幅值。
27、如权利要求26所述的方法，其中，组合脉冲包括交替布置的多个DC脉冲和多个DC扰动脉冲。
28、如权利要求21所述的方法，其中，所述NAND电荷捕获存储装置包括：
基底；和
基底之上的栅极结构，
其中，栅极结构包括隧道绝缘层、电荷捕获层、阻断绝缘层和栅电极。
29、如权利要求28所述的方法，其中，隧道绝缘层是氧化物层，电荷捕获层是氮化物层，阻断绝缘层包括高介电材料，栅电极由金属层形成。
30、如权利要求28所述的方法，其中，组合脉冲在编程模式下被施加到栅电极。
31、如权利要求21所述的方法，其中，扰动脉冲加速电荷的复合或重新分布。
32、如权利要求21所述的方法，还包括：
在组合脉冲之后施加检验脉冲，以检验编程状态。
33、如权利要求32所述的方法，其中，在编程模式下逐渐增大组合脉冲的DC脉冲的同时执行组合脉冲的施加和检验脉冲的施加。
34、如权利要求21所述的方法，其中，DC脉冲是编程操作的基本脉冲。
CN2008100828030A 2007-02-28 2008-02-28 操作非易失性存储装置的方法 Active CN101256836B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR10-2007-0020622 2007-02-28
KR1020070020622 2007-02-28
KR1020070020622 2007-02-28
KR1020070037166A KR101281683B1 (ko) 2007-02-28 2007-04-16 전하 트랩형 플래시 메모리 소자의 작동 방법
KR1020070037166 2007-04-16
KR10-2007-0037166 2007-04-16

Publications (2)

Publication Number Publication Date
CN101256836A true CN101256836A (zh) 2008-09-03
CN101256836B CN101256836B (zh) 2012-11-07

Family

ID=39891542

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2008100828030A Active CN101256836B (zh) 2007-02-28 2008-02-28 操作非易失性存储装置的方法
CN2008100741982A Active CN101256837B (zh) 2007-02-28 2008-02-28 操作非易失性存储器装置的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2008100741982A Active CN101256837B (zh) 2007-02-28 2008-02-28 操作非易失性存储器装置的方法

Country Status (2)

Country Link
KR (2) KR101281683B1 (zh)
CN (2) CN101256836B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101855169B1 (ko) 2011-10-13 2018-05-09 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 프로그램 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템
KR102282952B1 (ko) * 2014-12-15 2021-07-30 삼성전자주식회사 스토리지 장치의 동작 방법
KR102282962B1 (ko) * 2014-12-22 2021-07-30 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2833585B2 (ja) * 1996-05-17 1998-12-09 日本電気株式会社 半導体不揮発性記憶装置
JP3980874B2 (ja) * 2001-11-30 2007-09-26 スパンション エルエルシー 半導体記憶装置及びその駆動方法
CN1438654A (zh) * 2002-02-10 2003-08-27 旺宏电子股份有限公司 快闪存储器的数据擦除方法
KR20040107967A (ko) * 2003-06-16 2004-12-23 삼성전자주식회사 Ｓｏｎｏｓ메모리 소자 및 그 정보 소거방법
CN100449646C (zh) * 2004-11-19 2009-01-07 旺宏电子股份有限公司 非易失性记忆体的编程方法及装置
KR100794654B1 (ko) * 2005-07-06 2008-01-14 삼성전자주식회사 상 변화 메모리 장치 및 그것의 프로그램 방법

Also Published As

Publication number Publication date
KR20080079972A (ko) 2008-09-02
KR20080079977A (ko) 2008-09-02
CN101256837A (zh) 2008-09-03
KR101243861B1 (ko) 2013-03-20
KR101281683B1 (ko) 2013-07-03
CN101256837B (zh) 2013-03-13
CN101256836B (zh) 2012-11-07

Similar Documents

Publication Publication Date Title
US7929349B2 (en) Method of operating nonvolatile memory device
JP6800964B2 (ja) 積層水平アクティブストリップに配置され、垂直制御ゲートを有するマルチゲートｎｏｒフラッシュ薄膜トランジスタストリング
KR101929087B1 (ko) 제어가능한 게이트-유발 드레인 누설 전류를 갖는 3d 비휘발성 메모리에 대한 소거 동작
CN105226062B (zh) 具有多个用以储存电荷的电荷储存层的带隙工程存储器
EP3186810B1 (en) Charge redistribution during erase in charge trapping memory
US7751254B2 (en) Method of programming non-volatile memory device
US7499336B2 (en) Method of programming a nonvolatile memory cell and related memory array
US7170794B2 (en) Programming method of a non-volatile memory device having a charge storage layer between a gate electrode and a semiconductor substrate
JP5238208B2 (ja) 不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置
CN101388252B (zh) 编程非易失性存储装置的方法
US8018781B2 (en) Method of operating nonvolatile memory device
CN101256836B (zh) 操作非易失性存储装置的方法
CN101308867A (zh) 存储装置及其制造方法和操作方法
US7859904B1 (en) Three cycle memory programming
KR101600213B1 (ko) 분리된 소거 게이트를 구비한 스플리트 게이트 비-휘발성 플로팅 게이트 메모리 셀을 프로그래밍하는 방법
US8274839B2 (en) Method of erasing a flash EEPROM memory
US7345925B2 (en) Soft erasing methods for nonvolatile memory cells
KR101244842B1 (ko) 전하 트랩형 플래시 메모리 소자의 작동 방법
JP2016018805A (ja) 電荷を蓄積する複数の電荷トラップ層を備えたバンドギャップエンジニアドメモリ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant