CN101388252B - 编程非易失性存储装置的方法 - Google Patents

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Abstract

本发明提供了一种编程非易失性存储装置的方法，该方法可以包括：将编程电压施加到存储单元；在施加了编程电压之后，可以将辅助脉冲施加到存储单元以有助于电荷的热化；在施加辅助脉冲之后，可以将恢复电压施加到存储单元；在施加恢复电压之后，可以利用校验电压来校验存储单元的编程状态。

Description

编程非易失性存储装置的方法
技术领域
示例实施例涉及一种编程非易失性存储装置的方法，例如，涉及一种能够更有效地减小编程状态下的阈值电压分布的编程非易失性存储装置的方法。
背景技术
非易失性存储器是即使在停止电源供给时也能够存储数据的存储装置。浮置栅极型闪速存储器通过将电荷存储在由多晶硅形成的浮置栅极中来进行操作，浮置栅极型闪速存储器已经作为较大容量的非易失性存储器的示例进行了商业化。闪速存储器的存储单元分为单层单元(SLC，single level cell)型和多层单元(MLC，multiple level cell)型，在SLC型存储单元中，在单个单元中记录“1”和“0”两种记录状态，在MLC型存储单元中，在单个单元中记录四个或更多的记录状态，例如“11”、“10”、“01”和“00”。
多层单元技术用于制造较大容量的NAND型或NOR型闪速存储器。在MLC的操作中，只有在与各个记录状态对应的单元的阈值电压Vth的分布相对较小时才可以单独地识别每个记录状态。
可以使用重复施加编程电压Vpgm的同时连续增大编程电压Vpgm的增量阶跃脉冲编程(ISPP)方案来减小闪速存储器中的存储单元之间的阈值电压分布。根据ISPP方案，重复施加编程电压脉冲的同时将输入编程电压脉冲的量增大ΔVpgm并通过施加校验电压脉冲来校验存储单元的阈值电压的步骤，使得存储单元的阈值电压达到期望值或可选择地，达到预定值。由于形成闪速存储器的多个存储单元具有初始的阈值电压分布，所以考虑到每个存储单元的阈值电压分布，引入ISPP方案以允许所有的存储单元达到期望的阈值电压，或可选择地，达到预定的阈值电压。
然而，随着利用浮置栅极的闪速存储器中的单元尺寸减小，单元之间的耦合(例如，浮置栅极之间的耦合)增大，从而对阈值电压的分布的控制变得更难。近来，为了减少单元之间的耦合，以解决上述对阈值电压的分布的控制的问题，已经开发了利用包括电荷捕获点的绝缘层而不利用浮置栅极的电荷捕获闪速(CTF)存储器，其中，所述绝缘层为可捕获电荷的电荷捕获层(例如，氮化硅Si3N4)。
在编程CTF存储器的过程中，注入的电子被捕获在电荷捕获层中并位于该层中。注入的电子在深的陷阱中被热化，并在空间上分散在整个氮化物膜上。因此，由于随着电子被热化并在空间上分散，装置的阈值电压发生变化，所以由于局部电子的热化而导致直到阈值电压Vth固定会需要一定的时间。
因此，在CTF存储器中，由于被捕获在电荷捕获层中的电荷在编程之后的移动，而导致阈值电压Vth在编程之后随时间有特点地变化。取决于时间的阈值电压的变化使得在ISPP方案中在编程过程中对阈值电压的分布的控制更困难。
如果阈值电压Vth随时间而变化，则在编程之后在期望的时间过后，或可选择地，在预定的时间过后，在编程状态的校验中会出现误差。由于校验误差，通过ISPP型编程获得的编程状态的阈值电压的分布增大。
例如，如果阈值电压随时间而变化，即使随时间的流逝阈值电压可达到目标值，也会出现存储单元没有达到阈值电压的校验误差作为校验结果。如果确定目标阈值电压还没有达到，则为了编程而施加增大ΔVpgm的编程电压，因此，会出现阈值电压过度增大的过编程。因此，编程状态的阈值电压的分布会增大。
发明内容
示例实施例提供了一种可通过减少过编程的出现来减小编程状态下的阈值电压的分布的编程非易失性存储装置的方法。
示例实施例提供了一种编程非易失性存储装置的方法，与将辅助脉冲施加到栅极的情况下的饱和时间相比，在将辅助脉冲施加到存储单元的下面的体或沟道的情况下的阈值电压的饱和时间相对增大，该方法通过在辅助脉冲之后施加恢复脉冲，可以缩短该相对增大的阈值电压的饱和时间。
根据示例实施例，一种编程非易失性存储装置的方法可包括将编程电压施加到存储单元。在施加编程电压之后，可将辅助脉冲施加到存储单元，以有助于电荷的热化。在施加辅助脉冲之后，可将恢复电压施加到存储单元。在施加恢复电压之后，可利用校验电压来校验存储单元的编程状态。
根据示例实施例，辅助脉冲可施加极性与由编程电压产生的电场的极性相反的电场。
根据示例实施例，可经形成有存储单元的体或沟道来施加辅助脉冲。
根据示例实施例，可通过逐步增大编程电压的电平来重复施加编程电压、施加辅助脉冲、施加恢复电压和/或校验编程状态的步骤，直到存储单元的编程状态通过利用校验电压的校验。
根据示例实施例，存储单元可包括控制栅极和/或电荷存储层，和/或编程电压、恢复电压和校验电压可被施加到存储单元的控制栅极。
根据示例实施例，恢复电压可为极性与校验电压和编程电压中的每个电压的极性相同的正电压，辅助脉冲的极性可与编程电压、恢复电压和校验电压中的每个电压的极性相反。
根据示例实施例，存储单元可为浮置栅极型闪速存储单元和电荷捕获型闪速存储单元中的至少一种。
根据示例实施例，非易失性存储装置具有在体上形成的多个存储单元的NAND结构，并且所述存储单元可以是从按NAND结构布置的存储单元中选择的存储单元。
根据示例实施例，体可为形成在半导体基底上的p-阱，存储单元可按阵列形成在p-阱中以共享源极/漏极。
根据示例实施例，NAND结构包括多个串及位于每个串两侧的接地选择晶体管和串选择晶体管，每个串具有多个存储单元阵列，通过将大于0V的电压施加到共源极和电连接到选择的存储单元所处的串的接地选择晶体管并将地电压施加到选择的存储单元的操作，来执行极性与编程电压、校验电压和恢复电压中的每个电压的极性相反的辅助脉冲的施加。
根据另一示例实施例，一种编程非易失性存储装置的方法可包括在第一编程操作中，将编程电压施加到存储单元，并利用第一校验电压来校验存储单元的编程状态。如果存储单元的编程状态在第一编程操作中通过了利用第一校验电压的校验，则相对于存储单元，可将辅助脉冲施加到存储单元以有助于电荷的热化。在施加了辅助脉冲之后，可将恢复电压施加到存储单元。在施加了恢复电压之后，可利用大于第一校验电压的第二校验电压来校验存储单元的编程状态。
根据示例实施例，可经形成有存储单元的体或沟道来施加辅助脉冲。
根据示例实施例，恢复电压为大于第一校验电压和第二校验电压并具有与第一校验电压、第二校验电压和编程电压中的每个电压的极性相同的极性的正电压，辅助脉冲的极性可与编程电压、恢复电压以及第一校验电压和第二校验电压中的每个电压的极性相反。
根据示例实施例，辅助脉冲可施加与由编程电压产生的电场相反的电场。
根据示例实施例，该方法可包括如果存储单元的编程状态没有通过利用第二校验电压的校验，则在第二编程操作中，将编程电压施加到存储单元，经体或沟道施加辅助脉冲以有助于电荷的热化，施加恢复电压并利用第二校验电压来校验存储单元的编程状态。
根据示例实施例，在第二编程操作中，通过逐步增大编程电压来重复施加编程电压、施加辅助脉冲、施加恢复电压和/或利用第二校验电压校验存储单元的编程状态的步骤，直到存储单元在第二编程操作中通过利用第二校验电压的校验。
根据另一示例实施例，在第一编程操作中，可通过逐步增大编程电压来重复施加编程电压并利用第一校验电压来校验存储单元的编程状态的步骤，直到存储单元的编程状态通过利用第一校验电压的校验。
根据另一示例实施例，在第一编程操作中，可通过逐步增大编程电压来重复施加编程电压并利用第一校验电压来校验存储单元的编程状态的步骤，直到存储单元的编程状态通过利用第一校验电压的校验。
根据示例实施例，存储单元可包括控制栅极和/或电荷存储层，和/或编程电压、恢复电压和/或第一校验电压和第二校验电压可被施加到存储单元的控制栅极。
根据示例实施例，存储单元可为浮置栅极型闪速存储单元和电荷捕获型闪速存储单元中的至少一种。
根据示例实施例，非易失性存储装置具有在体上形成的多个存储单元的NAND结构，并且所述存储单元是从按NAND结构布置的存储单元中选择的存储单元。
根据示例实施例，体是形成在半导体基底上的p-阱，存储单元按阵列形成在p-阱中以共享源极/漏极。
根据示例实施例，NAND结构包括多个串及位于每个串两侧的接地选择晶体管和串选择晶体管，每个串具有多个存储单元阵列，通过将大于0V的电压施加到共源极和电连接到选择的存储单元所处的串的接地选择晶体管并将地电压施加到选择的存储单元的操作，来执行极性与编程电压、校验电压和恢复电压中的每个电压的极性相反的辅助脉冲的施加。
根据示例实施例，由于通过促进电荷的热化，阈值电压可在较短的时间内达到饱和状态，所以可减少由于确定误差而导致的过编程。
根据示例实施例，如果将辅助脉冲施加到基底并施加恢复脉冲，则与将辅助脉冲施加到存储单元的栅极的时间相比相对地增大的阈值电压的饱和时间可减少。
根据示例实施例，由于与各个编程状态对应的单元的阈值电压的分布减小，所以在每个多层单元操作中的编程状态可被单独地识别。
附图说明
通过下面结合附图对示例实施例进行的详细描述，上述和/或其它方面和优点将会变得更加清楚并更易于理解，其中：
图1示出了采用根据示例实施例的用于执行编程操作的编程方法的闪速存储单元的示例；
图2是作为采用根据示例实施例的编程方法的非易失性存储装置的示例的NAND型闪速存储装置的电路图；
图3是示出了根据示例实施例的编程非易失性存储装置的方法的流程图；
图4是示出了根据图3中的编程方法改进的增量阶跃脉冲编程(ISPP)方案的示例波形图；
图5A是示出了示例实施例的示例波形图，在该示例实施例中，当通过选择的字线WL(例如，选择的存储单元的控制栅极)施加编程电压、恢复电压和校验电压时，经体(bulk)施加辅助脉冲(supplementary pulse)；
图5B是示出了示例实施例的波形图，在该示例实施例中，当通过选择的字线WL(例如，选择的存储单元的控制栅极)施加编程电压、恢复电压和校验电压时，经沟道施加辅助脉冲；
图6是示出了根据另一示例实施例的编程非易失性存储装置的方法的流程图；
图7是示出了根据图6的编程方法改进的ISPP方案的示例波形图；
图8A是示出了示例实施例的示例波形图，在该示例实施例中，通过选择的字线WL(例如，选择的存储单元的控制栅极)施加编程电压、恢复电压以及第一校验电压Vref和第二校验电压Vref，经体施加辅助脉冲；
图8B是示出了示例实施例的示例波形图，在该示例实施例中，通过选择的字线WL(例如，选择的存储单元的控制栅极)施加编程电压、恢复电压以及第一校验电压Vref和第二校验电压Vref，经沟道施加辅助脉冲；
图9A和图9B示出了将编程脉冲施加到选择的字线的操作；
图10A和图10B示出了将辅助脉冲施加到沟道的操作；
图10C和图10D示出了将辅助脉冲施加到体或p-阱的操作；
图11A和图11B示出了将恢复脉冲(recovery pulse)施加到选择的字线的操作；
图12A和图12B示出了将校验脉冲施加到选择的字线的操作；
图13是在普通ISPP方案的编程过程中施加到选择的字线的ISPP电压脉冲的示例波形图以及示出了在利用ISPP电压脉冲的电荷捕获闪速(CTF)存储单元的编程过程中阈值电压的变化的示例曲线图；
图14A和图14B是示出了如果应用传统的编程方法，编程方案和存储单元的阈值电压的分布的示例曲线图；
图15是示出了如果没有辅助脉冲(例如，不存在DC调制)，则在施加编程电压之后存储单元的阈值电压的变化的示例性曲线图；
图16是示出了在栅极脉冲调制过程中根据DC辅助脉冲施加时间的存储单元的阈值电压的变化的示例曲线图，在栅极脉冲调制中，在施加了编程电压之后，将极性与编程脉冲的极性相反的辅助脉冲(例如，DC调制)经控制栅极施加到存储单元；
图17是示出了如果不向体施加正的脉冲和如果向体施加正的脉冲，则根据时间的流逝阈值电压的变化的比较的示例曲线图；
图18是示出了与图17的结果相比，如在根据示例实施例的编程方法中如果在向体施加正的脉冲之后施加恢复电压，则根据时间流逝的阈值电压的变化的示例曲线图。
具体实施方式
现在在下文中，将参照附图更充分地描述示例实施例。然而，实施例可以以多种不同的形式来实施，不应该被理解为局限于在此提出的示例实施例。相反，提供这些示例实施例使本公开将是彻底和完全的，并将本发明的范围充分地传达给本领域的技术人员。在附图中，为了清晰起见，可夸大层和区域的厚度。
应该理解，当组件被称作“在”另一组件“上”、“连接到”另一组件或“结合到”另一组件时，该组件可以直接在另一组件上、直接连接到另一组件或直接结合到另一组件，或者可以存在中间组件。相反，当组件被称作“直接在”另一组件上，“直接连接到”另一组件或“直接结合到”另一组件时，不存在中间组件。如这里所使用的，术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。
应该理解的是，尽管在这里可使用术语第一、第二、第三等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分并不应受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层和/或部分与另一个元件、组件、区域、层和/或部分区分开来。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
在这里可使用空间相对术语，如“在...下方”、“在...下面”、“下面的”、“在...上面”、“上面的”等，用来轻松地描述如图中所示的一个组件或特征与其它组件或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。
这里使用的术语仅为了描述特定示例实施例的目的，而不意图限制本发明。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件和/或组件。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与示例实施例所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语例如在通用的字典中定义的术语应该被解释为具有与相关领域的上下文中它们的意思一致的意思，而不是理想地或者过于正式地解释它们的意思。
现在将说明在附图中示出的示例实施例，其中，相同的标号始终表示相同的组件。
根据示例实施例的编程方法可应用于能够利用电荷存储来记录数据的非易失性存储装置，例如闪速存储装置。闪速存储装置可具有多个存储单元，每个存储单元具有电荷存储层和/或控制栅极。电荷存储层可为浮置栅极或电荷捕获层。例如，存储单元可为浮置栅极型闪速存储单元或电荷捕获型闪速存储单元。
图1示出了采用根据示例实施例的执行编程操作的编程方法的闪速存储单元10的示例。图1的闪速存储单元10可为将在后面参照图2描述的NAND型闪速存储装置的存储单元。
参照图1，闪速存储单元10可包括体11和/或形成在体11上的栅极结构20。第一杂质区13和第二杂质区15掺杂有期望的导电杂质，或可选择地，掺杂有预定的导电杂质，第一杂质区13和第二杂质区15可形成在体11中。第一杂质区13和第二杂质区15中的一个可用作漏极D，另一个可用作源极S。
当以块为单位擦除具有闪速存储单元10的闪速存储装置时，体11可为如图9B至图12B所示的p-阱。另外，体11可为用于形成闪速存储装置的半导体基底。
栅极结构20可包括形成在体11上的隧穿绝缘层21、形成在隧穿绝缘层21上的电荷存储层23和/或形成在电荷存储层23上的阻挡绝缘层25。控制栅极27可形成在阻挡绝缘层25上。在图1中，栅极结构20可包括形成在隧穿绝缘层21、电荷存储层23和/或阻挡绝缘层25的侧壁上的分隔件19。
隧穿绝缘层21可为用于电荷隧穿的层。第一杂质区13和第二杂质区15可形成在体11上以电连接到隧穿绝缘层21。隧穿绝缘层21可为由例如SiO2、各种高k氧化物或它们的组合形成的隧穿氧化物层。
可选择地，隧穿绝缘层21可由氮化硅层(例如，Si3N4)形成。对于氮化硅层，其杂质浓度不能相对高，例如，氮化硅膜的杂质浓度可与氧化硅层的杂质浓度近似，和/或与硅的界面性能可为优良的。作为另一选择，隧穿绝缘层21可具有氮化硅层和氧化物层的双层结构。隧穿绝缘层21可为氧化物、氮化物的单层结构或具有不同能带隙的材料的多层结构。
电荷存储层23可为通过电荷存储来存储信息的区域。电荷存储层23可由电荷捕获层或浮置栅极形成。例如，为了用作电荷捕获层，电荷存储层23可包含氮化物、具有较高介电常数的高k介电材料和纳米点中的任何一种。例如，电荷存储层23可由氮化物(例如，Si3N4)或高k氧化物(例如，HfO2、ZrO2、Al2O3、HfSiON、HfON或HfAlO)形成。电荷存储层23可包括作为电荷捕获点的不连续布置的多个纳米点。纳米点可以以纳米晶的形式形成。如果电荷存储层23被形成用作电荷捕获层，则闪速存储单元10可变为电荷捕获闪速(CTF)存储单元。
电荷存储层23可包括例如多晶硅。如果电荷存储层23包括多晶硅，则电荷存储层23可用作浮置栅极并且闪速存储单元10可变为浮置栅极型闪速存储单元。
阻挡绝缘层25可减少在穿过形成电荷存储层23的区域之后向上移动的电荷的出现。阻挡绝缘层25可由氧化物层形成。阻挡绝缘层25可由SiO2或介电常数高于隧穿绝缘层21的介电常数的高k材料(例如，Si3N4、Al2O3、HfO2、Ta2O5或ZrO2)形成。阻挡绝缘层25可由多层结构形成。例如，阻挡绝缘层25可具有两层或更多层的结构，所述两层或更多层的结构包括由典型的绝缘材料(例如，SiO2)形成的绝缘层和由介电常数高于隧穿绝缘层21的介电常数的材料形成的高介电层。
控制栅极27可由金属层(例如，TaN、Al、Ru)或硅化物材料(例如，NiSi)形成。如果电子被注入到闪速存储单元10中，则注入的电子可被存储到电荷存储层23中，因此，闪速存储单元10可具有编程状态下的阈值电压。
闪速存储单元10可具有两个状态，例如，编程状态和擦除状态。擦除状态可为ON状态，在该状态下，在通过降低闪速存储单元10的阈值电压来进行读取的过程中，通过将电压供应到控制栅极27，电流可流入连接到位线(未示出)的漏极D。编程状态可为OFF状态，在该状态下，在通过增大闪速存储单元10的阈值电压来进行读取的过程中，通过将电压供应到控制栅极27，电流不会流入连接到位线的漏极D。
根据示例实施例的编程方法可应用于编程包括上述闪速存储单元10的闪速存储装置。
在图1中，闪速存储单元10为顶部栅极型闪速存储单元，所述顶部栅极型闪速存储单元包括位于闪速存储单元10的上侧的控制栅极27。然而，采用根据示例实施例的编程方法的非易失性存储装置的存储单元不限于此，并且该存储单元可为底部栅极型闪速存储单元，在所述底部栅极型闪速存储单元中，控制栅极27位于电荷存储层23下方。
可使用根据示例实施例的编程方法来编程采用浮置栅极型闪速存储单元或电荷捕获型闪速存储单元的闪速存储装置。如果经下面的体或存储单元的沟道来施加辅助脉冲，则可应用根据示例实施例的编程方法。
图2是作为采用示例实施例的编程方法的非易失性存储装置的示例的NAND型闪速存储装置的电路图。参照图2，NAND型闪速存储装置可由多个单元串形成。在图2中，为了便于描述，示出了两个单元串30和31作为示例，然而，示例实施例可包括两个以上的单元串或两个以下的单元串。
单元串30和31中的每个可包括与相邻存储单元共享源极和漏极的多个存储单元阵列。单元串30和31的每个存储单元可为电荷捕获型闪速存储单元或浮置栅极型闪速存储单元。
对于单元串30和31中的每个，接地选择晶体管(GST)、多个存储单元和/或串选择晶体管(SST)可串联连接。单元串30和31中的每个的一端可连接到位线(BL)和/或另一端可连接到共源线(CSL)。GST可连接到共源线(CSL)，SST可连接到位线BL。
在与单元串30和31的方向交叉的方向上，字线(WL)可连接到存储单元的控制栅极27，串选择线(SSL)可连接到SST的栅极，和/或接地选择线(GSL)可连接到GST的栅极。在图2中，单元串30和31的每个包括32个存储单元，并且每个存储单元连接到字线WL0-WL31。
编入每个存储单元中的数据可根据位线BL的电压而变化。如果位线BL的电压为电源电压Vcc，则编程可被阻止。另一方面，如果位线BL的电压为地电压0V，则编程可被允许。在图2中，地电压0V可被供应到位线BLn-1和/或电源电压Vcc可被供应到位线BLn。
在编程过程中，可将编程电压Vpgm供应到选择的字线，例如，字线WL29。通过电压Vpass可被供应到未选择的字线，例如，字线WL31、WL30和WL28-WL0。例如，具有16V的基础电压并且逐步增大0.5V的电压可被设置成编程电压Vpgm，8-10V的电压可被设置为通过电压Vpass。电源电压Vcc可被供应到SSL和/或地电压0V可被施加到GSL。
在选择的字线WL29中，可以对与提供有地电压的位线BLn-1对应的存储单元编程。例如，在图2中，对存储单元A编程。
图3是示出根据示例实施例的对非易失性存储装置编程的方法的流程图。与在将辅助脉冲施加到控制栅极(例如，在栅极脉冲调制中)的阈值电压的饱和时间相比，如果有助于在编程期间的电荷热化(thermalization)的辅助脉冲被施加到体或沟道(例如，在体(基底)或沟道脉冲调制中)，则阈值电压的饱和时间可以被相对延长，这是因为在辅助脉冲被施加到体或沟道之后会需要放电时间。因此，在施加辅助脉冲之后，例如，经存储单元的控制栅极，示例实施例可以施加恢复电压。当然，由于在脉冲被施加到沟道之后的放电时间短于在脉冲被施加到体之后的放电时间，所以在脉冲被施加到沟道之后施加的恢复脉冲的电压可以小于在脉冲被施加到体之后施加的恢复脉冲的电压。当应用本实施例的编程方法的非易失性存储装置是闪速存储装置时，由于以块为单位来执行擦除操作，所以体可以为图9B至图12B的p-阱或形成有闪速存储装置的半导体基底。
在根据示例实施例的编程方法中，为了通过减少过编程的发生来减小编程状态下阈值电压的分布，可以将有助于在利用增量阶跃脉冲编程(ISPP)方案的编程期间电荷热化的辅助脉冲施加到存储单元的下面的体或沟道，和/或可以在施加辅助脉冲之后施加恢复脉冲。因此，因为随着电荷在较短的时间内被热化，阈值电压更快地热化，所以可以减少由确定误差(即，阈值电压低于参考值)导致的再次执行编程所引起的过编程。因此，与使用传统的增量阶跃脉冲编程(ISPP)方案来执行编程的情况相比，可以更大地减小编程状态的阈值电压分布。
图4是示出根据图3的编程方法的改进的ISPP方案的示例波形图。
参照图3和图4，在根据示例实施例的编程方法中，可以将编程电压施加到存储单元，并可以经形成有存储单元的体或沟道来施加有助于电荷热化的辅助脉冲。可以施加恢复电压，并可以利用校验电压Vref来校验存储单元的编程状态。恢复电压可以为与校验电压Vref相同和/或大于校验电压Vref的正电压。即，恢复电压可以为与校验电压Vref和编程电压的极性相同的正电压。
如果采用ISPP方案，则可以通过逐步地增加编程电压的量来重复施加编程电压、施加辅助脉冲、施加恢复电压和/或应用包括校验电压Vref的校验操作，直到存储单元通过利用校验电压Vref的校验。
参照图2至图4，现在将详细描述根据示例实施例的在应用ISPP方案的条件下的编程方法。如果编程模式开始，则可以通过数据输入来选择期望的，或可选择地，预定的字线WL，例如，字线WL29。如果选择的字线WL29和位线BLn-1被设置为地电压(例如，0V)，则可以选择连接到选择的字线WL29和位线BLn-1的存储单元。利用根据示例实施例的编程方法可以对选择的存储单元(在这种情况下，存储单元A)编程。如上所述，图2示出了位于字线WL29上的存储单元A被选择的示例。
可以通过按ΔVpgm逐步地增加编程电压Vpgm来重复将编程电压Vpgm施加到选择的存储单元(S10)、将辅助脉冲施加到体或沟道(S30)、施加恢复电压(S40)、利用校验电压Vref执行校验(S50)和/或利用校验电压Vref确定存储单元是否通过校验(S70)的操作，直到存储单元通过利用校验电压Vref的校验。
例如，可以将第n ISPP Vpgm施加到字线WL。在n＝1的条件下，ISPPVpgm可以为在ISPP方案期间施加的基础电压。如果从16V逐步地(例如，按0.5V)增加编程电压，则在n＝1的条件下，ISPP Vpgm为16V。因为ISPPVpgm、恢复电压和/或校验电压Vref被施加到字线WL，所以可以经控制栅极将编程电压、恢复电压和校验电压Vref充分地施加到选择的存储单元。
可以确定选择的存储单元是否被编程为具有期望的，或可选择地，预定的阈值电压(例如，与校验电压Vref对应的阈值电压)(S70)。如果选择的存储单元通过了利用校验电压Vref的校验，则编程终止(S80)。如果选择的存储单元没有通过利用校验电压Vref的校验，则处理会返回步骤(S10)。
在辅助脉冲施加操作(S30)中，辅助脉冲可以施加与编程电压的电场相对的电场。例如，辅助脉冲可以为极性与编程电压的极性相对的DC辅助脉冲，如图4中所示。由于编程电压可以为极性与恢复电压或校验电压的极性相同的正电压，所以辅助脉冲可以为极性与编程电压、恢复电压或校验电压的极性相对的电压。根据示例实施例，因为DC辅助脉冲被施加到体或沟道，所以DC辅助脉冲可以被施加为关于体或沟道的正电压。辅助脉冲的电压可以小于编程电压的电压。
图5A是示出在通过选择的字线WL(例如，选择的存储单元的控制栅极)施加编程电压、恢复电压和校验电压的条件下经体施加辅助脉冲的示例实施例的示例波形图。如图5中所示，可以经形成有多个存储单元的非易失性存储装置的体来施加辅助脉冲。
如果辅助脉冲被施加到体，则注入电荷存储层中的电荷可以以更快的速度更均匀地分布在电荷存储层中。因此，与没有施加辅助脉冲的情况相比，可以极大地减少在直到电荷注入电荷存储层中之后存储单元的阈值电压热化所需的时间。
因为在辅助脉冲之后经存储单元的控制栅极施加恢复脉冲Vr1，所以可以减少将辅助脉冲施加到体所需的放电时间，从而可以极大地缩短阈值电压饱和时间。图5B示出当经选择的字线(即，选择的存储单元的控制栅极)来施加编程电压、恢复电压和校验电压时，经沟道施加辅助脉冲的实施例。参照图5B，可以经形成有多个存储单元的非易失性存储装置的沟道来施加辅助脉冲。当辅助脉冲被施加到沟道时，注入电荷存储层中的电荷迅速并均匀地分布在电荷存储层中。因此，与没有施加辅助脉冲的情况相比，在电荷被注入电荷存储层中之后存储单元的阈值电压将保持恒定的时间可以被极大地减少。
此外，由于在施加了辅助脉冲之后经存储单元的控制栅极来施加恢复脉冲Vr2，所以将辅助脉冲施加到沟道所需的放电时间会被缩短，从而可以极大地减少阈值电压饱和时间。由于在脉冲被施加到沟道之后的放电时间短于脉冲被施加到体之后的放电时间，所以在脉冲被施加到沟道之后施加的恢复脉冲Vr2具有的电压可以小于在脉冲被施加到体之后施加的恢复脉冲Vr1的电压。
图6是示出根据另一示例实施例的对非易失性存储装置编程的方法的流程图。图7是示出根据图6的编程方法的改进的ISPP方案的示例波形图。在根据另一示例实施例的编程方法中，与上述示例实施例相比，因为在两个步骤中施加校验电压，所以仅在存储单元达到期望的，或可选择地，预定的阈值电压的情况下，可以施加辅助脉冲和恢复电压。因此，由于辅助脉冲和恢复电压的施加所导致的编程时间可以被减少。
参照图6和图7，根据另一示例实施例的编程方法可以包括：将编程电压施加到存储单元并利用第一校验电压Vref来校验存储单元的编程状态(S100，第一编程操作)；经体或沟道将有助于电荷热化的辅助脉冲施加到通过了利用第一校验电压Vref的校验的存储单元(S200)；在施加辅助脉冲之后施加恢复电压(S250)；和/或在施加恢复电压之后利用大于第一校验电压Vref的第二校验电压Vref来校验存储单元的编程状态(S300)。
根据另一示例实施例的编程方法可以包括在编程确定操作(S400)中确定存储单元没有通过利用第二校验电压Vref的校验的条件下执行的第二编程操作(S500)。第二编程操作(S500)可以包括：将编程电压施加到存储单元；经体或沟道来施加有助于电荷热化的辅助脉冲；施加恢复电压；和/或利用第二校验电压Vref来校验存储单元的编程状态。
如果采用了ISPP方案，则在第一编程操作(S100)中，可以通过逐步增加编程电压来重复编程电压的施加和利用第一校验电压Vref的校验操作，直到存储单元通过利用第一校验电压Vref的校验。类似地，在第二编程操作(S500)中，可以通过逐步增加编程电压来重复编程电压的施加、辅助脉冲的施加、恢复电压的施加和/或包括第二校验电压Vref的校验操作的应用，直到存储单元通过利用第二校验电压Vref的校验。
现在将参照图2、图6和图7来详细描述根据另一示例实施例的采用ISPP方案的编程方法。如果编程模式开始，则可以通过数据输入来选择期望的，或可选择地，预定的字线WL，例如，字线WL29。如果选择的字线WL29和位线BLn-1被设置为地电压，例如，0V，则可以选择连接到选择的字线WL29和位线BLn-1的存储单元。可以关于选择的存储单元来执行根据另一示例实施例的编程方法。如上所述，图2示出位于字线WL29上的存储单元A被选择的示例。
可以关于选择的存储单元来执行根据第一编程操作(S100)的编程。在第一编程操作(S100)中，可以通过按ΔVpgm逐步地增加编程电压Vpgm来重复将编程电压Vpgm施加到选择的存储单元(S110)、利用第一校验电压Vref来校验存储单元的编程状态(S130)和/或确定存储单元是否已经通过了利用第一校验电压Vref的校验(S150)的操作，直到存储单元已经通过了利用第一校验电压Vref的校验。
例如，可以将第n ISPP Vpgm施加到字线WL。在n＝1的条件下，ISPPVpgm是在ISPP方案期间施加的基础编程电压。如果从16V逐步地(例如，按0.5V)增加编程电压，则在n＝1的条件下，ISPP Vpgm为16V。因为ISPPVpgm和第一校验电压Vref被施加到字线WL，所以可以经控制栅极将编程电压和校验电压Vref充分地施加到选择的存储单元。
如果选择的存储单元的编程状态被确定为没有通过利用第一校验电压Vref的校验，则编程电压可以增加一个步长，并且处理返回步骤(S110)。如果选择的存储单元的编程状态被确定为通过了利用第一校验电压Vref的校验(S150)，则有助于电荷热化的辅助脉冲可以被施加到体或沟道(S200)。可以利用大于第一校验电压Vref的第二校验电压Vref来校验选择的存储单元的编程状态(S300)。确定选择的存储单元是否被编程为具有期望的，或可选择地，预定的阈值电压(例如，与第二校验电压Vref对应的阈值电压)(S400)。
如果在编程确定操作(S400)中，选择的存储单元的编程状态被确定为通过了利用第二校验电压Vref的校验，则编程终止(S600)。如果在编程确定操作(S400)中确定选择的存储单元的编程状态为没有通过利用第二校验电压Vref的校验，则可以执行第二编程操作(S500)。
第二编程操作(S500)可以包括：将第n ISPP Vpgm施加到字线WL(S510)；经体或沟道来施加辅助脉冲(S530)；经字线WL来施加恢复电压(S540)；利用通过字线WL的第二校验电压Vref来校验存储单元的编程状态(S550)；和/或确定存储单元是否通过利用第二校验电压Vref的校验(S570)。可以通过按ΔVpgm逐步增加编程电压Vpgm来重复第二编程操作(S500)，直到存储单元通过利用第二校验电压Vref的校验。如果选择的存储单元的编程状态在第二编程操作(S500)中被确定为通过了利用第二校验电压Vref的校验，则编程终止(S600)。如果选择的存储单元的编程状态在第二编程操作(S500)中被确定为没有通过利用第二校验电压Vref的校验，则编程电压Vpgn可以增加一个步长，并且处理会返回步骤(S510)。
在第二编程操作(S500)中首先施加到字线WL的ISPP Vpgm可以是比在第一编程操作(S100)中最后施加的ISPP Vpgm增大了ΔVpgm的电压。因为在第二编程操作(S500)中，ISPP Vpgm、恢复电压和第二校验电压Vref被施加到字线WL，则可以经控制栅极将编程电压、恢复电压和/或第二校验电压Vref充分地施加到选择的存储单元。
在上述辅助脉冲施加操作(S200和S530)中，辅助脉冲可以施加与编程电压Vpgm的电场相对的电场。例如，如图7中所示，辅助脉冲可以为极性与编程电压Vpgm的极性相对的DC辅助脉冲。根据示例实施例，因为DC辅助脉冲被施加到体或沟道，所以可以将DC辅助脉冲作为正电压施加到体或沟道。辅助脉冲的幅值可以小于编程电压Vpgm的幅值。
图8A是示出在通过选择的字线WL(例如，选择的存储单元的控制栅极)来施加编程电压、恢复电压、第一校验电压Vref和第二校验电压Vref的同时经体施加辅助脉冲的示例实施例的示例波形图。如图8A中所示，可以通过形成有存储单元的非易失性存储装置的体来施加辅助脉冲。
图8B示出经选择的字线WL(即，选择的存储单元的控制栅极)来施加编程电压、恢复电压、第一校验电压Vref和第二校验电压Vref并经沟道施加辅助脉冲的实施例。
可以经形成有多个存储单元的非易失性存储装置的沟道来施加辅助脉冲，如图8B中所示。如图5A和5B中，在图8A和图8B中，由于在脉冲被施加到沟道之后的放电时间短于在脉冲被施加到体之后的放电时间，所以在脉冲被施加到沟道之后施加的恢复脉冲Vr2的电压可以小于在脉冲被施加到体之后施加的恢复脉冲Vr1的电压。
在图8A和图8B中，辅助脉冲是极性与编程电压的极性相对的DC脉冲。然而，这是示例性的，并且辅助脉冲不限于此。例如，辅助脉冲可以为AC脉冲。
如果对于施加ISPP Vpgm的每个步骤均施加辅助脉冲，则编程时间会增加辅助脉冲施加时间乘以施加次数那么长。在根据另一示例实施例的编程方法中，可以仅在存储单元通过了利用第一校验电压Vref的条件下施加辅助脉冲和恢复脉冲，以减少编程时间的增加。可以考虑校验期间的阈值电压和在热化之后的阈值电压之间的差来设置第一校验电压Vref。
根据示例实施例的结果，对于相同的测量时间，示例存储单元的阈值电压的分布范围可以为大约～0.1V。根据经过5μs至350μs的时间，每个存储单元的阈值电压可以变化0.528±0.01V那么多。在校验期间和在热化之后存储单元的阈值电压的改变可以为大约0.528V，和/或存储单元的阈值电压的改变量的差不会大于0.03V。
因为在校验期间存储单元的阈值电压和在热化之后存储单元的阈值电压之间的差可以为在0.03V的误差范围内的恒定值，例如，大约0.528V，所以可以相应地设置第一校验电压Vref。
例如，第一校验电压Vref可以被设置为比第二校验电压Vref小在校验期间的阈值电压和在热化之后的阈值电压之间的差。例如，可以设置第一校验电压Vref吏得Vref＝Vref-xV，其中，V表示1V。因为在校验期间的阈值电压和在热化之后的阈值电压值之间的差小于1V，所以0<x<1。根据编程电压或记录页，“x”可以在上面的范围内变化。因为可以以字线为单位执行编程，所以所述页对应于字线。
应用了根据本实施例的编程方法的非易失性存储装置具有形成在体上的存储单元的NAND结构(请参照图2)。在本实施例的编程方法中被编程的存储单元可以从以NAND结构排列的存储单元中选择。所述体可以为形成在半导体基底中的p-阱，并且存储单元可以在所述p-阱中形成为阵列以共享源极/漏极。
此外，如图2中所示，NAND结构包括：多个串，每个串包括多个存储单元；接地选择晶体管和串选择晶体管，位于每个串的两侧。通过将大于0V的电压施加到共源极和电连接到选择的存储单元所处的串的接地选择晶体管，并将地电压施加到选择的存储单元的操作，可以施加极性与编程电压、校验电压和恢复电压中的每个电压的极性均相对的辅助脉冲。
图9A和图9B、图10A和图10B、图10C和图10D、图11A和图11B、图12A和图12B示出应用了本实施例的编程方法的NAND型闪速存储装置的串以及沿位线方向的串的剖视图。图9A和图9B示出将编程脉冲施加到选择的字线的操作。图10A和图10B示出将辅助脉冲施加到沟道的操作。图10C和图10D示出将辅助脉冲施加到体或p-阱的操作。图11A和图11B示出将恢复脉冲施加到选择的字线的操作。图12A和图12B示出将校验脉冲施加到选择的字线的操作。为了便于说明，图9B至图12B示出在串中仅设置了五个存储单元的示例。在图9B至图12B中，通过利用相同的标号来表示功能与参照图1描述的闪速存储单元的元件的功能相同的元件，在这里将省略对它们的描述。
在NAND型闪速存储装置中，块包括多个单元串，如图2中所示。当以块为单位来执行擦除操作时，块可以包括p-阱30，如图9B至图12B中所示。参照图9B至图12B，例如，多个存储单元10在半导体基底中形成的p-阱30中形成为阵列。在串中串联布置的相邻的单元之间共享源/漏区13和15。源/漏区13和15形成在p-阱30中。当形成块的多个存储单元串形成在p-阱30中时，在采用参照图5A和图8A描述的本实施例的编程方法时施加有辅助脉冲的体与p-阱30对应。此外，施加有辅助脉冲的体可以为形成有闪速存储装置的基底。
在图9B至图12B中，SG表示将被编程的存储单元A所处的串的接地选择晶体管(GST)的选择的栅极和串选择晶体管SST的选择的栅极。此外，在图9B至图12B中，选择的控制栅极(SCG)表示将被编程的选择的存储单元的选择的控制栅极，未选择的控制栅极(UCG)表示未被选为将被选择的对象的存储单元的未选择的控制栅极。
参照图9A和图9B，在将编程脉冲施加到选择的字线的NAND型闪速存储装置的串的操作中，经选择的字线(例如，字线WL29)将编程电压Vpgm提供到选择的存储单元A的选择的控制栅极(SCG)27。选择的存储单元A是连接到选择的字线并位于施加有0V的位线电压的串上使得在施加编程脉冲期间能够进行编程的存储单元。
经未选择的字线WL31、WL30和WL28-WL0将通过电压Vpass提供到未选择的存储单元的控制栅极UCG。经接地选择线(GSL)将0V的地电压提供到接地选择晶体管(GST)的选择的栅极(SG)。经串选择线(SSL)将电源电压Vcc提供到串选择晶体管(SST)的选择的栅极(SG)。经电连接到将被编程的存储单元所处的串的位线将0V的地电压提供到漏极。经共源线(CSL)将电源电压Vcc提供到共源极37，以防止漏致泄漏(drain-induced leakage)。电源电压Vcc可以为大约2-3V。
例如，可以将从16V的基础电压顺序地按0.5V增加的电压提供作为编程电压Vpgm。例如，可以将8-10V的电压提供作为通过电压Vpass。
NAND型闪速存储器的在如图9A和9B中所示通过选择的字线将编程脉冲施加到将被编程的存储单元A之后将辅助脉冲施加到沟道的操作可以与图10A和图10B中示出的操作相同。参照图10A和图10B，为了增加沟道电压，经共源线CSL将电源电压Vcc施加到共源极37。经共源极37的选择栅极(SG)(即，接地选择线GSL)将电源电压Vcc施加到接地选择晶体管(GST)的栅极。
在电源电压Vcc被施加到共源极37和共源极37的选择的栅极的状态下，施加到选择的字线的编程电压从Vpgm减小到0V。即，0V的地电压被提供到连接到选择的字线(例如，字线WL29)的选择的存储单元A的选择的控制栅极(SCG)。
经未选择的字线WL31、WL30、WL28-WL0将通过电压Vpass提供到未选择的存储单元的未选择的控制栅极(UCG)。经串选择线(SSL)将0V的地电压提供到串选择晶体管(SST)的选择的栅极(SG)。可以经电连接到将被编程的存储单元A所处的串的位线将电源电压Vcc或0V的地电压提供到漏极。
NAND型闪速存储器的在如图9A和9B中所示通过选择的字线将编程脉冲施加到将被编程的存储单元A之后将辅助脉冲施加到体(p-阱)的操作可以与图10C和图10D中示出的操作相同。参照图10C和图10D，辅助脉冲被提供到体(p-阱)。经共源线(CSL)将0V的地电压施加到共源极37。可以经共源极37的选择的栅极(SG)(即，接地选择线(GSL))将0V的地电压施加到接地选择晶体管(GST)或接地选择晶体管(GST)的栅极，或者接地选择晶体管(GST)的栅极可以被浮置。施加到选择的字线的编程电压可以从Vpgm减小到0V。即，0V的地电压可以被提供到连接到选择的字线(例如，字线WL29)的选择的存储单元A的选择的控制栅极(SCG)。可以经未选择的字线WL31、WL30和WL28-WL0将0V的地电压提供到未选择的存储单元的未选择的控制栅极(UCG)，或者选择的栅极(SG)可以被浮置。可以经电连接到将被编程的存储单元A所处的串的位线将0V的地电压提供到漏极，或者漏极可以被浮置。
NAND型闪速存储器的在如图10A和图10B中所示将辅助脉冲施加到沟道或如图10C和图10D所示将辅助脉冲施加到体(p-阱)之后将恢复脉冲施加到选择的字线的操作可以与图11A和11B中示出的操作相同。参照图11A和图11B，经选择的字线(例如，字线WL29)将恢复脉冲电压Vrec提供到选择的存储单元A的选择的控制栅极(SCG)。经未选择的字线WL31、WL30和WL28-WL0将读取电压Vread提供到未选择的存储单元的未选择的控制栅极(UCG)。
经接地选择线(GSL)将读取电压Vread提供到接地选择晶体管(GST)的选择的栅极，并经串选择线(SSL)将读取电压Vread提供到串选择晶体管(SST)的选择的栅极。经电连接到将被编程的存储单元A所处的串的位线将0V的地电压提供到漏极，并经共源线(CSL)将0V的地电压提供到共源极37。读取电压Vread是读取期间的通过电压，例如大约5-6V。
NAND型闪速存储器的在如图11A和11B所示将恢复脉冲施加到选择的字线之后将校验脉冲施加到选择的字线的操作可以与图12A和图12B中示出的操作相同。参照图12A和12B，经选择的字线(例如，字线WL29)将校验脉冲电压Vverify提供到选择的存储单元A的选择的控制栅极(SCG)。经未选择的字线WL31、WL30和WL28-WL0将读取电压Vread提供到未选择的存储单元的未选择的控制栅极(UCG)。经接地选择线(GSL)将读取电压Vread提供到接地选择晶体管(GST)的选择的栅极(SC)，并经串选择线(SSL)将读取电压Vread提供到串选择晶体管(SST)的选择的栅极(SG)。经电连接到将被编程的存储单元A所处的串的位线将位线电压Vb1提供到漏极。经共源线(CSL)将0V的地电压提供到共源极37。读取电压Vread可以为例如大约5-6V。作为校验期间的位线电压，位线电压Vb1可以为例如大约1-2V。
对照采用一般的ISPP方案的传统的编程方法和仅将辅助脉冲施加到控制栅极和体(例如，p阱或基底)的情况，描述根据在依据示例实施例的编程方法中施加辅助脉冲和恢复电压的改进的阈值电压分布的效果。
图13是在一般的ISPP方案中在编程期间施加到选择的字线的ISPP电压脉冲示例波形图，并示出利用ISPP电压脉冲的CTF存储单元的编程期间阈值电压的改变。图14A和图14B是示出在应用传统的编程方法的条件下存储单元的编程方案和阈值电压的分布的示例曲线图。
参照图13，根据一般的ISPP方案，通过将编程电压施加到字线来选择的存储单元被编程，并且施加校验电压Vvef以校验存储单元的编程状态。如果选择的存储单元被确定为未达到期望的，或可选择地，预定的阈值电压，则可以施加按期望的，或可选择地，预定的量增加的编程电压以执行编程，并且再次执行校验。在一般的ISPP方案中，逐步地增加编程电压，直到存储单元被编程为达到设定的阈值电压，对于编程操作的单次应用，执行校验操作的单次应用。
为了利用一般的ISPP方案进行编程，通过从16V逐步地(例如，按0.5V的增量)增加编程电压，可以重复编程电压施加操作的单次应用和校验操作的单次应用。
在编程期间，电荷捕获型闪速存储单元会具有在施加编程电压之后导致阈值电压(Vth)随着时间的经过而增加的瞬变(transient)阈值电压(Vth)特性。因此，如果利用17V的编程脉冲来执行编程，并且确定阈值电压低于校验电压Vref，则阈值电压随时间逐渐增加，使得阈值电压最终会超过校验电压Vref。
因此，如图14A中所示，如果在校验操作中确定编程已经失败，则会施加编程脉冲使得存储单元被过编程。因此，如图14B中所示，与在阈值电压中不存在根据时间的改变的情况相比，存储单元的阈值电压的分布更大。
如果利用一般的ISPP方案来执行编程，则即使充分编程过的存储单元也会被确定为编程失败，并由于瞬变阈值电压特性导致额外的编程，从而更有可能会产生阈值电压的较大分布。
图15是示出在没有辅助脉冲(例如，没有DC调制)存在的条件下在施加编程电压之后存储单元的阈值电压的改变的示例曲线图。在图15中，左侧的垂直轴表示阈值电压的改变(ΔVth)，水平轴表示时间。
参照图15，在13V的编程脉冲(pgm脉冲)被施加100μs之后，利用4.5V的读取电压(Vread)来读取存储单元。在施加编程电压之后，直到饱和的阈值电压的改变在大约40μs的时刻为大约0.1V，在大约500μs的时刻为大约0.01V。
因此，在施加编程电压之后，需要较长的时间直到存储单元的阈值电压饱和。在根据示例实施例的编程方法中，通过经体施加辅助脉冲并将恢复电压施加到选择的存储单元，存储单元的阈值电压达到饱和状态的时间可以被缩短。
图16是示出根据在栅极脉冲调制期间的DC辅助脉冲施加时间的存储单元的阈值电压的改变的示例曲线图，其中，在施加编程脉冲之后经控制栅极将极性与编程脉冲的极性相对的辅助脉冲(例如，DC调制)施加到存储单元。在图16中，左侧的垂直轴表示阈值电压的改变(ΔVth)，水平轴表示时间。
参照图16，在100μs的时间段期间施加13V的编程电压之后，施加-2.9V的DC辅助脉冲，并利用4.5V的读取电压Vread读取存储单元。比较图15和图16，如果DC辅助脉冲被施加10μs、30μs和50μs，则阈值电压的改变被极大地减小。例如，如果-2.9V的DC辅助脉冲被施加30μs，则与在没有施加DC辅助脉冲的条件下大约0.1V的阈值电压改变量ΔVth相比，在施加编程电压之后在40μs时刻的阈值电压改变ΔVth被极大地减小为大约10mV。
如可以从图15和图16之间的比较看出的，如果施加极性与编程电压的极性相对的DC辅助脉冲，则可以极大地缩短阈值电压的热化所需的时间。
如果经字线(例如，经控制栅极)将DC辅助脉冲施加到选择的存储单元，则可以极大地减少阈值电压的热化所需的时间。然而，为了经选择的字线(例如，经控制栅极)施加作为负脉冲的DC辅助脉冲，会需要在非易失性存储器的电路中设置用于产生负电压的电压产生器。
因此，在施加编程电压之后，可以通过体将DC辅助脉冲施加为正脉冲。然而，阈值电压的饱和时间变得相对长于将辅助脉冲施加到控制栅极的情况下的时间。即使通过体来施加DC辅助脉冲，与根本不施加辅助脉冲的传统方法相比，阈值电压饱和时间也会被极大地减少。
图17是示出在正脉冲没有被施加到体的条件下与在将正脉冲施加到体的条件下根据经过的时间的阈值电压的改变的对比的示例曲线图。在图17中施加正脉冲的条件下阈值电压的改变是通过将15V的编程电压施加100μs并将9V的正脉冲施加到体5μs所得的结果。
参照图17，如果将正脉冲施加到体，则饱和时间被减少。然而，因为在将正脉冲施加到体之后需要放电时间，所以在施加正脉冲之后，阈值电压Vth随着时间的经过逐渐降低，并且饱和时间相对较长，例如，大约50-100μs。
图18是示出与图17的组相比，如在根据示例实施例的编程方法中在将正脉冲施加到体之后施加恢复电压的条件下根据时间的经过的阈值电压的改变的比较的示例曲线图。在图18中，饱和的阈值电压Vth表示在大约100μs的延迟之后在饱和状态下测量的阈值电压。通过施加编程电压、将DC辅助脉冲施加到体和施加读取电压来测量对比示例中的阈值电压。通过施加编程电压和读取电压而不将DC辅助脉冲施加到体来测量传统的阈值电压。关于传统方法和比较示例，图17和图18的示例曲线的阈值电压的改变相同。
通过施加编程电压、将DC辅助脉冲施加到体、施加12V的恢复电压10μs并施加读取电压来测量根据示例实施例的编程方法中的阈值电压。如可以从图17和图18中所看出的，在对比示例中，需要大约100μs以使阈值电压饱和。相反，如果在施加通过体施加的DC辅助脉冲之后将恢复电压施加到选择的存储单元大约5μs，则与对比示例相比，使阈值电压饱和的时间被极大地减少。
在根据示例实施例的编程方法中，通过体施加的辅助脉冲可以为例如不大于10V(例如，参考体的电压)的正电压。在施加辅助脉冲之后经字线施加到存储单元的恢复电压可以为脉冲式电压，例如，大约3-10V(例如，参考控制栅极的电压)的正电压。
如上所述，根据示例实施例的编程方法，通过在通过体或沟道施加的辅助脉冲之后施加恢复电压，可以有助于电荷热化，使得阈值电压在相对较短的时间内达到饱和状态。因此，可以减少由确定误差导致的过编程的发生，从而可以改善阈值电压分布。
如果对每个ISPP均施加辅助脉冲，则编程时间可以为辅助脉冲施加时间乘以施加次数那么多(例如，t辅助脉冲×m)。在另一示例实施例中，校验电压的施加可以被分为两步，并可以仅在存储单元通过利用第一校验电压Vref的校验之后施加辅助脉冲。因此，可以减小阈值电压分布，并与对每个ISPP均施加辅助脉冲的情况相比，可以有效地减少编程时间。
在根据示例实施例的编程方法中，因为与每个记录状态对应的存储单元的阈值电压的分布可以较小，所以在多层单元操作中可以单独地识别每个记录状态。
如上所述，可以将根据示例实施例的编程方法应用到具有电荷捕获型闪速存储单元或浮置栅极型闪速存储单元的闪速存储装置。然而，示例实施例不限于此。例如，可以将根据示例实施例的编程方法应用到任意的非易失性存储装置，例如，具有电荷热化的任意的非易失性存储装置。
根据本发明的编程方法，在施加编程电压之后，将辅助脉冲施加到存储单元的下面的体或沟道然后施加恢复脉冲。
此外，根据本发明的编程方法，由于通过促进电荷热化，阈值电压在短时间内达到饱和状态，所以可以防止由确定误差所导致的过编程。
此外，根据本发明的编程方法，当将辅助脉冲施加到体或沟道时，通过施加恢复脉冲，与将辅助脉冲施加到栅极的时间相比相对地增大的阈值电压的饱和时间可以被减少。
当应用本发明的编程方法时，由于单元的与各个编程状态对应的阈值电压的分布小，所以可以单独地识别每个多层单元操作中的编程状态。
虽然已经在本说明书和附图中示出和描述了示例实施例，但本领域技术人员应该理解，在不脱离示出的和/或描述的示例实施例的原理和精神的情况下，可以对它们进行改变。

Claims (23)

1.一种编程非易失性存储装置的方法，该方法包括：
将编程电压施加到存储单元；
在施加编程电压之后，将辅助脉冲施加到存储单元，以有助于电荷的热化；
在施加辅助脉冲之后，将恢复电压施加到存储单元；
在施加恢复电压之后，利用校验电压来校验存储单元的编程状态。
2.根据权利要求1所述的方法，其中，辅助脉冲施加极性与由编程电压产生的电场的极性相反的电场。
3.根据权利要求1所述的方法，其中，经形成有存储单元的体或沟道来施加辅助脉冲。
4.根据权利要求1所述的方法，其中，通过逐步增大编程电压的电平来重复施加编程电压、施加辅助脉冲、施加恢复电压和校验编程状态的步骤，直到存储单元的编程状态通过利用校验电压的校验。
5.根据权利要求1所述的方法，其中，
存储单元包括控制栅极和电荷存储层，
编程电压、恢复电压和校验电压被施加到存储单元的控制栅极。
6.根据权利要求5所述的方法，其中，恢复电压是极性与校验电压和编程电压中的每个电压的极性相同的正电压，辅助脉冲的极性与编程电压、恢复电压和校验电压中的每个电压的极性相反。
7.根据权利要求5所述的方法，其中，存储单元是浮置栅极型闪速存储单元和电荷捕获型闪速存储单元中的至少一种。
8.根据权利要求5所述的方法，其中，非易失性存储装置具有在体上形成的多个存储单元的NAND结构，并且所述存储单元是从按NAND结构布置的存储单元中选择的存储单元。
9.根据权利要求8所述的方法，其中，体是形成在半导体基底上的p-阱，存储单元按阵列形成在p-阱中以共享源极/漏极。
10.根据权利要求9所述的方法，其中，NAND结构包括多个串及位于每个串两侧的接地选择晶体管和串选择晶体管，每个串具有多个存储单元的阵列，通过将大于0V的电压施加到共源极和电连接到选择的存储单元所处的串的接地选择晶体管并将地电压施加到选择的存储单元的操作，来执行极性与编程电压、校验电压和恢复电压中的每个电压的极性相反的辅助脉冲的施加。
11.一种编程非易失性存储装置的方法，所述方法包括：
在第一编程操作中，将编程电压施加到存储单元，并利用第一校验电压来校验存储单元的编程状态；
如果存储单元的编程状态在第一编程操作中通过了利用第一校验电压的校验，则相对于存储单元，将辅助脉冲施加到存储单元以有助于电荷的热化；
在施加了辅助脉冲之后，将恢复电压施加到存储单元；
在施加了恢复电压之后，利用大于第一校验电压的第二校验电压来校验存储单元的编程状态。
12.根据权利要求11所述的方法，其中，经形成有存储单元的体或沟道来施加辅助脉冲。
13.根据权利要求11所述的方法，其中，恢复电压是大于第一校验电压和第二校验电压并具有与第一校验电压、第二校验电压和编程电压中的每个电压的极性相同的极性的正电压，辅助脉冲的极性与编程电压、恢复电压以及第一校验电压和第二校验电压中的每个电压的极性相反。
14.根据权利要求11所述的方法，其中，辅助脉冲施加与由编程电压产生的电场相反的电场。
15.根据权利要求12所述的方法，还包括：
如果存储单元的编程状态没有通过利用第二校验电压的校验，则在第二编程操作中，将编程电压施加到存储单元，经体或沟道施加辅助脉冲以有助于电荷的热化，施加恢复电压并利用第二校验电压来校验存储单元的编程状态。
16.根据权利要求15所述的方法，其中，在第二编程操作中，通过逐步增大编程电压来重复施加编程电压、施加辅助脉冲、施加恢复电压以及利用第二校验电压校验存储单元的编程状态的步骤，直到存储单元在第二编程操作中通过利用第二校验电压的校验。
17.根据权利要求16所述的方法，其中，在第一编程操作中，通过逐步增大编程电压来重复施加编程电压并利用第一校验电压来校验存储单元的编程状态的步骤，直到存储单元的编程状态通过利用第一校验电压的校验。
18.根据权利要求11所述的方法，其中，在第一编程操作中，通过逐步增大编程电压来重复施加编程电压并利用第一校验电压来校验存储单元的编程状态的步骤，直到存储单元的编程状态通过利用第一校验电压的校验。
19.根据权利要求11所述的方法，其中，
存储单元包括控制栅极和电荷存储层，
编程电压、恢复电压以及第一校验电压和第二校验电压被施加到存储单元的控制栅极。
20.根据权利要求19所述的方法，其中，存储单元是浮置栅极型闪速存储单元和电荷捕获型闪速存储单元中的至少一种。
21.根据权利要求19所述的方法，其中，非易失性存储装置具有在体上形成的多个存储单元的NAND结构，并且所述存储单元是从按NAND结构布置的存储单元中选择的一个存储单元。
22.根据权利要求21所述的方法，其中，体是形成在半导体基底上的p-阱，存储单元按阵列形成在p-阱中以共享源极/漏极。
23.根据权利要求22所述的方法，其中，NAND结构包括多个串及位于每个串两侧的接地选择晶体管和串选择晶体管，每个串具有多个存储单元的阵列，通过将大于0V的电压施加到共源极和电连接到选择的存储单元所处的串的接地选择晶体管并将地电压施加到选择的存储单元的操作，来执行极性与编程电压、校验电压和恢复电压中的每个电压的极性相反的辅助脉冲的施加。
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