TW201638954A - 用於程式化分離閘非揮發性記憶體單元之系統及方法 - Google Patents
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Abstract
所揭示之實施例包含一種快閃記憶體裝置及一種依相較於先前技術方法減低該裝置之劣化的方式來程式化該裝置之方法。
Description
本申請案主張2015年4月9日申請之中文專利申請案第201510166483.7號之權利。
所揭示之實施例係關於分離閘非揮發性記憶體單元之程式化。
非揮發性記憶體單元為所屬技術領域中所熟知。圖1顯示一先前技術之非揮發性分離閘記憶體單元100。記憶體單元100包含一第一導電性類型(諸如P類型)之一半導體基材170。基材170具有一表面，其上形成有一第二導電類型的第一區域160(亦已知為源極線(SL))，如N型。在基材170的表面上形成亦為N型的一第二區域110(亦已知為汲極線或位元線)。第一區域160與第二區域110之間係一通道區域180。
一字線120(WL)定位於通道區域180之一第一部分上方且與其絕緣。字線120幾乎沒有或完全沒有與第二區域110重疊。
一浮閘140(FG)在通道區域180之另一部分上方。浮閘140係與其絕緣，且與字線120相鄰。浮閘140亦與第一區域160相鄰。浮閘140可與第一區域160重疊以提供自第一區域160至浮閘140中之耦合。
一耦合閘130(CG，亦已知為控制閘)係在浮閘140上方且與其絕緣。
一抹除閘150(EG)係在第一區域160上方並與浮閘140及耦合閘130相鄰，且與其等絕緣。浮閘140之頂隅角可指向T形抹除閘150之內側隅角以增強抹除效率。抹除閘150亦與第一區域160絕緣。
美國專利第7,868,375號中更具體描述單元100，其揭露全文係以引用之方式併入本文。
下文說明先前技術之非揮發性記憶體單元100之抹除及程式化的一例示性操作。透過Fowler-Nordheim穿隧機制，藉由在其他端子等於零伏特的情況下在抹除閘150上施加一高電壓來抹除單元100。從浮閘140穿隧至抹除閘150的電子致使浮閘140帶正電，使單元100在讀取狀況中為接通狀態。所得的單元抹除狀態係已知為「1」狀態。
透過一源極側熱電子程式化機制，藉由在耦合閘130上施加一高電壓、在源極線160上施加一中電壓、在抹除閘150上施加一中電壓、及在位元線110上施加一程式化電流來程式化單元100。流過字線120與浮閘140間之間隙的一部分電子獲得足夠的能量以注
入浮閘140，致使浮閘140帶負電，使單元100在讀取狀況中為斷開狀態。所得的單元程式化狀態係已知為「0」狀態。
該程式化操作造成對記憶體單元100之實質應力。例如，由於熱電子程式化機制，電子將隨著時間變成陷獲在介於浮閘140與基材170間之絕緣層中。此電子陷獲效應將導致抹除及程式化操作需要較高電壓，其導致記憶體單元100之抹除效率及程式化效率降低。
先前技術包括減緩由程式化操作造成之劣化的一些嘗試。圖2描繪在一程式化操作期間施加至控制閘130之一習用控制閘脈衝210。控制閘脈衝210之峰值電壓的範圍係介於10伏特與11伏特之間。圖3描繪藉由在一程式化操作期間分階段開始下列操作來嘗試相較於圖2之方法減緩劣化的先前技術方法300：將控制閘電壓330施加至控制閘130；將抹除閘電壓340施加至抹除閘150；將字線電壓350施加至字線120；將電壓差動320施加至源極線160；及將電壓310施加至位元線110。美國專利第8,488,388號中描述圖3之方法。
圖4中描繪另一先前技術方法400。其中，在一程式化操作期間，施加一斜坡電壓410至控制閘130，而非施加圖2之控制閘脈衝210。T.Yao、A、Lowe、T.Vermeulen、N.Bellafiore、J.V.Houdt及D.Wellekens之「Method for endurance optimization of the HIMOSTM flash memory cell」(IEEE 43rd Annual International
Reliability Physics Symposium,2005,pp.662-663)中描述先前技術方法400。
這些先前技術方法具有缺點。方法200未減緩由峰值電壓應力造成的劣化。方法300可減緩劣化，代價為程式化時間較長。方法400需要額外電路系統以調節控制閘電壓斜坡。此外，圖4之方法400的程式化循環需要的時間比圖2之方法200更長。例如，為了在資料需要許多以方法400來程式化之字組/位元組時利用斜坡電壓效應以減緩劣化，每次程式化一字組/位元組時，必須使電壓斜升及斜降。因此，資料程式化總時間增加。此外，在每次程式化循環對高電壓閘充電及放電可增加功率消耗。
需要一種減低記憶體單元劣化之改良設計。進一步需要一種減低劣化但不需要比習用方法更長之程式化操作時間之改良設計。進一步需要一種減低劣化且實際上需要比習用方法更短之程式化操作時間之改良設計。
所揭示之實施例包含一種快閃記憶體裝置及一種依相較於先前技術方法減低該裝置之劣化的方式來程式化該裝置之方法。在一些實施例中，程式化時間相較於先前技術方法係減低的。
100‧‧‧非揮發性分離閘記憶體單元
110‧‧‧第二區域；位元線
120‧‧‧字線
130‧‧‧耦合閘；控制閘
140‧‧‧浮閘
150‧‧‧抹除閘
160‧‧‧第一區域；源極線
170‧‧‧半導體基材
180‧‧‧通道區域
200‧‧‧先前技術方法
210‧‧‧習用控制閘脈衝
300‧‧‧先前技術方法
310‧‧‧電壓
320‧‧‧電壓差動
330‧‧‧控制閘電壓
340‧‧‧抹除閘電壓
350‧‧‧字線電壓
400‧‧‧先前技術方法
410‧‧‧斜坡電壓
500‧‧‧程式化實施例
510‧‧‧控制閘信號；方法
511‧‧‧預程式化脈衝；步驟
512‧‧‧程式化脈衝
520‧‧‧習用控制閘信號；方法；習用程式化方法
600‧‧‧程式化實施例
610‧‧‧控制閘信號
611‧‧‧預程式化脈衝
612‧‧‧程式化脈衝
620‧‧‧習用控制閘信號
700‧‧‧圖表
710‧‧‧資料集
720‧‧‧資料集
730‧‧‧資料集
740‧‧‧資料集
800‧‧‧圖表
910‧‧‧快閃記憶體陣列
920‧‧‧控制閘邏輯
930‧‧‧邏輯
940‧‧‧電荷泵
圖1係一先前技術之非揮發性記憶體單元的剖面圖，該先前技術非揮發性記憶體單元可應用本發明之方法。
圖2係一電壓的描繪，該電壓在先前技術之一記憶體單元程式化操作期間施加至一控制閘。
圖3係電壓的描繪，該等電壓在先前技術之一記憶體單元程式化操作期間施加至該記憶體單元之一控制閘及其他部分。
圖4係一電壓的描繪，該電壓在另一先前技術之一記憶體單元程式化操作期間施加至一控制閘。
圖5描繪在本發明之一實施例中施加至一控制閘之一信號。
圖6描繪在本發明之另一實施例中施加至一控制閘之一信號。
圖7描繪相較於先前技術比較本發明之各項實施例之相對劣化的資料。
圖8描繪比較本發明之各項實施例之相對劣化的資料。
圖9描繪根據本發明之實施例之一快閃記憶體系統。
圖5描繪程式化實施例500。程式化實施例500包含使用如描繪之一控制閘信號510。控制閘信號510包含一預程式化脈衝511、後續接著一程式化脈衝512。為了比較緣故，亦顯示習用控制閘信號520(其與圖2中之控制閘脈衝210完全相同)。
預程式化脈衝511比習用控制閘信號520具有一較低峰值電壓，且具有一相對短的持續時間。預程式化脈衝511足以造成記憶體單元100被部分程式化。在本實例中，程式化脈衝512之峰值電
壓相同於用於習用控制閘信號520之峰值電壓。然而，導因於預程式化脈衝511之使用及介於預程式化脈衝511與程式化脈衝512間之短間隔，程式化脈衝512之結束延伸超過習用控制閘信號520之脈衝之結束，且用於控制閘信號510之程式化循環長於習用控制閘信號520之程式化循環。典型值可係13μs，而非10μs。
程式化實施例500之優點在於減少劣化，此係因為浮閘140之最大電位低於若使用習用控制閘信號520而可能之最大電位。例如，如果習用控制閘信號520於10.5伏特操作，則在程式化剛剛開始時經抹除單元之浮閘140之最大電位係大約9伏特。然而，當施加控制閘信號510時，浮閘140之最大電位比使用習用控制閘信號520者低大約2V至3V，此係因為使用大約4V至7V之較低電壓的預程式化脈衝511。單元部分程式化發生於此步驟511期間，其導致在下一程式化脈衝512期間減低之最大浮閘電位。因此，當相較於藉由方法520程式化，藉由方法510程式化提供較低之浮閘最大電位，典型降低2V至3V。因為劣化與浮閘140之最大電位相關，所以使用控制閘信號510(而非習用控制閘信號520)導致較不會隨著時間劣化。然而，實施例500之一項缺點在於控制閘信號510的一程式化循環之持續時間比習用控制閘信號520的一程式化循環之持續時間更長。
圖6描繪程式化實施例600。程式化實施例600包含使用如描繪之一控制閘信號610。控制閘信號610包含一預程式化脈衝611、後續接著一程式化脈衝612。為了比較緣故，亦顯示習用控制閘
信號620(其與圖2中之控制閘脈衝210完全相同)。預程式化脈衝611比習用控制閘信號520具有一較低峰值電壓，且具有一相對短的持續時間。預程式化脈衝611之峰值電壓足以造成記憶體單元100被部分程式化。在本實例中，程式化脈衝612之一峰值電壓大於習用控制閘信號620之峰值電壓。因此，程式化脈衝612具有比習用控制閘信號及圖5之控制閘信號520更短的一循環。
程式化實施例600之優點在於減少劣化，此係因為浮閘140之最大電位低於若使用習用控制閘信號620而可能之最大電位。例如，如果習用控制閘信號620於10.5伏特操作，則浮閘140之最大電位係大約9伏特。然而，當施加控制閘信號610時，浮閘140之最大電位比使用習用控制閘信號520者低大約2V至3V，此係因為使用大約4V至7V之較低電壓的預程式化脈衝511。接著，為了縮短控制閘信號610，可使用相較於習用控制閘信號520較高之控制閘電壓，並且還使最大浮閘電位保持低於習用程式化方法520之最大浮閘電位，此係因為單元在預程式化脈衝611後被部分程式化。因為劣化與浮閘140之最大電位相關，所以使用控制閘信號610(而非習用控制閘信號620)導致較不會隨著時間劣化。此外，因為程式化脈衝612之峰值電壓大於習用控制閘信號620之峰值電壓，所以控制閘信號610之一個循環之持續時間短於習用控制閘信號620之一個循環之持續時間。
至於圖5及圖6兩者，施加預程式化脈衝511或611後及施加程式化脈衝512或612前不需要執行一讀取驗證步驟，此係因為預程式化脈衝511及611不足以程式化記憶體單元100。
所屬技術領域中具有通常知識者所將瞭解，預程式化脈衝511及611以及程式化脈衝512及612之持續時間可變化，並且預程式化脈衝511及611以及程式化脈衝512及612之電壓可變化。這些變化將影響系統之相對劣化、一程式化循環之持續時間、及在一程式化循環期間消耗的功率。
在一替代實施例中，同時施加一預程式化脈衝(諸如預程式化脈衝511或預程式化脈衝611)至多個字組(諸如一頁資料，其一般包含512個字組)，而非施加至僅一個字組。此可進一步減低程式化多個字組所需的時間長度，此係因為針對所有字組將需要施加僅一個預程式化脈衝，而非依循序方式針對各字組施加一個預程式化脈衝。
圖7描繪例示性圖表700。圖表700描繪申請人透過測試各項實施例所蒐集之資料集710、720、730、及740。資料集710描繪使用10.5伏特之一控制閘脈衝達10μs的一習用系統的位元錯誤(其主要由於劣化所致)相對於抹除-程式化循環數量之韋伯分佈(Weibull Distribution)。資料集720描繪使用7.0伏特之一預程式化脈衝達2μs及10.5V之一程式化脈衝達8μs的一實施例之相同態樣。資料集730描繪使用7.0V之一預程式化脈衝達2μs及11.0V之一程式化脈衝達6μs的一實施例之相同態樣。資料集740描繪使用7.0V
之一預程式化脈衝達3μs及11.0V之一程式化脈衝達6μs的一實施例之相同態樣。針對各資料集，施加4.5V之一電壓至抹除閘150及源極線160。如圖表700中所顯示，相較於習用系統，在相同數量個錯誤發生前，資料集720、730、及740所描繪之實施例可耐受較大數量個程式化循環(大一個數量級)。
圖8描繪例示性圖表800。圖表800描繪施加至抹除閘150以造成有效抹除記憶體單元100所需電壓之增加的變化。隨著記憶體單元100隨著時間劣化，必須施加一較大電壓至抹除閘150以造成有效程式化發生。圖表800顯示基於預程式化脈衝之峰值電壓、用於抹除閘150的電壓之所需增加量。第一長條顯示無預程式化脈衝(No PrePgm Pulse)，而後續長條顯示當施加4.0V、5.0V、6.0V、7.0V、8.0V、及9.0V之預程式化脈衝時所需的電壓增加。
如圖表800中所顯示，施加太低或太高之一預程式化電壓無法如同最佳電壓位準一樣改良耐受性。如果預程式化電壓太低，則未提供充分減低的浮閘140之最大電位，所以程式化步驟造成劣化發生達顯著程度。如果預程式化電壓太高，預程式化步驟造成劣化發生達顯著程度。如圖表800中所顯示，介於5.0至6.0V之間之一預程式化脈衝係最佳的。
圖9描繪一種用於實施上文描述之實施例的系統。快閃記憶體陣列910係如先前技術中已知之一分離閘快閃記憶體單元陣列。使用控制閘邏輯920以產生實施例之控制閘信號，包括預程式化脈衝及程式化脈衝。使用邏輯930以產生其他信號(諸如抹除閘信
號)，及電荷泵940產生實施例所需之各種電壓(例如，用於一預程式化脈衝之6V及用於一程式化脈衝之11V)。
應了解，本發明不受限於本文上述提及與描述的(多個)實施例，而是涵蓋屬於本揭露之範疇內的任何及所有變化例。例如，本文中對本發明的引述並非意欲用以限制任何最終的申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由一或多項最終請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、製程及數值實例僅為例示性，且不應視為對任何最終申請專利範圍之限制。
110‧‧‧第二區域；位元線
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130‧‧‧耦合閘；控制閘
140‧‧‧浮閘
150‧‧‧T形抹除閘
160‧‧‧第一區域；源極線
170‧‧‧半導體基材
180‧‧‧通道區域
Claims (20)
- 一種程式化複數個分離閘記憶體單元之方法，各單元包含一控制閘，該方法包含：施加一預程式化電壓至該複數個單元之各者之該控制閘，其中該預程式化電壓不足以程式化該複數個單元；以及施加一程式化電壓至該複數個單元之至少一些者之該控制閘，其中該程式化電壓足以程式化該複數個單元之該至少一些者。
- 如請求項1之方法，其中該複數個單元構成多個字組。
- 如請求項2之方法，其中該複數個單元構成一頁。
- 如請求項2之方法，其中該複數個單元之該至少一些者構成一個且僅一個字組。
- 如請求項3之方法，其中該複數個單元之該至少一些者構成一個且僅一個字組。
- 如請求項1之方法，其中施加該預程式化電壓後及施加該程式化電壓前，不執行讀取驗證。
- 如請求項1之方法，其中該預程式化電壓係低於該程式化電壓介於3伏特與6伏特之間。
- 如請求項7之方法，其中該程式化電壓係介於8伏特與12伏特之間。
- 如請求項1之方法，其中該施加該預程式化電壓之持續時間比該施加該程式化電壓之持續時間短三至十倍。
- 如請求項8之方法，其中該施加該預程式化電壓之持續時間比該施加該程式化電壓之持續時間短三至十倍。
- 一種程式化複數個分離閘記憶體單元之方法，各單元包含一控制閘，該方法包含：施加一預程式化電壓至該複數個單元之各者之該控制閘，其中該預程式化電壓不足以程式化該複數個單元；以及施加一程式化電壓至該複數個單元之至少一些者之該控制閘，其中該程式化電壓足以程式化該複數個單元之該至少一些者；其中該程式化電壓係大於一習用程式化電壓，且施加一預程式化電壓步驟及施加一程式化電壓步驟之該等步驟之總持續時間係短於一習用程式化循環之持續時間。
- 如請求項11之方法，其中該複數個單元構成多個字組。
- 如請求項12之方法，其中該複數個單元構成一頁。
- 如請求項12之方法，其中該複數個單元之該至少一些者構成一個且僅一個字組。
- 如請求項13之方法，其中該複數個單元之該至少一些者構成一個且僅一個字組。
- 如請求項11之方法，其中施加該預程式化電壓後及施加該程式化電壓前，不執行讀取驗證。
- 如請求項11之方法，其中該預程式化電壓係低於該程式化電壓介於3伏特與6伏特之間。
- 如請求項17之方法，其中該程式化電壓係介於8伏特與12伏特之間。
- 如請求項11之方法，其中該施加該預程式化電壓之持續時間比該施加該程式化電壓之持續時間短三至十倍。
- 如請求項11之方法，其中施加一預程式化電壓步驟及施加一程式化電壓步驟之該等步驟之總持續時間小於10μs。
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