JP2018518002A - 分割ゲート不揮発性メモリセルをプログラムするためのシステム及び方法 - Google Patents
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Abstract
開示された実施形態は、フラッシュメモリデバイス、及び、従来技術の方法と比較してデバイスの劣化を低減させる方法でデバイスをプログラムする方法を含む。
Description
開示された実施形態は、分割ゲート不揮発性メモリセルのプログラミングに関する。
[関連出願]
本出願は、2015年4月9日に出願された中国特許出願第201510166483.7号の利益を主張する。
[関連出願]
本出願は、2015年4月9日に出願された中国特許出願第201510166483.7号の利益を主張する。
不揮発性メモリセルは、当該技術分野において周知である。1つの従来技術の不揮発性分割ゲートメモリセル100を図1に示す。メモリセル100は、P型などの第1の導電型の半導体基板170を備える。基板170は、その上にN型などの第2の導電型の第1の領域160(ソース線SLとしても知られる)が形成される表面を有する。N型の第2の領域110(ドレイン線又はビット線としても知られる)もまた、基板170の表面に形成される。第1の領域160と第2の領域110との間には、チャネル領域180がある。
ワード線120(WL)は、チャネル領域180の第1の部分の上方に位置付けられ、そこから絶縁される。ワード線120は、第2の領域110とほとんど又は全く重ならない。
浮遊ゲート140(FG)は、チャネル領域180の別の部分の上方にある。浮遊ゲート140は、そこから絶縁され、ワード線120に隣接する。浮遊ゲート140はまた、第1の領域160にも隣接する。浮遊ゲート140は、第1の領域160に重なり、第1の領域160から浮遊ゲート140への結合を提供することができる。
結合ゲート130(CG、制御ゲートとしても知られる)は、浮遊ゲート140の上方にあり、そこから絶縁される。
消去ゲート150(EG)は、第1の領域160の上方にあり、浮遊ゲート140及び結合ゲート130に隣接し、そこから絶縁される。浮遊ゲート140の上隅部は、消去効率を高めるために、T字形状の消去ゲート150の内側隅部の方を向けることができる。消去ゲート150はまた、第1の領域160からも絶縁される。
セル100は、米国特許第7,868,375号に更に具体的に記載されており、その開示内容は、参照によりその全体が本明細書に組み込まれる。
従来技術の不揮発性メモリセル100の消去及びプログラムに対する一操作例は、次の通りである。セル100は、消去ゲート150に高電圧を印加し、他の端子が0ボルトに等しくなることによって、ファウラーノルドハイムトンネリング機構を通して消去される。電子が浮遊ゲート140から消去ゲート150の中へトンネリングすることで、浮遊ゲート140を正に帯電させ、読み出し状態においてセル100をオンにする。その結果生じるセルの消去状態は、「1」状態として知られる。
セル100は、結合ゲート130に高電圧を印加し、ソース線160に高電圧を印加し、消去ゲート150に中電圧を印加し、ビット線110にプログラミング電流を印加することによって、ソース側ホットエレクトロンプログラミング機構を通してプログラムされる。ワード線120と浮遊ゲート140との間の間隙を横断して流れる電子の一部は、十分なエネルギーを得て、浮遊ゲート140に注入され、浮遊ゲート140を負に帯電させ、読み出し状態においてセル100をオフにする。その結果生じるセルのプログラミングされた状態は、「0」状態として知られる。
プログラミング操作は、メモリセル100に相当なストレスを生じさせる。例えば、経時的に、電子は、ホットエレクトロン機構の結果として、浮遊ゲート140と基板170との間の絶縁体層に捕獲された状態になる。この電子捕獲効果により、結果として、消去及びプログラミング操作により高い電圧が必要になり、これは、メモリセル100のより低い消去効率及びプログラム効率をもたらす。
従来技術は、プログラミング操作によって生じる劣化を緩和するためのいくつかの試みを含む。図2は、プログラミング操作中に制御ゲート130に印加される従来の制御ゲートパルス210を表す。制御ゲートパルス210のピーク電圧は、10〜11ボルトの範囲である。図3は、従来技術の方法300を示し、この方法は、プログラミング操作中に、始めに制御ゲート130に印加される制御ゲート電圧330、消去ゲート150に印加される消去ゲート電圧340、ワード線120に印加されるワード線電圧350、ソース線160に印加される電圧差320、そして、ビット線110に印加される電圧310を仕組むことによって、図2の方法と比較して、劣化を緩和しようと試みている。図3の方法は、米国特許第8,488,388号に記載されている。
別の従来技術の方法400を図4に表す。そこでは、プログラミング操作中に、図2の制御ゲートパルス210の代わりに、傾斜電圧410が制御ゲート130に印加される。従来技術の方法400は、T.Yao、A.Lowe、T.Vermeulen、N.Bellafiore、J.V.Houdt、及びD.Wellekens,「Method for endurance optimization of the HIMOS(商標)flash memory cell」、IEEE 43rd Annual International Reliability Physics Symposium、2005、pp.662〜663に記載されている。
これらの従来技術の方法には、欠点がある。方法200は、ピーク電圧ストレスによって生じる劣化を緩和しない。方法300は、より長いプログラム時間をかけることで劣化を緩和することができる。方法400は、制御ゲート電圧傾斜を制御するために、追加的な回路を必要とする。加えて、図4の方法400は、図2の方法200よりも1つのプログラミングサイクルに長い時間を必要とする。例えば、方法400によって多数の語/バイトをプログラムすることをデータが必要とするときに傾斜電圧効果を利用して劣化を緩和するために、語/バイトをプログラムするたびに傾斜電圧を上下させなければならない。その結果、総データプログラム時間が増加する。加えて、プログラムサイクルごとに高電圧ゲートを帯電及び放電させることは、電力消費を増加させ得る。
メモリセルの劣化を低減させる、改善された設計が必要である。更に、劣化を低減させるが、従来の方法よりもプログラミング操作に長い時間を必要としない、改善された設計が必要である。更に、劣化を低減させ、かつ従来の方法よりもプログラミング操作に実際に必要とされる時間が短い、改善された設計が必要である。
開示された実施形態は、フラッシュメモリデバイス、及び、従来技術の方法と比較してデバイスの劣化を低減させる方法でデバイスをプログラムする方法を含む。いくつかの実施形態において、従来技術の方法と比較して、プログラム時間が低減される。
図5は、プログラミングの実施形態500を表す。プログラム実施形態500は、表されるように、制御ゲート信号510の使用を含む。制御ゲート信号510は、プレプログラミングパルス511、続いてプログラミングパルス512を含む。比較の目的のために、従来の制御ゲート信号520(図2における制御ゲートパルス210と同じである)も示される。
プレプログラミングパルス511は、従来の制御ゲート信号520よりも低いピーク電圧を有し、比較的短い持続時間を有する。プレプログラミングパルス511は、メモリセル100を部分的にプログラムさせるのに十分である。この実施例におけるプログラミングパルス512のピーク電圧は、従来の制御ゲート信号520の場合と同じである。しかしながら、プレプログラミングパルス511の使用及びプレプログラミングパルス511とプログラミングパルス512との間の短い間隔のため、プログラミングパルス512の終了は、従来の制御ゲート信号520の終了を超えて長くなり、制御ゲート信号510のプログラミングサイクルは、従来の制御ゲート信号520のプログラミングサイクルよりも長い。典型的な値は、10μsではなく13μsであり得る。
プログラムの実施形態500の利益は、他の場合に従来の制御ゲート信号520を使用するよりも浮遊ゲート140の最大電位が低いので、劣化が減少することである。例えば、従来の制御ゲート信号520が10.5ボルトで動作する場合、浮遊ゲート140の最大電位は、プログラミングの最初に、消去されたセルについて約9ボルトである。しかしながら、制御ゲート信号510を印加するときに、プレプログラミングパルス511が約4〜7Vという低い電圧を使用するため、浮遊ゲート140の最大電位は、従来の制御ゲート信号520を使用するよりも約2〜3V低い。この工程511中にセルの部分的なプログラミングが起こり、次のプログラミングパルス512中に、低減された最大浮遊ゲート電位をもたらす。したがって、方法510によるプログラミングは、方法520によるプログラミングと比較したときに、浮遊ゲートのより低い、典型的には2〜3V低い最大電位を提供する。劣化は、浮遊ゲート140の最大電位に関連するので、従来の制御ゲート信号520の代わりに制御ゲート信号510を使用することは、より少ない経時的な劣化をもたらす。しかしながら、実施形態500の1つの欠点は、プログラミングサイクルの持続時間が、従来の制御ゲート信号520の場合よりも制御ゲート信号510の場合の方が長いことである。
図6は、プログラムの実施形態600を表す。プログラム実施形態600は、表されるように、制御ゲート信号610の使用を含む。制御ゲート信号610は、プレプログラミングパルス611、続いてプログラミングパルス612を含む。比較の目的のために、従来の制御ゲート信号620も示される520(図2における制御ゲートパルス210と同じである)。プレプログラミングパルス611は、従来の制御ゲート信号620よりも低いピーク電圧を有し、比較的短い持続時間を有する。プレプログラミングパルス611のピーク電圧は、メモリセル100を部分的にプログラムさせるのに十分である。この実施例におけるプログラミングパルス612は、従来の制御ゲート信号620よりも高いピーク電圧を有する。その結果、プログラミングパルス612は、従来の制御ゲート信号及び図5からの制御ゲート信号520よりも短いサイクルを有する。
プログラムの実施形態600の利益は、他の場合に従来の制御ゲート信号620を使用するよりも浮遊ゲート140の最大電位が低いので、劣化が減少することである。例えば、従来の制御ゲート信号620が10.5ボルトで動作する場合、浮遊ゲート140の最大電位は、約9ボルトである。しかしながら、制御ゲート信号610を印加するときに、プレプログラミングパルス511が約4〜7Vという低い電圧を使用するため、浮遊ゲート140の最大電位は、従来の制御ゲート信号520を使用するよりも約2〜3V低い。次に、制御ゲート信号610を短縮するために、520と比較してより高い制御ゲート電圧を使用し、それでも、セルがプレプログラミングパルス611の後にプログラムされるので、最大浮遊ゲート電位を従来のプログラム方法520よりも低く保つことができる。劣化は、浮遊ゲート140の最大電位に関連するので、従来の制御ゲート信号620の代わりに制御ゲート信号610を使用することは、より少ない経時的な劣化をもたらす。更に、プログラミングパルス612のピーク電圧が従来の制御ゲート信号620のピーク電圧よりも大きいので、制御ゲート信号610の1サイクルの持続時間は、従来の制御ゲート信号620の1サイクルの持続時間よりも短い。
図5及び図6の両方に関して、読み出し検証工程は、プレプログラミングパルス511及び611がメモリセル100をプログラムするのに不十分であるので、プレプログラミングパルス511又は611が印加された後に、かつプログラミングパルス512又は612が印加される前に行う必要はない。
当業者であれば、プレプログラミングパルス511及び611、並びにプログラミングパルス512及び612の持続時間を変動させることができ、また、プレプログラミングパルス511及び611、並びにプログラミングパルス512及び612の電圧を変動させることができることを認識するであろう。これらの変動は、システムの相対的劣化、プログラミングサイクルの持続時間、及びプログラミングサイクル中に消費される電力に影響を及ぼす。
代替の実施形態において、プレプログラミングパルス511又はプレプログラミングパルス611などのプレプログラミングパルスは、1つの語に対してではなく、(典型的には512個の語を含む1ページのデータなどの)複数の語に同時に印加される。これは、各語に対して1つのプレプログラミングパルスを逐次的な様式で印加するのではなく、全ての語に対して1つのみのプレプログラミングパルスを印加することが必要とされるので、複数の語をプログラムするために必要とされる時間の長さを更に低減させることができる。
図7は、例示的なグラフ700を表す。グラフ700は、出願人が様々な実施形態の試験を通して収集したデータセット710、720、730、及び740を表す。データセット710は、10μsにわたって10.5ボルトの制御ゲートパルスを使用する従来のシステムの消去プログラムサイクル数に対する、(主に劣化の結果である)ビットエラーのワイブル分布を表す。データセット720は、2μsにわたって7.0ボルトのプレプログラミングパルス及び8μsにわたって10.5Vのプログラミングパルスを使用する一実施形態の同じ態様を表す。データセット730は、2μsにわたって7.0Vのプレプログラミングパルス及び6μsにわたって11.0Vのプログラミングパルスを使用する一実施形態の同じ態様を表す。データセット740は、3μsにわたって7.0Vのプレプログラミングパルス及び6μsにわたって11.0Vのプログラミングパルスを使用する一実施形態の同じ態様を表す。各データセットについて、4.5Vの電圧が消去ゲート150及びソースライン160に印加される。グラフ700に示されるように、データセット720、730、及び740によって表される実施形態は、同じ数のエラーが起こる前に、従来のシステムと比較して、より多い(1桁多い)プログラミングサイクル数に耐えることができる。
図8は、例示的なグラフ800を表す。グラフ800は、メモリセル100の有効な消去を生じさせるために消去ゲート150に印加することが必要とされる電圧の増加の変動を表す。経時的に、メモリセル100が劣化するにつれて、有効なプログラミングを生じさるために、より大きい電圧を消去ゲート150に印加しなければならない。グラフ800は、プレログラミングパルスのピーク電圧に基づく、消去ゲート150の電圧の必要とされる増加量を示す。第1の棒は、いかなるプレプログラムパルスも示さず、その後の棒は、4.0V、5.0V、6.0V、7.0V、8.0V、及び9.0Vのプレプログラミングパルスが印加されるときに必要とされる電圧の増加を示す。
グラフ800に示されるように、低過ぎる又は高過ぎるプレプログラミング電圧を印加することは、最適電圧レベルと同じ程度に耐久性を高めない。プレプログラミング電圧が低過ぎる場合、浮遊ゲート140の最大電位の十分な低減を提供しないので、プログラミング工程の結果として、かなりの程度の劣化が起こる。プレプログラミング電圧が高過ぎる場合、プレプログラミング工程の結果として、かなりの程度の劣化が起こる。グラフ800に示されるように、5.0〜6.0Vのプレプログラミングパルスが最適である。
図9は、上述の実施形態を実現するためのシステムを表す。フラッシュアレイ910は、従来技術において周知の分割ゲートフラッシュメモリセルのアレイである。制御ゲート論理920は、プレプログラミングパルス及びプログラミングパルスを含む、実施形態の制御ゲート信号を発生させるために使用される。論理930は、(消去ゲート信号などの)他の信号を発生させるために使用され、チャージポンプ940は、実施形態によって必要とされる様々な電圧(例えば、プレプログラミングパルスのための6V及びプログラムパルスのための11V)を発生させる。
本発明は、本明細書で上述され、例示される実施形態(複数可)に限定されるものではないが、本開示の範囲内に入るありとあらゆる変形例を包含することを理解されたい。例えば、本明細書における本発明への言及は、いかなる最終的な請求項又は請求項の用語の範囲をも限定することを意図するものではなく、代わりに、一項以上の最終的な請求項によって網羅され得る1つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、いずれの最終的な特許請求の範囲も限定するものと見なされるべきではない。
Claims (20)
- 各セルが制御ゲートを備える複数の分割ゲートメモリセルをプログラムする方法であって、
プレプログラミング電圧を前記複数のセルの各々の前記制御ゲートに印加することであって、前記プレプログラミング電圧が、前記複数のセルをプログラムするには不十分である、印加することと、
プログラミング電圧を前記複数のセルの少なくともいくつかの前記制御ゲートに印加することであって、前記プログラミング電圧が、前記複数のセルの前記少なくともいくつかをプログラムするのに十分である、印加することと、を含む、方法。 - 前記複数のセルが、複数の語を含む、請求項1に記載の方法。
- 前記複数のセルが、ページを含む、請求項2に記載の方法。
- 前記複数のセルの前記少なくともいくつかが、唯一の語を含む、請求項2に記載の方法。
- 前記複数のセルの前記少なくともいくつかが、唯一の語を含む、請求項3に記載の方法。
- 前記プレプログラミング電圧が印加された後に、かつ前記プログラミング電圧が印加される前に、読み出し検証が行われない、請求項1に記載の方法。
- 前記プレプログラミング電圧が、前記プログラミング電圧よりも3ボルト〜6ボルト低い、請求項1に記載の方法。
- 前記プログラミング電圧が、8ボルト〜12ボルトである、請求項7に記載の方法。
- 前記プレプログラミング電圧の前記印加の持続時間が、前記プログラミング電圧の前記印加の持続時間よりも3〜10倍短い、請求項1に記載の方法。
- 前記プレプログラミング電圧の前記印加の持続時間が、前記プログラミング電圧の前記印加の持続時間よりも3〜10倍短い、請求項8に記載の方法。
- 各セルが制御ゲートを備える複数の分割ゲートメモリセルをプログラムする方法であって、
プレプログラミング電圧を前記複数のセルの各々の前記制御ゲートに印加することであって、前記プレプログラミング電圧が、前記複数のセルをプログラムするには不十分である、印加することと、
プログラミング電圧を前記複数のセルの少なくともいくつかの前記制御ゲートに印加することであって、前記プログラミング電圧が、前記複数のセルの前記少なくともいくつかをプログラムするのに十分である、印加することと、を含み、
前記プログラミング電圧が、従来のプログラミング電圧よりも高く、プレプログラミング電圧を印加する工程及びプログラミング電圧を印加する工程の、工程の総持続時間が、従来のプログラミングサイクルの持続時間よりも短い、方法。 - 前記複数のセルが、複数の語を含む、請求項11に記載の方法。
- 前記複数のセルが、ページを含む、請求項12に記載の方法。
- 前記複数のセルの前記少なくともいくつかが、唯一の語を含む、請求項12に記載の方法。
- 前記複数のセルの前記少なくともいくつかが、唯一の語を含む、請求項13に記載の方法。
- 前記プレプログラミング電圧が印加された後に、かつ前記プログラミング電圧が印加される前に、読み出し検証が行われない、請求項11に記載の方法。
- 前記プレプログラミング電圧が、前記プログラミング電圧よりも3ボルト〜6ボルト低い、請求項11に記載の方法。
- 前記プログラミング電圧が、8ボルト〜12ボルトである、請求項17に記載の方法。
- 前記プレプログラミング電圧の前記印加の持続時間が、前記プログラミング電圧の前記印加の持続時間よりも3〜10倍短い、請求項11に記載の方法。
- プレプログラミング電圧を印加する工程及びプログラミング電圧を印加する工程の、工程の総持続時間が、10μs未満である、請求項11に記載の方法。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510166483.7 | 2015-04-09 | ||
CN201510166483.7A CN106158027B (zh) | 2015-04-09 | 2015-04-09 | 用于对分离栅式非易失性存储器单元编程的系统和方法 |
PCT/US2016/025009 WO2016164229A1 (en) | 2015-04-09 | 2016-03-30 | System and method for programming split-gate, non-volatile memory cells |
US15/084,955 | 2016-03-30 | ||
US15/084,955 US10079061B2 (en) | 2015-04-09 | 2016-03-30 | System and method for programming split-gate, non-volatile memory cells |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018518002A true JP2018518002A (ja) | 2018-07-05 |
Family
ID=57277749
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017552908A Pending JP2018518002A (ja) | 2015-04-09 | 2016-03-30 | 分割ゲート不揮発性メモリセルをプログラムするためのシステム及び方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US10079061B2 (ja) |
EP (1) | EP3281203B1 (ja) |
JP (1) | JP2018518002A (ja) |
KR (1) | KR102134505B1 (ja) |
CN (1) | CN106158027B (ja) |
TW (1) | TWI600016B (ja) |
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- 2016-03-30 US US15/084,955 patent/US10079061B2/en active Active
- 2016-03-30 JP JP2017552908A patent/JP2018518002A/ja active Pending
- 2016-03-30 KR KR1020177032370A patent/KR102134505B1/ko active IP Right Grant
- 2016-03-30 EP EP16716125.6A patent/EP3281203B1/en active Active
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Publication number | Publication date |
---|---|
TW201638954A (zh) | 2016-11-01 |
KR102134505B1 (ko) | 2020-07-15 |
EP3281203B1 (en) | 2019-06-26 |
EP3281203A1 (en) | 2018-02-14 |
CN106158027B (zh) | 2020-02-07 |
US20160336072A1 (en) | 2016-11-17 |
TWI600016B (zh) | 2017-09-21 |
KR20170134722A (ko) | 2017-12-06 |
CN106158027A (zh) | 2016-11-23 |
US10079061B2 (en) | 2018-09-18 |
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---|---|---|---|
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