TW201541460A

TW201541460A - 降低記憶體臨限電壓的方法、非揮發性記憶體的抹除操作方法、及使用該方法的非揮發性記憶體

Info

Publication number: TW201541460A
Application number: TW103115503A
Authority: TW
Inventors: Chi-Pei Lu; Guan-De Lee
Original assignee: Macronix Int Co Ltd
Priority date: 2014-04-30
Filing date: 2014-04-30
Publication date: 2015-11-01
Also published as: TWI543172B

Abstract

一種非揮發性記憶體操作的方法及其裝置，用以改善非揮發性記憶體的低臨限電壓抹除狀態正確性。在此方法中，從非揮發性記憶體的多個記憶胞，根據一第一電壓與一第二電壓選擇至少一記憶胞，其中此第一電壓小於第二電壓，而第一電壓大於或等於非揮發性記憶體的抹除狀態電壓位準。此第二電壓小於或等於非揮發性記憶體的讀取電壓位準。對此至少一選定記憶胞施以一重整抹除操作，以抹除定記憶胞的電荷而降低此至少一選定記憶胞的臨限電壓。

Description

降低記憶體臨限電壓的方法、非揮發性記憶體的抹除操作方法、及使用該方法的非揮發性記憶體

本發明是有關於一種非揮發性記憶體操作的方法及其裝置，特別是有關一種降低記憶體臨限電壓的方法、改善非揮發性記憶體的記憶胞抹除狀態正確性的方法及其裝置。

非揮發性記憶如快閃記憶體，包括由浮動閘極(Floating gate)以及控制閘極(Control gate)組成之堆疊閘極。介電層(Dielectric layer)置於浮動閘極與控制閘極之間，而穿隧氧化層位於浮動閘極與基底之間。浮動閘極位於基底與控制閘極之間且處於 “浮動”狀態(亦即，不與任何電路進行電性連接)。控制閘極電性連接於字元線(Word line）。浮動閘極用以儲存電荷，而控制閘極用以控制資料寫入/讀取操作。具有浮動閘極結構之記憶胞可用作單一位元或多位元記憶胞等等。

在對快閃記憶體的記憶胞進行程式化以及抹除操作期間必須添加或移除之電荷限制在浮動閘極中，而在這些區域中累積以及移除電荷可能會隨時間改變了記憶胞之讀取、程式化以及抹除特徵。最終，電荷之累積改變了用於判定記憶胞狀態的臨限電壓(Threshold Voltage)。這歸因於記憶胞之臨限電壓偏移，普遍稱作干擾(Disturbance)現象。另外，在記憶胞之重複循環後的電荷損失(Charge Loss)亦導致臨限電壓(尤其是程式化臨限電壓)偏移以及效能退化(Performance Degradation)。由於干擾及/或電荷損失而發生之臨限電壓改變，阻止了記憶體元件正確地感測單元之位元的狀態。當記憶胞被不斷地按比例縮減且每兩個字線之間的距離變得太靠近時，上述可能產生的問題會更加的顯著。

而對快閃記憶體胞進行程式化以及抹除操作，必須藉由將來自記憶體單元之值(例如，資料位元之電壓位準)與參考值(Reference Value)進行比較，來判定儲存的單位元或多位元記憶胞之每一位元的狀態（包括程式化狀態或處於抹除狀態）。大體而言，在初始製造期間將參考單元預程式化並設定為抹除狀態以使得可提供穩定之參考值。當來自記憶體單元之值大於參考值時，判定記憶體單元為處於程式化狀態。另一方面，當記憶體單元之值小於參考值時，判定記憶體單元為處於抹除狀態。

圖1說明一說明記憶體元件之感測裕度(Sensing Window)的圖式。線102表示記憶體單元隨時間的理想程式臨限電壓。線104表示在考慮諸如位元干擾以及電荷損失之效應的情況下記憶體單元之程式臨限電壓隨時間之改變的實例。線106表示記憶體單元隨時間之理想抹除臨限電壓。線108表示在考慮諸如位元干擾以及電荷損失之效應的情況下記憶體單元之抹除臨限電壓隨時間之改變的實例。線110表示在先前技術中由記憶體元件之參考單元所提供的參考值，其如圖1所示隨時間保持恆定值。參看圖1，歸因於如位元干擾及/或電荷損失效應之效應，參考值110與記憶體單元之程式臨限電壓104之間的感測裕度112會隨時間而減小，這將增加感測誤差之可能性且降低記憶體元件之可靠性。

另外，在某些運用上，快閃記憶體在程式化過程需要先進行抹除。而此抹除的過程是需要針對整個快閃記憶體的記憶胞陣列(Cell Array)、各別的區塊(Blocks)、或是一群(Group)的記憶胞進行。在抹除的操作過程中，通常採用抹除脈衝(Erase Pulse)將記憶胞的臨限電壓移向一抹除目標位凖(Erase Target Level)。在某些應用上，在施以抹除脈衝(Erase Pulse)後，會進行一抹除確認操作(Erase Verify Operation)以確認在整個陣列、區塊、或是整群的記憶胞是否都已經完成抹除了。上述的施以抹除脈衝程序與進行抹除確認操作程序會不斷地進行，直到完成整個抹除程序。但在抹除的過程中，整個陣列、區塊、或是整群的記憶胞總是存在一定比例的尾端位元(Tail Bits)或是頑固位元(Stubborn Bits)，無法在施以一定的抹除脈衝後通過抹除確認操作的程序。這將對整個抹除操作會造成時間上的延遲。

上述隨著干擾、電荷累積之效應、或是其他的影響而造成記憶體胞之抹除臨限電壓隨時間之改變的情況，會產生許多低臨限狀態(LVT)的高邊界(High Boundary)的記憶胞數量的增加，降低記憶體元件之可靠性。而尾端位元或是頑固位元的記憶胞，也會造成整個抹除操作時間上的延遲。而當快閃記憶體的記憶胞不斷地按比例縮減時，或是在多位元操作之下，問題將更加的明顯。

本發明的揭露內容提出一種改善非揮發性記憶體的記憶胞抹除狀態正確性的方法及其裝置。

本發明多個實施範例其中之一，揭露一種降低記憶體臨限電壓的方法，適用非揮發性記憶體。在此實施例的方法，從非揮發性記憶體的多個記憶胞，根據一第一電壓與一第二電壓選擇至少一記憶胞，其中此第一電壓小於第二電壓，而第一電壓大於或等於非揮發性記憶體的抹除狀態電壓位準。此第二電壓小於或等於非揮發性記憶體的讀取電壓位準。對此至少一選定記憶胞施以一重整抹除操作，以抹除定記憶胞的電荷而降低此至少一選定記憶胞的臨限電壓。

在本發明實施範例之降低記憶體臨限電壓方法的一實施例，其中選擇此至少一記憶胞的步驟，包括對非揮發性記憶體中處於抹除狀態的所有記憶胞進行臨限電壓偵測，而將臨限電壓大於第一電壓而小於第二電壓的至少一個或多個記憶胞定義為選定記憶胞。

在本發明實施範例之降低記憶體臨限電壓方法的一實施例，第一電壓是可以根據臨限電壓大於第一電壓的記憶胞數量而調整。

在本發明實施範例之降低記憶體臨限電壓方法的一實施例，所述重整抹除操作包括藉由將第一閘極電壓施加於此至少一選定記憶胞之閘極，以及將第一汲極電壓施加於此至少一選定記憶胞之汲極，以抹除此選定記憶胞之閘極的電荷，並降低此至少一選定記憶胞的臨限電壓。

在本發明實施範例之降低記憶體臨限電壓的方法一實施例，抹除選定記憶胞之閘極的電荷方法包括將能帶對能帶間穿隧產生的熱電洞注入(BBHHI)法或FN-穿隧的電洞注入法將電洞注入閘極的浮動閘。

在本發明實施範例之降低記憶體臨限電壓的方法一實施例，所述重整抹除操作更包括對非揮發性記憶體的記憶胞未被選擇的其他記憶胞中，與選擇記憶胞同一字元線的部分其他記憶胞的閘極施以一第二閘極電壓，並對其汲極施以第一汲極電壓，與選擇記憶胞同一位元線的部分其他記憶胞的閘極施以第一閘極電壓，並對其汲極施以一第二汲極電壓，其中，第二閘極電壓與第二汲極電壓不會影響其他記憶胞的狀態。

在本發明實施範例之降低記憶體臨限電壓的方法的另一實施例，其中選擇至少一記憶胞的步驟包括對非揮發性記憶體的記憶胞進行一程式化/抹除操作。對記憶胞進行臨限電壓偵測，而將其臨限電壓大於第一電壓而小於第二電壓的記憶胞定義為選定記憶胞。

在本發明實施範例之降低記憶體臨限電壓的方法一實施例，更包括重覆此重整抹除操作直到每一選定記憶胞的臨限電壓低於非揮發性記憶體的抹除狀態電壓位準。

在本發明實施範例之降低記憶體臨限電壓的方法一實施例，適用的非揮發性記憶體為或反(NOR)型快閃記憶體、分離閘極(Split Gate)結構記憶體、浮閘記憶體(Floating gate memory)、氮化矽唯讀記憶體(Nitride read only memory)、奈米晶體(Nanocrystals)、並列式快閃記憶體(Parallel Flash Memory)、或序列介面(SPI)快閃記憶體其中之一。

本發明的揭露內容提出一種非揮發性記憶體的抹除操作方法。此方法包括對非揮發性記憶體的記憶胞進行一程式化/抹除操作。對記憶胞進行臨限電壓偵測，而將臨限電壓大於一第一電壓而小於一第二電壓的記憶胞定義為選定記憶胞。此第一電壓小於第二電壓，而第一電壓大於或等於非揮發性記憶體的一抹除狀態電壓位準。對選定記憶胞施以一重整抹除操作，以降低選定記憶胞的臨限電壓。重覆重整抹除操作直到每一選定記憶胞的臨限電壓低於非揮發性記憶體的抹除狀態電壓位準。

在本發明實施範例之非揮發性記憶體的抹除操作方法一實施例，更包括根據選定記憶胞的數量對選定記憶胞施以重整抹除操作。

在本發明實施範例之非揮發性記憶體的抹除操作方法一實施例，此抹除狀態電壓位準為非揮發性記憶體的標準抹除電壓，而第二電壓小於或等於非揮發性記憶體的讀取電壓。

在本發明實施範例之非揮發性記憶體的抹除操作方法一實施例，其中第一電壓根據臨限電壓大於第一電壓的記憶胞數量而調整。

在本發明實施範例之非揮發性記憶體的抹除操作方法一實施例，其中重整抹除操作包括藉由將第一閘極電壓施加於選定記憶胞之閘極，以及將第一汲極電壓施加於選定記憶胞之汲極，以抹除選定記憶胞之閘極的電荷，並降低選定記憶胞的臨限電壓。

在本發明實施範例之非揮發性記憶體的抹除操作方法一實施例，其中抹除選定記憶胞之閘極的電荷方法包括將能帶對能帶間穿隧產生的熱電洞注入(BBHHI)法或FN-穿隧的電洞注入法將電洞注入閘極的浮動閘。

在本發明實施範例之非揮發性記憶體的抹除操作方法一實施例，其中重整抹除操作更包括對非揮發性記憶體的記憶胞未被選擇的其他記憶胞中，與選擇記憶胞同一字元線的部分其他記憶胞的閘極施以一第二閘極電壓，並對其汲極施以第一汲極電壓。與選擇記憶胞同一位元線的部分其他記憶胞的閘極施以第一閘極電壓，並對其汲極施以一第二汲極電壓，其中，第二閘極電壓與第二汲極電壓不會影響其他該些記憶胞的狀態。

在本發明實施範例之非揮發性記憶體的抹除操作方法，適用的非揮發性記憶體為或反(NOR)型快閃記憶體、分離閘極(Split Gate)結構記憶體、浮閘記憶體(Floating gate memory)、氮化矽唯讀記憶體(Nitride read only memory)、奈米晶體(Nanocrystals)、並列式快閃記憶體(Parallel flash memory)、或序列介面(SPI)快閃記憶體其中之一。

本發明的揭露內容提出一種非揮發性記憶體，包括多個記憶胞與一電路。每個前述的記憶胞包括一閘極與位於基底中之一源極與一汲極。此電路電性耦接到這些記憶胞，此電路用以執行對記憶胞進行程式化/抹除操作以及重整抹除操作，其中當對記憶胞進行程式化/抹除操作後，根據位於抹除狀態的記憶胞進行臨限電壓偵測而選擇其臨限電壓高於一抹除狀態電壓位準的記憶胞定義為選定記憶胞，對選定記憶胞施以重整抹除操作，以使記憶胞通過程式化/抹除操作的確認程序。

在本發明實施範例之非揮發性記憶體，其中重整抹除操作包括將電洞注入該閘極的浮動閘而抹除該選定記憶胞之該閘極的電荷，以降低該選定記憶胞的臨限電壓。而在一實施範例中，包括能帶對能帶間穿隧產生的熱電洞注入(BBHHI)法或FN-穿隧的電洞注入法。

在本發明實施範例之非揮發性記憶體，更包括一電壓產生器，由所述電路控制產生第一閘極電壓與第一汲極電壓，其中此電路執行的重整抹除操作包括藉由將第一閘極電壓施加於選定記憶胞之閘極，以及將第一汲極電壓施加於選定記憶胞之汲極，以抹除選定記憶胞之閘極的電荷，並降低選定記憶胞的臨限電壓。

在本發明實施範例之非揮發性記憶體，此電壓產生器更產生第二閘極電壓與第二汲極電壓。電路執行的重整抹除操作更包括對非揮發性記憶體的記憶胞中未被選擇的其他記憶胞，與選擇記憶胞同一字元線的部分其他記憶胞的閘極施以第二閘極電壓，並對其汲極施以第一汲極電壓，與選擇記憶胞同一位元線的部分其他記憶胞的閘極施以第一閘極電壓，並對其汲極施以第二汲極電壓，其中，第二閘極電壓與第二汲極電壓不會影響其他記憶胞的狀態。

在本發明實施範例之非揮發性記憶體，可為或反(NOR)型快閃記憶體、分離閘極(Split Gate)結構記憶體、浮閘記憶體(Floating gate memory)、氮化矽唯讀記憶體(Nitride read only memory)、奈米晶體(Nanocrystals)、並列式快閃記憶體(Parallel flash memory)、序列介面(SPI)快閃記憶體。

本發明揭露的內容提出一種方法與架構，用以解決快閃記憶體隨著長時間循環操作而使臨限電壓位準飄移，或是在抹除過程中部分的尾端位元(Tail Bits)或是頑固位元(Stubborn Bits)之記憶胞無法有效抹除而使位於低臨限(LVT)的狀態不準確，使得讀取操作可能錯誤或是失敗的問題。

上述的方法與架構，不需要改變現有的實體結構，可在現有的架構下調整操作方法即可達成本發明所揭露的技術。而提出的方法與架構，因為採用獨立的架構，可以實現針對一個或是特定部分多個記憶胞進行，因此可以實現單一位元或記憶胞改善抹除狀態正確性的方法。

一般的抹除操作在一實施例中可以採用福勒-諾德漢穿隧(Fowler-Nordheim tunneling，FN-穿隧)技術。針對所選擇的記憶胞，對控制閘極施以相對高的負電壓(例如-5 V to -15 V) 並對P井界面(P-well Interface)(基底極或是汲極)施以相對低的正電壓(例如+5 V to +15 V)以引發福勒-諾德漢穿隧效應進行抹除電荷。而抹除的過程是需要針對例如各別的區塊(Blocks)或是一群(Group)的多個記憶胞同時進行，這些同時進行的多個記憶胞通常統稱為同一操作單元(Operation Unit)。一般而言，可以達到數百萬個記憶胞同時進行抹除操作。而抹除過程需要利用抹除脈衝將記憶胞的臨限電壓移向一抹除目標位凖，並進行抹除確認操作以確認記憶胞是否都已經完成抹除了。因此，上述的施以抹除脈衝與進行抹除確認操作程序會不斷地進行，直到完成整個抹除程序。

這些尾端位元或是頑固位元的記憶胞可以藉由抹除確認操作的掃描流程中辨識出其位置，例如經過一次或是數次施以抹除脈衝操作後，辨識並找出臨限電壓仍然大於確認臨限電壓(Verify Vt)的記憶胞。這些記憶胞可以認定位元狀態有問題而標示為需要進行重整抹除操作(Recovery Erase Operation)，以加速此操作單元(Operation Unit)的抹除程序與效率。

本發明揭露的實施例中提出一種在抹除程序中針對特定記憶胞選擇性地進行重整抹除操作(Recovery Erase Operation)的方法與架構。這些特定記憶胞例如經過掃描後取得位於低臨限狀態(LVT)的高邊界(High Boundary)的記憶胞位置，或是在抹除程序中被認定為尾端位元或是頑固位元的記憶胞，或是在經過一或數次施以抹除脈衝操作後仍無法通過抹除確認程序而加以標示的記憶胞，選擇性地進行重整抹除操作的方法。

本發明揭露的實施例中提出在抹除程序中針對特定記憶胞選擇性地進行重整抹除操作(Recovery Erase Operation)的方法，在一實施範例的中採用兩個確認臨限電壓，以便取得位於低臨限狀態(LVT)的高邊界(High Boundary)的記憶胞位置，或是在程式化以及抹除操作過程中，辨識出尾端位元或是頑固位元的記憶胞。而經過辨識得到的記憶胞，或是被標示尾端位元或是頑固位元的記憶胞，對其控制閘極施以相對高的負電壓(-Vg) 並對汲極(Drain)施以正電壓(Vd)，藉由能帶對能帶間穿隧產生的熱電洞注入(Band to Band Hot Hole Injection，BBHHI)或是FN-穿隧的抹除機制進行抹除電荷，以選擇性獨立地降低特定記憶胞的臨限電壓。而上述本實施例中對特定記憶胞選擇性地進行重整抹除操作(Recovery Erase Operation)的方法，可以獨立地降低這些記憶胞的臨限電壓，以減少這些特定記憶胞例如因為臨限電壓偏移而位於低臨限狀態(LVT)的高邊界的記憶胞或是尾端位元或是頑固位元的記憶胞的讀取錯誤或失敗的風險。

在此實施例對特定記憶胞選擇性地進行重整抹除操作(Recovery Erase Operation)的方法，對控制閘極所施以的負電壓(-Vg)可以盡可能的大，但是要避免F-N穿隧(例如電場小於10百萬伏特/公分)對在同一字元線(Word Line)中未選擇的記憶胞造成程式化的影響。而對於汲極(Drain)所施以正電壓(Vd)也可以盡可能的大，但是要避免接面崩潰(Junction Breakdown)以及需考慮的高汲極電壓所引起之行應力(Column Stress)對同一位元線(Bit Line)中未選擇的記憶胞造成的影響。

底下將依照圖式說明本發明揭露的實施例中所提出在抹除程序中針對特定記憶胞選擇性地進行重整抹除操作的方法，但並非以此為限制。

請參照圖2A與2B，是繪示本發明揭露的實施例中採用兩個確認臨限電壓值做為辨識尾端位元或是頑固位元記憶胞的選擇範圍分布示意圖。在一實施例中，提出針對特定記憶胞選擇性地進行重整抹除操作的方法是採用兩個確認臨限電壓值，以便在程式化以及抹除操作過程中辨識出尾端位元或是頑固位元的記憶胞。

請先參照圖2A，此分布示意圖包括抹除狀態記憶胞的低臨限電壓範圍LVT、程式化狀態記憶胞的高臨界電壓範圍HVT、以及讀取電壓範圍(RD)230。圖示中的PV、E V、RWL則分別為記憶體晶片的標準編程電壓(PV)、標準抹除電壓(EV)以及標準讀取電壓(RDWL)，且標準讀取電壓是介於標準編程電壓以及標準抹除電壓之間。而電壓範圍240則是讀取電壓範圍(RD)230與低臨限電壓電壓範圍LVT之差距，這部分是考量隨著時間以及程式化/抹除循環(Cycling)操作以及在循環後資料保存能力的退化(Retention After Cycling)可能導致讀取失敗的風險，而設計裕度(Design Margin)必須與抹除狀態記憶胞的臨限電壓的分佈保持一定的差距。而讀取電壓範圍230與高臨界電壓範圍HVT之差距包括電壓範圍250與電壓範圍260，其中電壓範圍250是考慮到隨著時間循環操作與以及資料保存能力退化的因素，而電壓範圍260則是考慮到程式化狀態下的干擾(Disturbance)現象。上述的設計裕度(Design Margin)大小也考慮到記憶胞不論是從最初抹除狀態(Initial Erase State)還是最初程式化狀態(Initial Program State)都與循環超過例如一萬次以上的抹除狀態及程式化狀態的斜率差異極大，因而導致擺動效能(swing performance)降低，進而影響記憶單元的操作、循環持久性(cycle endurance)以及資料保持性(retention) 。

在低臨限電壓範圍LVT，標號210代表記憶胞的初始臨界電壓分布圖。而隨著時間以及程式化/抹除循環操作後改變了用於判定記憶胞的臨限電壓狀態。經過統計後得到臨界電壓分布狀態如標號212以及214所示。而尾端位元或是頑固位元的記憶胞臨限電壓偏移就會分布在位於電壓範圍242的位置。電壓範圍242的大小是根據尾端位元或是頑固位元的記憶胞數量而定。隨著時間或其他干擾因素的影響，讀取電壓範圍(RD)230與低臨限電壓範圍LVT之差距(電壓範圍240)則會縮小而增加讀取錯誤的風險。而高臨界電壓範圍HVT中記憶胞的臨限電壓分布狀態如標號220所示。

請參照圖2B，在多個實施範例其中之一，本發明揭露的實施例中採用兩個確認臨限電壓值辨識尾端位元或是頑固位元的記憶胞的電壓可以採用任何兩個大於或是等於標準抹除電壓(EV)與小於標準讀取電壓(RDWL)之間的任兩個電壓值。例如圖所示電壓範圍242的邊緣電壓值EV2以及在讀取電壓範圍(RD)230的邊緣電壓值EV3。而電壓範圍242的邊緣電壓值EV2大小可以視經過統計後的尾端位元、或是低臨限電壓範圍LVT高電壓邊緣的位元、或是所謂無法往下調整臨限電壓值的頑固位元的記憶胞數量而設計或調整。在此調整機制中，可以預先設定尾端位元或是頑固位元的記憶胞數量門檻值加以設定，也可以依照數量的比例而調整，並不受限制。在一實施例中，EV2與EV3可以分別直接採用記憶體晶片的標準抹除電壓(EV)與標準讀取電壓(RDWL)。

請參照圖3，繪示說明本發明揭露內容多個實施範例其中之一，在抹除程序中針對特定記憶胞選擇性地進行重整抹除操作的方法流程示意圖。對快閃記憶體的記憶胞進行程式化/抹除操作，對記憶胞進行抹除的過程是需要針對整個快閃記憶體的記憶胞陣列(Cell Array)、各別的區塊(Blocks)、或是一群(Group)的記憶胞進行。在抹除的操作過程中，通常除了施以抹除脈衝將記憶胞的臨限電壓移向一抹除目標位凖外，更可進行抹除確認操作(Erase Verify Operation)以確認在整個陣列、區塊、或是整群的記憶胞是否都已經完成抹除。

本實施例對於掃描並選擇特定記憶胞以便進行重整抹除操作的流程包括以下的步驟，但並非以此為限制。步驟S310，對記憶胞進行對於程式化/抹除操作，同時，如步驟S320，掃描或是檢查記憶胞的臨限電壓值是否位於本實施例中採用的兩個確認臨限電壓值的範圍之間，如圖2B所定義的低臨限電壓狀態電壓範圍邊緣的電壓值EV2以及在讀取電壓範圍較低邊緣的電壓值EV3之間。若是在此範圍內，則對此屬於尾端位元的記憶胞進行重整抹除操作。而後進行步驟S340，也就是對下一個記憶胞進行程式化/抹除操作，而後繼續執行步驟S320與S330，一直到完成全部的記憶胞操作，例如對整個記憶胞陣列、整個區塊、或是整群的記憶胞。若記憶胞的臨限電壓值並非位於此兩個確認臨限電壓值的範圍之間，則直接進行步驟S340，對下一個記憶胞進行程式化/抹除操作，而後繼續執行步驟S320與S330。

根據本發明實施範例中所揭示掃描並選擇特定記憶胞以便進行重整抹除操作的流程，可以根據預先設定或是動態設定的兩個確認臨限電壓值，找出欲進行重整抹除操作的記憶胞，並針對一個或是特定部分多個尾端位元或是頑固位元的記憶胞進行抹除操作，因此可以實現單一位元或記憶胞進行抹除操作的方法，以增加操作的效率，並減少抹除操作裕度降低的風險。

請參照圖4A到圖4D，為繪示說明本發明揭露內容多個實施範例其中之一，針對特定記憶胞選擇性地進行重整抹除操作的方法示意圖。如圖4A所示，對於特定記憶胞410而言，其控制閘極電連接到一字元線(Word Line，WL)，而其汲極區電性連接到位元線(Bit Line，BL)以及其源極區電性連接到源極線(Source Line)。在記憶胞陣列或是整個區塊中，包括控制閘極與特定記憶胞410的控制閘極同樣電性連接到同一字元線(WL)的其他記憶胞。而記憶胞陣列或是整個區塊中也包括汲極區與特定記憶胞410的汲極區同樣電性連接到同一位元線(BL)的其他記憶胞。

為了方便說明本發明實施例中可以針對特定記憶胞選擇性地進行重整抹除操作的方法，在此分類為特定記憶胞410、同位元線未選擇的記憶胞、以及同字元線未選擇的記憶胞三種。但如前所述，被選擇用以進行重整抹除操作的特定記憶胞410的數量並不限於只有一個，也可以在記憶胞陣列或是整個區塊中，經由上述掃描並選擇程序得到多個特定記憶胞並同時加以進行重整抹除操作。而針對一個或是多個特定記憶胞進行重整抹除操作的方式可以例如紀錄所述特定記憶胞的位址、經由字元線(WL)與位元線(BL)的定位加以鎖定特定的對象進行。

請參照圖4B，是針對特定記憶胞進行重整抹除操作的剖面示意圖。特定記憶胞410包括源極區412、汲極區414、浮動閘極(Floating Gate，FG)416以及控制閘極(Control Gate，CG)418。介電層則置於浮動閘極416與控制閘極418之間，而穿隧氧化層位於浮動閘極416與基底之間，在此不再冗述。針對所選擇的特定記憶胞410，進行重整抹除操作包括對控制閘極(CG)418施以負電壓(-Vg，例如從0 V到-15V)，並對汲極區414施以正電壓(+Vd，例如從0V到10 V)，以便將電洞411注入浮動閘極416中以進行重整抹除操作。而此方式可採用能帶對能帶間穿隧產生的熱電洞注入(Band to Band Hot Hole Injection，BBHHI)法、FN-穿隧的電洞注入法、或其他任何的抹除機制以進行抹除電荷，並降低特定記憶胞410的臨限電壓。

請參照圖4C，是針對本實施例所揭露對特定記憶胞進行重整抹除操作時，對於在同位元線(BL)未選擇的記憶胞同時進行的操作剖面示意圖。針對同位元線(BL)未選擇的記憶胞，包括對控制閘極(CG)418施以很小的負電壓或是零電壓，並對汲極區因為與特定記憶胞同一位元線，所以都是施以相同的正電壓(+Vd，例如從0V到10 V)。上述的電壓值的選擇只需要避免電洞注入浮動閘極416即可。請參照圖4D，是針對本實施例所揭露對特定記憶胞進行重整抹除操作時，對於在同字元線(WL)未選擇的記憶胞同時進行的操作剖面示意圖。針對同字元線(WL)未選擇的記憶胞，由於與特定記憶胞410同一字元線(WL)，因此包括對控制閘極(CG)418施以相同的負電壓(-Vg，例如從0 V到-15V)，並對汲極區414施以零電壓。上述的電壓值的選擇只需要避免電洞注入浮動閘極416即可。

請參照圖5A到圖5D，為繪示採用本發明揭露內容的針對特定記憶胞選擇性地進行重整抹除操作中採用不同電壓值進行的結果示意圖。圖5A到5D的座標分別為已經常態編排(Normalization)的時間與經過重整抹除處理後的臨限電壓值飄移狀態示意圖。尾端位元或是頑固位元的記憶胞的臨限電壓值高於標準抹除電壓(EV)。請參照圖5A，若是對控制閘極(CG)施以第一負電壓(Vg1，其中Vg1＜0)，並對汲極區施以不同的正電壓(Vd1、Vd2、Vd3，其中Vd1＜Vd2＜Vd3)得到的效果非常不顯著，這也是採用一般的抹除操作無法將這些記憶胞的臨限電壓值降下來的情況。請參照圖5B，若是在減少施於控制閘極(CG)的電壓值(例如Vg1在減少3伏特，Vg1-3)，則對於汲極區施以不同的正電壓(Vd1、Vd2、Vd3)後，僅Vg1-3加上Vd3有降低臨限電壓值的效果。請參照圖5C，若是再度減少施於控制閘極(CG)的電壓值(例如Vg1在減少6伏特，Vg1-6)，則Vg1-3加上Vd3有部分臨限電壓值降低到標準抹除電壓(EV)以下。請參照圖5D，若是再度減少施於控制閘極(CG)的電壓值(例如Vg1在減少9伏特，Vg1-9)則效果更加顯著。但上述選擇的不同電壓值組合，必須考慮到同位元線或是同字元線的未選擇記憶胞造成的影響或是副作用。

請參照圖6A，為針對本實施例所揭露對特定記憶胞進行重整抹除操作時，對於在同字元線(WL)未選擇的記憶胞進行對控制閘極(CG)施以負電壓(-Vg，例如從0 V到-15V)產生的影響。例如在負電壓為-6V或是-9V時，如圖示中的Vg3或是Vg4，對於高臨限電壓值的記憶胞並未有明顯的影響。而請參照圖6B與圖6C，對於在相同位元線(BL)未選擇的記憶胞對汲極區都施以相同的正電壓操作時，對不同的電壓值組合(Vg, Vd2)、(Vg-3, Vd2)、(Vg, Vd3)、(Vg-3, Vd3)，分別對於低臨限電壓值的記憶胞(圖6B)或是高臨限電壓值的記憶胞(圖6C)都不會造成太大的影響。上述不同電壓值組合的選擇，仍可以考慮到同位元線或是同字元線的未選擇記憶胞加以調整。

本發明揭露的內容所提出對特定記憶胞進行重整抹除操作方法與架構，可以解決快閃記憶體至少一個或部分記憶胞隨著時間而使臨限電壓位準飄移的現象，或是在抹除過程中部分的尾端位元(Tail Bits)或是頑固位元(Stubborn Bits)之記憶胞無法有效抹除，使位於低臨限狀態(LVT)不準確，而使得讀取操作可能錯誤或是失敗的問題。上述對特定記憶胞進行重整抹除操作方法適用於非揮發性記憶體，包括各種單位元或多位元的快閃記憶體，例如或反(NOR)型快閃記憶體、分離閘極(Split Gate)結構記憶體、浮閘記憶體(Floating gate memory)、氮化矽唯讀記憶體(Nitride read only memory)、奈米晶體(Nanocrystals)、並列式快閃記憶體(Parallel Flash memory)、或序列介面(SPI)快閃記憶體等等。

圖7是繪示應用本發明所提出針對特定記憶胞選擇性地進行重整抹除操作方法的簡化電路方塊示意圖。電路760包括一個位於半導體基底之上的非揮發性記憶體（記憶胞陣列）702。一個列解碼器(row decoder)710耦接至多條字元線705，並沿著記憶胞陣列700中的各列而排列。一個行解碼器(column decoder)720耦接至多條位元線715，這些位元線715係沿著記憶胞陣列700中的各行而排列，並用以從記憶胞陣列700中的多位元記憶胞讀取並程式化資料。在匯流排760上會有位址供應給行解碼器720及列解碼器710。在方塊(block)730中的感應放大器及資料輸入結構(Sense Amplifiers and Data-in Structures)，係經由匯流排725而耦接至行解碼器720。資料會經由資料輸入線(Data-in Line)733，從電路上的輸入/輸出埠(input/output port)，或是從電路760的其他內部或外部資料源，輸入於方塊730中的資料輸入結構。在所述之實施例中，此電路760可以包括電壓產生電路以及其他電路，如泛用目的處理器、特定目的的應用電路，或以非揮發性記憶體（記憶胞陣列）所支持之整合模組。資料會經由資料輸出線(Data-out line)735，從方塊730中的感測放大器，輸出至位於電路760上的輸入/輸出埠或到外部資料目的地。重整抹除操作模組740用以針對所選擇的特定記憶胞進行選擇性地抹除與進行抹除確認的程序。而此重整抹除操作模組740可以整合到目前的控制器硬體架構中。此控制器可使用特定目的邏輯電路。在替代實施例中，此控制器包括一泛用目的處理器，係執行一電腦程式而控制此元件之操作。在又一實施例中，此控制器係使用了特定目的邏輯電路以及一泛用目的處理器之組合。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧程式臨限電壓
104‧‧‧程式臨限電壓隨時間之改變
106‧‧‧抹除臨限電壓
108‧‧‧抹除臨限電壓隨時間之改變
230‧‧‧讀取電壓範圍(RD)
240、242、250、260‧‧‧讀取電壓範圍與低臨限電壓電壓範圍之差距
LVT‧‧‧抹除狀態記憶胞的低臨限電壓範圍
HVT‧‧‧程式化狀態記憶胞的高臨界電壓範圍
PV‧‧‧記憶體晶片的標準編程電壓
EV‧‧‧標準抹除電壓
RDWL‧‧‧標準讀取電壓
S310~S340‧‧‧選擇性地進行重整抹除操作的方法流程
WL‧‧‧字元線(Word Line)
BL‧‧‧位元線(Bit Line)
410‧‧‧特定記憶胞
412‧‧‧源極區
414‧‧‧汲極區
416‧‧‧浮動閘極(Floating Gate)
418‧‧‧控制閘極(Control Gate)

圖1為說明一說明記憶體元件之感測裕度(Sensing Window)的示意圖。圖2A與2B為說明本發明揭露的實施例中採用兩個確認臨限電壓值做為辨識尾端位元或是頑固位元記憶胞的選擇範圍分布示意圖。圖3為繪示說明本發明揭露內容多個實施範例其中之一，在抹除程序中針對特定記憶胞選擇性地進行重整抹除操作的方法流程示意圖。圖4A到圖4D為繪示說明本發明揭露內容多個實施範例其中之一，針對特定記憶胞選擇性地進行重整抹除操作的方法示意圖。圖5A到圖5D為繪示說明採用本發明揭露內容的針對特定記憶胞選擇性地進行重整抹除操作中採用不同電壓值進行的結果示意圖。圖6A為說明與特定記憶胞在同字元線(WL)之未選擇的其他記憶胞進行重整抹除操作時的影響示意圖。圖6B與圖6C為說明與特定記憶胞在相同位元線(BL)之未選擇的記憶胞進行重整抹除操作時，分別對於低臨限電壓值的記憶胞或是高臨限電壓值的記憶胞的影響示意圖。圖7是繪示應用本發明所提出針對特定記憶胞選擇性地進行重整抹除操作方法的簡化電路方塊示意圖。

S310~S340‧‧‧選擇性地進行重整抹除操作的方法流程

Claims

一種降低記憶體臨限電壓的方法，適用於非揮發性記憶體，包括：從該非揮發性記憶體的多個記憶胞中，根據一第一電壓與一第二電壓選擇至少一記憶胞，其中該第一電壓小於該第二電壓，該第一電壓大於或等於該非揮發性記憶體的抹除狀態電壓位準，該第二電壓小於或等於該非揮發性記憶體的讀取電壓位準；以及對該至少一選定記憶胞施以一重整抹除操作，以抹除該定記憶胞的電荷而降低該至少一選定記憶胞的臨限電壓。
如申請專利範圍第1項所述之降低記憶體臨限電壓的方法，其中選擇該至少一記憶胞的步驟包括：對該非揮發性記憶體中處於抹除狀態的所有記憶胞進行臨限電壓偵測，而將臨限電壓大於該第一電壓而小於該第二電壓的該至少一個或多個記憶胞定義為該或該些選定記憶胞。
如申請專利範圍第2項所述之降低記憶體臨限電壓的方法，其中該第一電壓根據該臨限電壓大於該第一電壓的該些記憶胞數量而調整。
如申請專利範圍第2項所述之降低記憶體臨限電壓的方法，其中該重整抹除操作包括：藉由將第一閘極電壓施加於該至少一選定記憶胞之閘極，以及將第一汲極電壓施加於該至少一選定記憶胞之汲極，以抹除該選定記憶胞之該閘極的電荷，並降低該至少一選定記憶胞的該臨限電壓。
如申請專利範圍第4項所述之降低記憶體臨限電壓的方法，其中抹除該選定記憶胞之該閘極的電荷方法包括將能帶對能帶間穿隧產生的熱電洞注入(BBHHI)法或FN-穿隧的電洞注入法將電洞注入該閘極的浮動閘。
如申請專利範圍第4項所述之降低記憶體臨限電壓的方法，其中該第一閘極電壓為介於約0伏特至約-15伏特，而該第一汲極電壓為介於約0V到10 V之間。
如申請專利範圍第4項所述之降低記憶體臨限電壓的方法，其中該重整抹除操作更包括：對該非揮發性記憶體的該些記憶胞未被選擇的其他該些記憶胞中，與該選擇記憶胞同一字元線的部分其他該些記憶胞的閘極施以一第二閘極電壓，並對其汲極施以該第一汲極電壓，與該選擇記憶胞同一位元線的部分其他該些記憶胞的閘極施以該第一閘極電壓，並對其汲極施以一第二汲極電壓，其中，該第二閘極電壓與該第二汲極電壓不會影響其他該些記憶胞的狀態。
如申請專利範圍第7項所述之降低記憶體臨限電壓的方法，其中該第二閘極電壓為約為0伏特或遠小於該第一閘極電壓，而該第二汲極電壓約為0V。
如申請專利範圍第1項所述之降低記憶體臨限電壓的方法，其中選擇該至少一記憶胞的步驟包括：對該非揮發性記憶體的該些記憶胞進行一程式化/抹除操作；對該些記憶胞進行臨限電壓偵測，而將其臨限電壓大於該第一電壓而小於該第二電壓的該至少一個或多個記憶胞定義為該或該些選定記憶胞。
如申請專利範圍第1項所述之降低記憶體臨限電壓的方法，更包括重覆該重整抹除操作直到每一該或該些選定記憶胞的臨限電壓低於該非揮發性記憶體的該抹除狀態電壓位準。
如申請專利範圍第1項所述之降低記憶體臨限電壓的方法，其中該非揮發性記憶體為或反(NOR)型快閃記憶體、分離閘極(Split Gate)結構記憶體、浮閘記憶體(Floating gate memory)、氮化矽唯讀記憶體(Nitride read only memory)、奈米晶體(Nanocrystals)、並列式快閃記憶體(Parallel flash memory)、或序列介面(SPI)快閃記憶體其中之一。
一種非揮發性記憶體的抹除操作方法，包括：對該非揮發性記憶體的多個記憶胞進行一程式化/抹除操作；對該些記憶胞進行臨限電壓偵測，而將臨限電壓大於一第一電壓而小於一第二電壓的至少一個或部分該些記憶胞定義為選定記憶胞，該第一電壓小於該第二電壓，該第一電壓大於或等於該非揮發性記憶體的一抹除狀態電壓位準；對該至少一選定記憶胞施以一重整抹除操作，以降低該至少一選定記憶胞的臨限電壓；以及重覆該重整抹除操作直到每一該或該些選定記憶胞的臨限電壓低於該非揮發性記憶體的該抹除狀態電壓位準。
如申請專利範圍第12項所述之非揮發性記憶體的抹除操作方法，其中更包括根據該些選定記憶胞的數量對該些選定記憶胞施以該重整抹除操作。
如申請專利範圍第12項所述之非揮發性記憶體的抹除操作方法，其中，該抹除狀態電壓位準為該非揮發性記憶體的標準抹除電壓，該第二電壓小於或等於該非揮發性記憶體的讀取電壓。
如申請專利範圍第12項所述之非揮發性記憶體的抹除操作方法，其中該第一電壓根據該臨限電壓大於該第一電壓的該些記憶胞數量而調整。
如申請專利範圍第12項所述之非揮發性記憶體的抹除操作方法，其中該重整抹除操作包括：藉由將第一閘極電壓施加於該至少一選定記憶胞之閘極，以及將第一汲極電壓施加於該至少一選定記憶胞之汲極，以抹除該選定記憶胞之該閘極的電荷，並降低該至少一選定記憶胞的該臨限電壓。
如申請專利範圍第16項所述之非揮發性記憶體的抹除操作方法，其中抹除該選定記憶胞之該閘極的電荷方法包括將能帶對能帶間穿隧產生的熱電洞注入(BBHHI)法或FN-穿隧的電洞注入法將電洞注入該閘極的浮動閘。
如申請專利範圍第16項所述之非揮發性記憶體的抹除操作方法，其中該第一閘極電壓為介於約0伏特至約-15伏特，而該第一汲極電壓為介於約0V到10 V之間。
如申請專利範圍第16項所述之非揮發性記憶體的抹除操作方法，其中該重整抹除操作更包括：對該非揮發性記憶體的該些記憶胞未被選擇的其他該些記憶胞中，與該選擇記憶胞同一字元線的部分其他該些記憶胞的閘極施以一第二閘極電壓，並對其汲極施以該第一汲極電壓，與該選擇記憶胞同一位元線的部分其他該些記憶胞的閘極施以該第一閘極電壓，並對其汲極施以一第二汲極電壓，其中，該第二閘極電壓與該第二汲極電壓不會影響其他該些記憶胞的狀態。
如申請專利範圍第19項所述之非揮發性記憶體的抹除操作方法，其中該第二閘極電壓為約為0伏特或遠小於該第一閘極電壓，而該第二汲極電壓約為0V。
如申請專利範圍第12項所述之非揮發性記憶體的抹除操作方法，其中該非揮發性記憶體為或反(NOR)型快閃記憶體、分離閘極(Split Gate)結構記憶體、浮閘記憶體(Floating gate memory)、氮化矽唯讀記憶體(Nitride read only memory)、奈米晶體(Nanocrystals)、並列式快閃記憶體(Parallel flash memory)、或序列介面(SPI)快閃記憶體其中之一。
一非揮發性記憶體，包括：多個記憶胞，其中每個該記憶胞包括一閘極與位於基底中之一源極與一汲極；以及一電路，電性耦接到該些記憶胞，該電路用以執行對該些記憶胞進行程式化/抹除操作以及重整抹除操作，其中當對該些記憶胞進行該程式化/抹除操作後，根據位於抹除狀態的該些記憶胞進行臨限電壓偵測而選擇其臨限電壓高於一抹除狀態電壓位準的至少一個或部分該些記憶胞定義為選定記憶胞，對該至少一選定記憶胞施以該重整抹除操作，以使該些記憶胞通過該程式化/抹除操作的確認程序。
如申請專利範圍第22項所述之非揮發性記憶體，其中重整抹除操作包括將電洞注入該閘極的浮動閘而抹除該選定記憶胞之該閘極的電荷，以降低該選定記憶胞的臨限電壓。
如申請專利範圍第23項所述之非揮發性記憶體，其中該將電洞注入的方法包括能帶對能帶間穿隧產生的熱電洞注入(BBHHI)法或FN-穿隧的電洞注入法。
如申請專利範圍第22項所述之非揮發性記憶體，更包括：一電壓產生器，由該電路控制產生第一閘極電壓與第一汲極電壓，其中該電路執行的該重整抹除操作包括藉由將該第一閘極電壓施加於該至少一選定記憶胞之該閘極，以及將該第一汲極電壓施加於該至少一選定記憶胞之該汲極，以抹除該選定記憶胞之該閘極的電荷，並降低該至少一選定記憶胞的該臨限電壓。
如申請專利範圍第25項所述之非揮發性記憶體，其中該第一閘極電壓為介於約0伏特至約-15伏特，而該第一汲極電壓為介於約0V到10 V之間。
如申請專利範圍第25項所述之非揮發性記憶體，其中該電壓產生器由該電路控制產生第二閘極電壓與第二汲極電壓，其中該電路執行的該重整抹除操作更包括：對該非揮發性記憶體的該些記憶胞未被選擇的其他該些記憶胞中，與該選擇記憶胞同一字元線的部分其他該些記憶胞的閘極施以該第二閘極電壓，並對其汲極施以該第一汲極電壓，與該選擇記憶胞同一位元線的部分其他該些記憶胞的閘極施以該第一閘極電壓，並對其汲極施以該第二汲極電壓，其中，該第二閘極電壓與該第二汲極電壓不會影響其他該些記憶胞的狀態。
如申請專利範圍第27項所述之非揮發性記憶體，其中該第二閘極電壓為約為0伏特或遠小於該第一閘極電壓，而該第二汲極電壓約為0V。
如申請專利範圍第22項所述之非揮發性記憶體，其中該非揮發性記憶體為或反(NOR)型快閃記憶體、分離閘極(Split Gate)結構記憶體、浮閘記憶體(Floating gate memory)、氮化矽唯讀記憶體(Nitride read only memory)、奈米晶體(Nanocrystals)、並列式快閃記憶體(Parallel flash memory)、或序列介面(SPI)快閃記憶體其中之一。