JP2001057091A - ゲート電圧の制御よるマルチレベル不揮発性メモリのプログラミング方法 - Google Patents
ゲート電圧の制御よるマルチレベル不揮発性メモリのプログラミング方法Info
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
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- G11C11/5628—Programming or writing circuits; Data input circuits
Abstract
(57)【要約】
【課題】 ゲート電圧の制御によりプログラミング操作
の実行に必要な時間を最少化し得る不揮発性メモリのプ
ログラミング方法を提供する。 【解決手段】 プログラミング時に前プログラミングパ
ルスに対し値を増加した閾値電圧がプログラムされる各
セルのゲート端子に加えられ、プログラムすべきセルの
閾値電圧の増加は印加したゲート電圧増（ΔＶGP）分に
等しくなる。一の閾値レベルから次の閾値レベルに移す
ために各レベルに関連する閾値電圧の変動間隔を小さく
保持し全体プログラミング時間を低減するために、プロ
グラムすべき各セルには直ちにプログラムすべき電圧レ
ベル以下になるまで無検証で複数の連続パルスが供給さ
れ（１０７〜１０９）、そして検証工程（１１０）が実
行され、続いてプログラムすべきセルが所望の閾値に達
するまでプログラミング工程及び検証工程（１１２，１
１０，１１７，１１８）が続いて行われる。
の実行に必要な時間を最少化し得る不揮発性メモリのプ
ログラミング方法を提供する。 【解決手段】 プログラミング時に前プログラミングパ
ルスに対し値を増加した閾値電圧がプログラムされる各
セルのゲート端子に加えられ、プログラムすべきセルの
閾値電圧の増加は印加したゲート電圧増（ΔＶGP）分に
等しくなる。一の閾値レベルから次の閾値レベルに移す
ために各レベルに関連する閾値電圧の変動間隔を小さく
保持し全体プログラミング時間を低減するために、プロ
グラムすべき各セルには直ちにプログラムすべき電圧レ
ベル以下になるまで無検証で複数の連続パルスが供給さ
れ（１０７〜１０９）、そして検証工程（１１０）が実
行され、続いてプログラムすべきセルが所望の閾値に達
するまでプログラミング工程及び検証工程（１１２，１
１０，１１７，１１８）が続いて行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電圧の制御
よるマルチレベル不揮発性メモリのプログラミング方法
に関するものである。本発明は特に、セルの閾値電圧の
変更、すなわちフローティングゲート領域に記憶された
電荷量の変更によりセルプログラミングが実行されるフ
ローティングゲートセルからなる不揮発性メモリ（ＥＰ
ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ）に関するも
のである。しかしながら、本発明は、異なる形式のメモ
リセル（例えばＭＮＯＳ、すなわち金属−窒化物−酸化
物−半導体技術セル）にも適用することができる。
よるマルチレベル不揮発性メモリのプログラミング方法
に関するものである。本発明は特に、セルの閾値電圧の
変更、すなわちフローティングゲート領域に記憶された
電荷量の変更によりセルプログラミングが実行されるフ
ローティングゲートセルからなる不揮発性メモリ（ＥＰ
ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ）に関するも
のである。しかしながら、本発明は、異なる形式のメモ
リセル（例えばＭＮＯＳ、すなわち金属−窒化物−酸化
物−半導体技術セル）にも適用することができる。
【０００２】
【従来の技術】一層良く理解するために、図１において
ドレイン端子Ｄ、ソース端子Ｓ、制御ゲート端子ＣＧ
（以下ゲート端子と記載する）及びボディ端子Ｂを備え
た典型的なフローティングゲートメモリセルとの電気的
な関係を図で示す。図１にはさらに、フローティングゲ
ート領域ＦＧを示している。図面においては異なるメモ
リセルの記号すなわちいわゆる“分割ゲータ”を示して
いる。
ドレイン端子Ｄ、ソース端子Ｓ、制御ゲート端子ＣＧ
（以下ゲート端子と記載する）及びボディ端子Ｂを備え
た典型的なフローティングゲートメモリセルとの電気的
な関係を図で示す。図１にはさらに、フローティングゲ
ート領域ＦＧを示している。図面においては異なるメモ
リセルの記号すなわちいわゆる“分割ゲータ”を示して
いる。
【０００３】一般に、データ記憶密度を高め、従って物
理的メモリアレイサイズを減少するために、マルチレベ
ルプログラミング技術が研究されてきており、各メモリ
セルの閾値電圧は、ｍ個の所定のレベルのうち一のレベ
ルにプログラミングすることができる。ｍ＝２nの場
合、メモリセルはｎ＝ｌｏｇ2ｍに等しい多数の情報ビ
ットを記憶でき、二つのレベルだけ（“高い”レベル及
び“低い”レベル）をプログラミングでき、その結果単
位セル当たり単一ビット（ｍ＝２及びその結果ｎ＝１）
を記憶する従来の２レベルメモリに対し密度において明
らかに有利である。
理的メモリアレイサイズを減少するために、マルチレベ
ルプログラミング技術が研究されてきており、各メモリ
セルの閾値電圧は、ｍ個の所定のレベルのうち一のレベ
ルにプログラミングすることができる。ｍ＝２nの場
合、メモリセルはｎ＝ｌｏｇ2ｍに等しい多数の情報ビ
ットを記憶でき、二つのレベルだけ（“高い”レベル及
び“低い”レベル）をプログラミングでき、その結果単
位セル当たり単一ビット（ｍ＝２及びその結果ｎ＝１）
を記憶する従来の２レベルメモリに対し密度において明
らかに有利である。
【０００４】プログラム可能な閾値レベルは、読取り時
にエラーなしで認識できるようにするために、一定の相
互距離に配置されなければならない。さらに、閾値電圧
は正確に所望の値ではプログラミングされず、４−レベ
ルプログラム可能なセルに関して図２ａと図２ｂとの比
較によって示されるように、各レベルでは実際にある一
定の閾値電圧間隔に相応している。図２ａは理想的な例
を示し、そこでは４つの閾値電圧レベルの各々の正確な
プログラミングが得られると考えられ、一方、図２ｂは
より現実的な場合を示し、各論理値はある一定の閾値電
圧間隔に相応している。図２ａはまた、異なる閾値電圧
値とプログラムされたレベル（それぞれ０，１，２，
３）との間の限定しない例示として割当てられた対応関
係を示している。
にエラーなしで認識できるようにするために、一定の相
互距離に配置されなければならない。さらに、閾値電圧
は正確に所望の値ではプログラミングされず、４−レベ
ルプログラム可能なセルに関して図２ａと図２ｂとの比
較によって示されるように、各レベルでは実際にある一
定の閾値電圧間隔に相応している。図２ａは理想的な例
を示し、そこでは４つの閾値電圧レベルの各々の正確な
プログラミングが得られると考えられ、一方、図２ｂは
より現実的な場合を示し、各論理値はある一定の閾値電
圧間隔に相応している。図２ａはまた、異なる閾値電圧
値とプログラムされたレベル（それぞれ０，１，２，
３）との間の限定しない例示として割当てられた対応関
係を示している。
【０００５】各プログラム可能なレベルに相応する閾値
電圧の間隔は十分に減少されなければならず、それによ
りセルに記憶されたデータを安全に維持し認識すること
を保証するような相互距離に配置することができ、しか
も過度に広いグローバルな間隔を用いることなく全て所
望の論理レベルを割当てることができる。事実、実際の
理由と信頼性の理由とで決められたこの全体的な間隔に
ついて下方限界と上方限界との両方が存在する。種々の
記憶レベルに相応する閾値電圧間隔間の最適距離を計算
するために、読取りプログラミング回路の不正確さ及び
環境条件の変動、記憶電荷の縮退時間、並びに読取り及
びプログラミングノイズのような影響は、当業者に知ら
れるように、望ましくない記憶電荷変動をもたらすので
考慮されなければならない。
電圧の間隔は十分に減少されなければならず、それによ
りセルに記憶されたデータを安全に維持し認識すること
を保証するような相互距離に配置することができ、しか
も過度に広いグローバルな間隔を用いることなく全て所
望の論理レベルを割当てることができる。事実、実際の
理由と信頼性の理由とで決められたこの全体的な間隔に
ついて下方限界と上方限界との両方が存在する。種々の
記憶レベルに相応する閾値電圧間隔間の最適距離を計算
するために、読取りプログラミング回路の不正確さ及び
環境条件の変動、記憶電荷の縮退時間、並びに読取り及
びプログラミングノイズのような影響は、当業者に知ら
れるように、望ましくない記憶電荷変動をもたらすので
考慮されなければならない。
【０００６】適切なセルプログラミングを得るために、
一般にマルチレベル・セル・プログラミングは“プログ
ラム及び検証（ベリファイ）”として定義される技術に
より実行される。この技術により、プログラミング操作
は連続したプログラミングパルスにより実行され、そし
て各プログラミングパルスを加えた後、プログラムした
セル閾値電圧が、図３に概略的に示されるように、それ
ぞれの所望値に達したかどうかが検証され、あるセルが
所望の閾値レベルに到達すると、そのセルはプログラミ
ングパルスをさらに受けることはない。検証は、並列に
プログラムされる一群のセル（一以上のワード）におけ
る全てのセルに対して同時に実行され、そして任意の所
望のプログラミングレベルについて、それはセル閾値電
圧を予め設定した基準値Ｖref,iと直接又は間接に比較
することにある。プログラミング及び検証操作は、グル
ープ内の全てのセルがそれぞれ所望のレベルでプログラ
ムされるまで続く。
一般にマルチレベル・セル・プログラミングは“プログ
ラム及び検証（ベリファイ）”として定義される技術に
より実行される。この技術により、プログラミング操作
は連続したプログラミングパルスにより実行され、そし
て各プログラミングパルスを加えた後、プログラムした
セル閾値電圧が、図３に概略的に示されるように、それ
ぞれの所望値に達したかどうかが検証され、あるセルが
所望の閾値レベルに到達すると、そのセルはプログラミ
ングパルスをさらに受けることはない。検証は、並列に
プログラムされる一群のセル（一以上のワード）におけ
る全てのセルに対して同時に実行され、そして任意の所
望のプログラミングレベルについて、それはセル閾値電
圧を予め設定した基準値Ｖref,iと直接又は間接に比較
することにある。プログラミング及び検証操作は、グル
ープ内の全てのセルがそれぞれ所望のレベルでプログラ
ムされるまで続く。
【０００７】一定時間長の一組のプログラミングパルス
が不揮発性メモリセルに加えられると、ドレイン端子電
圧は一定に保持され、ゲート端子電圧は各パルスで一定
の値ΔＶGP（ステップゲート電圧）分増大され、最初の
遷移ステップの後（一般には最初のパルス中にゲート端
子に適切な電圧が供給される場合には数パルスの後）、
セル閾値電圧は各パルスについてΔＶGPに等しいΔＶTH
分増加することが立証されてきた（例えば、文献Proced
ings of Internal Conference on ElectronicCircuits
and Systems Rhodes, Greece, pp.1003-1008 中のC. Ca
lligaro, A. Manstretta, A. Modelli, G. Torelli 著
“Technological and design constraints for multile
vel flash memories”参照）。従って、最初の遷移ステ
ップの後、関係式、 ΔＶTH＝ΔＶGP （１） が得られる。
が不揮発性メモリセルに加えられると、ドレイン端子電
圧は一定に保持され、ゲート端子電圧は各パルスで一定
の値ΔＶGP（ステップゲート電圧）分増大され、最初の
遷移ステップの後（一般には最初のパルス中にゲート端
子に適切な電圧が供給される場合には数パルスの後）、
セル閾値電圧は各パルスについてΔＶGPに等しいΔＶTH
分増加することが立証されてきた（例えば、文献Proced
ings of Internal Conference on ElectronicCircuits
and Systems Rhodes, Greece, pp.1003-1008 中のC. Ca
lligaro, A. Manstretta, A. Modelli, G. Torelli 著
“Technological and design constraints for multile
vel flash memories”参照）。従って、最初の遷移ステ
ップの後、関係式、 ΔＶTH＝ΔＶGP （１） が得られる。
【０００８】この関係式は、プログラミングパルスがプ
ロセス及びセルの形式に依存しかつ一般的なセルの場合
に数百ｎｓ〜１μｓの範囲に含まれ得る最小値より大き
な時間長をもつ場合に有効である。
ロセス及びセルの形式に依存しかつ一般的なセルの場合
に数百ｎｓ〜１μｓの範囲に含まれ得る最小値より大き
な時間長をもつ場合に有効である。
【０００９】関係式（１）は任意のセルについて有効で
あるが、最後のプログラミングパルス中にセルゲート端
子に印加された電圧値とそのようなパルスの終了時にセ
ルの到達した閾値電圧値ΔＶTHとの関係は特定のセルの
場合には先駆的には決めることができない。言い換えれ
ば、関係式（１）は、絶対値ではなく各プログラミング
パルスにおける閾値電圧増加を示している。このような
絶対値は事実、製造プロセスに関連した種々のファクタ
に依存する（例えばホットチャンネル電子注入によるプ
ログラム可能なセルの場合、第１に有効セルチャンネル
長さに依存する）。
あるが、最後のプログラミングパルス中にセルゲート端
子に印加された電圧値とそのようなパルスの終了時にセ
ルの到達した閾値電圧値ΔＶTHとの関係は特定のセルの
場合には先駆的には決めることができない。言い換えれ
ば、関係式（１）は、絶対値ではなく各プログラミング
パルスにおける閾値電圧増加を示している。このような
絶対値は事実、製造プロセスに関連した種々のファクタ
に依存する（例えばホットチャンネル電子注入によるプ
ログラム可能なセルの場合、第１に有効セルチャンネル
長さに依存する）。
【００１０】これは、図４に概略的に示され、各プログ
ラミングパルスＮを印加した後の閾値電圧を座標に沿っ
て表し（横座標に沿って示し）、そしてそれによって得
られた点を結ぶことによって得られた三つの異なるセル
についての閾値電圧ＶTHの反応を示す（特に曲線Ａ，
Ｂ，Ｃは、それぞれチャネル長が増大したセルに関す
る）。最初の初期ステップの後、認められ得るように、
閾値電圧は三本の相互に平行な直線に沿って各プログラ
ミングパルスにおいて増加ΔＶGPで線形的に増加する。
実際には、上記関係式（１）から三本の直線のうちのど
れにおいて特定のセルの閾値電圧がプログラミング中に
動くかを知ることはできず、その結果、各パルスの後に
到達した絶対閾値電圧値ＶTHを計算することはできな
い。
ラミングパルスＮを印加した後の閾値電圧を座標に沿っ
て表し（横座標に沿って示し）、そしてそれによって得
られた点を結ぶことによって得られた三つの異なるセル
についての閾値電圧ＶTHの反応を示す（特に曲線Ａ，
Ｂ，Ｃは、それぞれチャネル長が増大したセルに関す
る）。最初の初期ステップの後、認められ得るように、
閾値電圧は三本の相互に平行な直線に沿って各プログラ
ミングパルスにおいて増加ΔＶGPで線形的に増加する。
実際には、上記関係式（１）から三本の直線のうちのど
れにおいて特定のセルの閾値電圧がプログラミング中に
動くかを知ることはできず、その結果、各パルスの後に
到達した絶対閾値電圧値ＶTHを計算することはできな
い。
【００１１】このような原理をプログラミング及び検証
技法に適用することにより、メモリセルは、一定の長さ
と、一定のドレイン電圧と、二つの後続のパルス間のΔ
ＶGPに等しく一定に増加する漸増ゲート電圧とを有する
プログラミングパルスを印加することによりプログラム
される。その結果、図５に示すようなゲート端子電圧が
得られる。理想的条件のもとでは、この技法は、プログ
ラムしたレベルに相応する間隔の幅（以下プログラムレ
ベル幅と記載する）はΔＶGPに等しい。実際、プログラ
ミング中に所望のプログラミングレベル（ｉ番目のレベ
ル）に相応する閾値電圧に到達し、そして検証操作中の
比較基準レベルがＶref,iに等しいパルスの前のｉ−１
番目のプログラミングパルスはＶref.iより低くしかも
これの次の閾値電圧を決め、ｉ番目のプログラミングパ
ルスが供給されると、閾値電圧は前の値にΔＶGPを加え
た値に等しくなり、Ｖref,i＋ΔＶGPより大きくない。
実際に、レベルＶTH,iにおけるプログラムセル対する閾
値電圧は、０とΔＶGPとの間に含まれる量だけ基準値Ｖ
ref,iより大きい。
技法に適用することにより、メモリセルは、一定の長さ
と、一定のドレイン電圧と、二つの後続のパルス間のΔ
ＶGPに等しく一定に増加する漸増ゲート電圧とを有する
プログラミングパルスを印加することによりプログラム
される。その結果、図５に示すようなゲート端子電圧が
得られる。理想的条件のもとでは、この技法は、プログ
ラムしたレベルに相応する間隔の幅（以下プログラムレ
ベル幅と記載する）はΔＶGPに等しい。実際、プログラ
ミング中に所望のプログラミングレベル（ｉ番目のレベ
ル）に相応する閾値電圧に到達し、そして検証操作中の
比較基準レベルがＶref,iに等しいパルスの前のｉ−１
番目のプログラミングパルスはＶref.iより低くしかも
これの次の閾値電圧を決め、ｉ番目のプログラミングパ
ルスが供給されると、閾値電圧は前の値にΔＶGPを加え
た値に等しくなり、Ｖref,i＋ΔＶGPより大きくない。
実際に、レベルＶTH,iにおけるプログラムセル対する閾
値電圧は、０とΔＶGPとの間に含まれる量だけ基準値Ｖ
ref,iより大きい。
【００１２】その結果、例えば検証中の読取り回路の不
正確さのようなプログラムレベルを広げさせる他の影響
があるが、一般に、セルゲート端子に加えられるプログ
ラミング電圧の増分ΔＶGPの減少はプログラミングレベ
ルの幅の減少をもたらし、上記のように予め決められた
間隔内でレベル自体を良好に割当てることができる。
正確さのようなプログラムレベルを広げさせる他の影響
があるが、一般に、セルゲート端子に加えられるプログ
ラミング電圧の増分ΔＶGPの減少はプログラミングレベ
ルの幅の減少をもたらし、上記のように予め決められた
間隔内でレベル自体を良好に割当てることができる。
【００１３】
【発明が解決しようとする課題】他方、増分ΔＶGPの減
少は、予定の初期値から始まって予め設定した最終閾値
電圧に達するのに必要なプログラミング及び検証パルス
の数を対応させて増加する必要がある。
少は、予定の初期値から始まって予め設定した最終閾値
電圧に達するのに必要なプログラミング及び検証パルス
の数を対応させて増加する必要がある。
【００１４】プログラミングパルス及び検証パルスの数
の増加は、予め設定した閾値レベルでメモリセルをプロ
グラムするのに要する全体時間を増大させる。事実、完
全なプログラミング工程及び検証工程に必要な時間は、
上記の短時間プログラミングパルス（１μｓ以下）の全
ての場合に単一のプログラミングパルスに対する時間よ
り大きい。事実、各プログラミングパルスと次の検証操
作工程との間において、プログラミング回路を非活性化
し、集積回路内の読取り回路を付勢し、そしてある一定
の長さの時間を必要とする精度の十分な所望値に到達す
るようにセルに加えるべき読取り電圧を待つ必要があ
る。さらに、バイアス電圧に必要な精度は隣接プログラ
ムレベルに相応する閾値電圧間の距離の減少と共に増加
する（セル電流は読取り時及び従って検証操作時に、ド
レイン及びゲート端子に加えられる電圧の値に正確に依
存する）。
の増加は、予め設定した閾値レベルでメモリセルをプロ
グラムするのに要する全体時間を増大させる。事実、完
全なプログラミング工程及び検証工程に必要な時間は、
上記の短時間プログラミングパルス（１μｓ以下）の全
ての場合に単一のプログラミングパルスに対する時間よ
り大きい。事実、各プログラミングパルスと次の検証操
作工程との間において、プログラミング回路を非活性化
し、集積回路内の読取り回路を付勢し、そしてある一定
の長さの時間を必要とする精度の十分な所望値に到達す
るようにセルに加えるべき読取り電圧を待つ必要があ
る。さらに、バイアス電圧に必要な精度は隣接プログラ
ムレベルに相応する閾値電圧間の距離の減少と共に増加
する（セル電流は読取り時及び従って検証操作時に、ド
レイン及びゲート端子に加えられる電圧の値に正確に依
存する）。
【００１５】同様に、検証工程の後にプログラミング工
程が続く場合、読取り回路を非活性化し、そしてさらに
時間の損失を伴ってプログラミング回路を付勢する必要
がある。従って完全なプログラミング工程及び検証工程
の時間はＴGP（１＋η）に等しく、ここでＴGPはプログ
ラミングパルスの長さであり、ηは０より大きく、通常
１台であり得る。
程が続く場合、読取り回路を非活性化し、そしてさらに
時間の損失を伴ってプログラミング回路を付勢する必要
がある。従って完全なプログラミング工程及び検証工程
の時間はＴGP（１＋η）に等しく、ここでＴGPはプログ
ラミングパルスの長さであり、ηは０より大きく、通常
１台であり得る。
【００１６】従って、特殊な要求に関連して、プログラ
ムレベルの正確さ（増分ΔＶGPが小さく、従って完全な
プログラミング及び検証工程の数が多い）と全体操作速
度との間の妥協の選択を行う必要がある。
ムレベルの正確さ（増分ΔＶGPが小さく、従って完全な
プログラミング及び検証工程の数が多い）と全体操作速
度との間の妥協の選択を行う必要がある。
【００１７】従って、本発明の目的は、同じ数のプログ
ラミングパルスで完全なプログラミング操作を実行する
のに必要な全体時間を最少化し、正確さと全体プログラ
ミング時間との妥協を改善できるプログラミング方法を
提供することにある。
ラミングパルスで完全なプログラミング操作を実行する
のに必要な全体時間を最少化し、正確さと全体プログラ
ミング時間との妥協を改善できるプログラミング方法を
提供することにある。
【００１８】
【課題を解決するための手段】本発明によれば、一組の
プログラミングパルスを印加する工程を備え、各プログ
ラミングパルスにおいてゲート端子に前プログラミング
パルスより値の大きいゲート電圧を印加し、検証工程に
追従する検証なしで複数の連続したプログラミングパル
スを周期的に印加することを特徴とする不揮発性メモリ
セルのプログラミング方法が提供される。
プログラミングパルスを印加する工程を備え、各プログ
ラミングパルスにおいてゲート端子に前プログラミング
パルスより値の大きいゲート電圧を印加し、検証工程に
追従する検証なしで複数の連続したプログラミングパル
スを周期的に印加することを特徴とする不揮発性メモリ
セルのプログラミング方法が提供される。
【００１９】
【発明の実施の形態】本発明をさらに良く理解するため
に、以下単に本発明を限定しない例として、添付図面を
参照して本発明の幾つかの好ましい実施の形態について
説明する。
に、以下単に本発明を限定しない例として、添付図面を
参照して本発明の幾つかの好ましい実施の形態について
説明する。
【００２０】全体のプログラミング時間を減少しそして
十分に正確なプログラムレベルを得る課題を解決するた
めに、二つの続くレベルの公称値間の間隔は多数の間隔
に分割され、これらの間隔の幅は、プログラミング中に
印加されたゲート電圧増加に、この増加より小さい幅の
間隔を加えたものに等しい。レベル間の間隔が一定であ
るか又は加えられたゲート電圧増分ΔＶGPの正確な整数
倍であることは強制的ではない。そしてプログラミング
は、中間で検証工程を実行することなしに、多数の予め
設定した増分に等しい多数のプログラミングパルスを印
加することにより実施され、また到達した閾値電圧の検
証は、おそらく、到達した閾値電圧がプログラミングさ
れるセルの少なくも一つに対して考察したレベルに対す
る所望の最少閾値電圧に等しいか又はそれより僅かに高
い時に、多数のプログラミング工程が実行された後にの
み実行される。慎重には、検証操作は、提供されたプロ
グラミングレベルに相応する達成されるべき所望の閾値
電圧の直前のものであると考えられるプログラミングパ
ルスの後に実施することができる。
十分に正確なプログラムレベルを得る課題を解決するた
めに、二つの続くレベルの公称値間の間隔は多数の間隔
に分割され、これらの間隔の幅は、プログラミング中に
印加されたゲート電圧増加に、この増加より小さい幅の
間隔を加えたものに等しい。レベル間の間隔が一定であ
るか又は加えられたゲート電圧増分ΔＶGPの正確な整数
倍であることは強制的ではない。そしてプログラミング
は、中間で検証工程を実行することなしに、多数の予め
設定した増分に等しい多数のプログラミングパルスを印
加することにより実施され、また到達した閾値電圧の検
証は、おそらく、到達した閾値電圧がプログラミングさ
れるセルの少なくも一つに対して考察したレベルに対す
る所望の最少閾値電圧に等しいか又はそれより僅かに高
い時に、多数のプログラミング工程が実行された後にの
み実行される。慎重には、検証操作は、提供されたプロ
グラミングレベルに相応する達成されるべき所望の閾値
電圧の直前のものであると考えられるプログラミングパ
ルスの後に実施することができる。
【００２１】実際には、プログラムレベル形態及び増分
値ΔＶGPは、ΔＶGPの増分によるレベルの拡張はレベル
の公称値間の距離より非常に小さい。例えば、一つのプ
ログラミングレベルから別のプログラミングレベルへ移
るのに、７つのプログラミング工程が実行される。この
ような形態は、既存の不正確な条件を考慮するように隣
接したプログラム可能なレベル間に適切な分離ギャップ
を割当てるために高いプログラムレベル精度が望まれ
る、単位セル当たり複数のプログラム可能なレベルをも
つメモリの場合に有利に使用される。
値ΔＶGPは、ΔＶGPの増分によるレベルの拡張はレベル
の公称値間の距離より非常に小さい。例えば、一つのプ
ログラミングレベルから別のプログラミングレベルへ移
るのに、７つのプログラミング工程が実行される。この
ような形態は、既存の不正確な条件を考慮するように隣
接したプログラム可能なレベル間に適切な分離ギャップ
を割当てるために高いプログラムレベル精度が望まれ
る、単位セル当たり複数のプログラム可能なレベルをも
つメモリの場合に有利に使用される。
【００２２】このような形態は図６に示され、続くレベ
ルの公称値間の距離はΔＶDISTで表され、レベルの幅は
ΔＶGPで表される。図６において、容易に理解するため
（しかし本発明を限定するようにではなく）、異なるレ
ベルの公称値間には常に同じ距離ΔＶDISTが存在する。
ΔＶGPの関数としての項ΔＶDISTは、 ΔＶDIST＝ＣΔＶGP＝（Ｎ＋α）ΔＶGP （２） ここで、Ｃ＝ΔＶDIST／ΔＶGP、ＮはＣを打切ることに
より得られた整数値であり、またαは０≦α＜１の結果
としての十進値に等しく、続くレベル間の距離がプログ
ラミング工程の正確な倍数である場合にのみ、０に等し
い。例えば、ΔＶ DIST＝１ＶでΔＶGP＝０．１４Ｖであ
る場合には、α＝０．０２である。
ルの公称値間の距離はΔＶDISTで表され、レベルの幅は
ΔＶGPで表される。図６において、容易に理解するため
（しかし本発明を限定するようにではなく）、異なるレ
ベルの公称値間には常に同じ距離ΔＶDISTが存在する。
ΔＶGPの関数としての項ΔＶDISTは、 ΔＶDIST＝ＣΔＶGP＝（Ｎ＋α）ΔＶGP （２） ここで、Ｃ＝ΔＶDIST／ΔＶGP、ＮはＣを打切ることに
より得られた整数値であり、またαは０≦α＜１の結果
としての十進値に等しく、続くレベル間の距離がプログ
ラミング工程の正確な倍数である場合にのみ、０に等し
い。例えば、ΔＶ DIST＝１ＶでΔＶGP＝０．１４Ｖであ
る場合には、α＝０．０２である。
【００２３】レベルｉからレベルｉ＋１へメモリセルを
プログラムするために、式（２）に従ってΔＶTHとΔＶ
GPとの間の直線関係が有効である特性領域にすでにある
と仮定すると、ｉ番目のレベルに関する前に到達した有
効電圧がＶｍ、１＋αΔＶGPより大きいか小さいかに関
連するＮ個又はＮ＋１個のプログラミングパルスを加え
る必要があり、Ｖm,1はｉ番目のレベルの最大値（すな
わち理想的に基準レベル値Ｖref,i）である。特に、上
記の考察した例では、レベル“１”の到達閾値電圧が公
称値１Ｖに等しいとすると、Ｖm,1＝１Ｖ、Ｖm,2＝２
Ｖ、Ｖm,3＝３Ｖである場合、レベル“１”からレベル
“２”へ移るのに、Ｎ＋１＝８個のパルスが必要であ
り、その後、有効到達閾値電圧は２．１２Ｖとなり、ま
たレベル“２”のこの値からレベル“３”へ移るのには
７個のパルスが必要であり、そして到達する有効閾値電
圧は３．１Ｖに等しくなる。
プログラムするために、式（２）に従ってΔＶTHとΔＶ
GPとの間の直線関係が有効である特性領域にすでにある
と仮定すると、ｉ番目のレベルに関する前に到達した有
効電圧がＶｍ、１＋αΔＶGPより大きいか小さいかに関
連するＮ個又はＮ＋１個のプログラミングパルスを加え
る必要があり、Ｖm,1はｉ番目のレベルの最大値（すな
わち理想的に基準レベル値Ｖref,i）である。特に、上
記の考察した例では、レベル“１”の到達閾値電圧が公
称値１Ｖに等しいとすると、Ｖm,1＝１Ｖ、Ｖm,2＝２
Ｖ、Ｖm,3＝３Ｖである場合、レベル“１”からレベル
“２”へ移るのに、Ｎ＋１＝８個のパルスが必要であ
り、その後、有効到達閾値電圧は２．１２Ｖとなり、ま
たレベル“２”のこの値からレベル“３”へ移るのには
７個のパルスが必要であり、そして到達する有効閾値電
圧は３．１Ｖに等しくなる。
【００２４】その結果、レベルｉからレベルｉ＋１への
セルの閾値を得るために、各パルスの後いかなる検証も
実施することなしに、増分ΔＶGPで増大するゲート電圧
によりＮ−１個のプログラミングパルスが加えられる
が、これではセルがまだレベルｉ＋１番目に達し得てい
ない。そこでゲート電圧増分ΔＶGPをもつ別のパルス
（Ｎ番目）が加えられ、検証操作が実行される。閾値電
圧がまだ到達してない場合には、厳格には必要でないに
しても閾値電圧がすでにレベルｉ＋１番目に到達してな
ければならないので、設けられた増加をもってさらに増
加したゲート電圧をもつさらに別のパルス（Ｎ＋１番
目）が加えられ、そして結果的に、別の検証工程が続い
て行われる。
セルの閾値を得るために、各パルスの後いかなる検証も
実施することなしに、増分ΔＶGPで増大するゲート電圧
によりＮ−１個のプログラミングパルスが加えられる
が、これではセルがまだレベルｉ＋１番目に達し得てい
ない。そこでゲート電圧増分ΔＶGPをもつ別のパルス
（Ｎ番目）が加えられ、検証操作が実行される。閾値電
圧がまだ到達してない場合には、厳格には必要でないに
しても閾値電圧がすでにレベルｉ＋１番目に到達してな
ければならないので、設けられた増加をもってさらに増
加したゲート電圧をもつさらに別のパルス（Ｎ＋１番
目）が加えられ、そして結果的に、別の検証工程が続い
て行われる。
【００２５】このような構成は図７に例として示され、
Ｎが４であり、検証工程が直ちに正の結果をもたらすも
のとして、本発明によるセルのプログラミング中のゲー
ト電圧が示されている。図７は図５と比較されなければ
ならず、本発明によりいかに同じ全体時間を有するより
多くの数のプログラミングパルスを加えることができる
かが示されている。
Ｎが４であり、検証工程が直ちに正の結果をもたらすも
のとして、本発明によるセルのプログラミング中のゲー
ト電圧が示されている。図７は図５と比較されなければ
ならず、本発明によりいかに同じ全体時間を有するより
多くの数のプログラミングパルスを加えることができる
かが示されている。
【００２６】このようにして、各プログラミング工程に
ついて検証工程を実行する公知の解決方法に対して、高
い時間的利点が得られる。事実、一つのプログラム値か
ら次のプログラム値へ移るのにＮ個のプログラミング工
程が要求される場合には、公知の解決法ではＮ（１＋
η）ＴGPに等しい時間が必要であるが、本発明の方法で
は（Ｎ＋η）ＴGPに等しい時間が必要であり、（Ｎ−
１）ηＴGPに等しい時間の節約が得られる。代わりにＮ
＋１個のプログラミング工程が必要な場合には、必要な
時間は各レベルについての最終プログラミング工程に続
いて検証工程が行われるかどうかに関連して（Ｎ＋１＋
２η）ＴGP又は（Ｎ＋１＋η）ＴGPに等しく、それぞれ
（Ｎ−１）ηＴGP又はＮηＴGPに等しい時間節約が得ら
れる。
ついて検証工程を実行する公知の解決方法に対して、高
い時間的利点が得られる。事実、一つのプログラム値か
ら次のプログラム値へ移るのにＮ個のプログラミング工
程が要求される場合には、公知の解決法ではＮ（１＋
η）ＴGPに等しい時間が必要であるが、本発明の方法で
は（Ｎ＋η）ＴGPに等しい時間が必要であり、（Ｎ−
１）ηＴGPに等しい時間の節約が得られる。代わりにＮ
＋１個のプログラミング工程が必要な場合には、必要な
時間は各レベルについての最終プログラミング工程に続
いて検証工程が行われるかどうかに関連して（Ｎ＋１＋
２η）ＴGP又は（Ｎ＋１＋η）ＴGPに等しく、それぞれ
（Ｎ−１）ηＴGP又はＮηＴGPに等しい時間節約が得ら
れる。
【００２７】セル閾値電圧がレベルｉからレベルｉ＋ｊ
（ｊ＞１）へ移らなければならない場合、単一の中間レ
ベルに達する毎に検証することによりレベルｉ＋ｊに達
するまで次のレベルｉ＋１、ｉ＋２、・・・についてセル
をプログラムし、又はＺ−１（Ｚは数ｊ（Ｎ＋α）を打
切ることにより得られた整数である）個のパルスを加
え、そして完全なプログラミング及び検証工程を実行す
ることができ、またセルがまだ所望のレベルに達してい
ないと、（前に説明してきたものと同様に最終検証を伴
って又は伴わずに）最後のプログラミングパルスを加え
ることができる。
（ｊ＞１）へ移らなければならない場合、単一の中間レ
ベルに達する毎に検証することによりレベルｉ＋ｊに達
するまで次のレベルｉ＋１、ｉ＋２、・・・についてセル
をプログラムし、又はＺ−１（Ｚは数ｊ（Ｎ＋α）を打
切ることにより得られた整数である）個のパルスを加
え、そして完全なプログラミング及び検証工程を実行す
ることができ、またセルがまだ所望のレベルに達してい
ないと、（前に説明してきたものと同様に最終検証を伴
って又は伴わずに）最後のプログラミングパルスを加え
ることができる。
【００２８】消去レベルから始まって最初のプログラム
レベル（レベル１）に達するためには、関係式（１）が
有効である閾値が未知であり、すなわち図４に示す直線
のうちどれにおいて伴うセルが動いているのかが未知で
あるので、先駆的に未知である多数のプログラミングを
セルに供給する必要がある。従って、レベル１に相応す
る閾値電圧に達するまで各プログラミング工程後に検証
工程を実行する必要があり、その後、上記の解決方法に
従うことができる（線形関係式（１）が有効である領域
においてセルがすでに動作している時にレベル１１に達
するようにプログラミング条件が決められている場
合）。
レベル（レベル１）に達するためには、関係式（１）が
有効である閾値が未知であり、すなわち図４に示す直線
のうちどれにおいて伴うセルが動いているのかが未知で
あるので、先駆的に未知である多数のプログラミングを
セルに供給する必要がある。従って、レベル１に相応す
る閾値電圧に達するまで各プログラミング工程後に検証
工程を実行する必要があり、その後、上記の解決方法に
従うことができる（線形関係式（１）が有効である領域
においてセルがすでに動作している時にレベル１１に達
するようにプログラミング条件が決められている場
合）。
【００２９】最小閾値状態（すなわち消去状態）から始
めて一群のセル（例えば、同じアレイ線に属する８又は
１６）において並列にプログラミングが実行される場合
には、最小閾値レベルから異なるレベルでプログラムさ
れなければならないセルに上記したようにして同時にプ
ログラミングパルスが加えられる。セルが所望のプログ
ラミングレベルに達すると、それ以上のプログラミング
パルスを受けず（そのような中断は、例えばドレイン端
子に接続した関連ビット線がプログラミング電圧でそれ
以上バイアスされない、といった公知の方法で得られ
る）、そしてプログラミングは他のセルについて、提供
されたレベルで全てプログラムされるまで行われる。明
らかに、消去状態になければならないセルにはプログラ
ミングパルスは加えられない。
めて一群のセル（例えば、同じアレイ線に属する８又は
１６）において並列にプログラミングが実行される場合
には、最小閾値レベルから異なるレベルでプログラムさ
れなければならないセルに上記したようにして同時にプ
ログラミングパルスが加えられる。セルが所望のプログ
ラミングレベルに達すると、それ以上のプログラミング
パルスを受けず（そのような中断は、例えばドレイン端
子に接続した関連ビット線がプログラミング電圧でそれ
以上バイアスされない、といった公知の方法で得られ
る）、そしてプログラミングは他のセルについて、提供
されたレベルで全てプログラムされるまで行われる。明
らかに、消去状態になければならないセルにはプログラ
ミングパルスは加えられない。
【００３０】同じ線に属するプログラムすべきセルの場
合、これらのセルは良好な物理的な整合レベルを示し、
それにより一般には関係式（１）が有効となる閾値電圧
値は同じであり、上記の方法を適用するのに問題はな
い。
合、これらのセルは良好な物理的な整合レベルを示し、
それにより一般には関係式（１）が有効となる閾値電圧
値は同じであり、上記の方法を適用するのに問題はな
い。
【００３１】実際には、セルの少なくとも一つの閾値電
圧が第１のレベルに相応した値に達するまで、プログラ
ムされなければならないセルには、各々検証工程が後に
続く一組のプログラミングパルスが供給される。プログ
ラムすべき全てのセルがレベル“１”に相応する閾値電
圧となるまで、各々検証工程が後に続く多数（Ａ1）の
プログラミングパルスが供給される（Ａ1は先駆的に決
められ得ない）。明らかに、レベル“１”でプログラム
されなければならないセルは、それらの閾値電圧が所望
値に達した後は、プログラミングパルスを受けない。
圧が第１のレベルに相応した値に達するまで、プログラ
ムされなければならないセルには、各々検証工程が後に
続く一組のプログラミングパルスが供給される。プログ
ラムすべき全てのセルがレベル“１”に相応する閾値電
圧となるまで、各々検証工程が後に続く多数（Ａ1）の
プログラミングパルスが供給される（Ａ1は先駆的に決
められ得ない）。明らかに、レベル“１”でプログラム
されなければならないセルは、それらの閾値電圧が所望
値に達した後は、プログラミングパルスを受けない。
【００３２】その後、１より上のレベルでプログラムさ
れなければならない全てのセルは、検証なしにＮ−（１
＋Ａ1）＝Ｎ−１−Ａ1個のパルスを受ける（事実、これ
らのパルスの後にレベル２でセルはプログラムされな
い）。そして、少なくとも一つのセルの閾値電圧が第２
のレベルに達するまで各々検証工程が後に続く別のパル
スが供給され、その後、少なくとも第２のレベルでプロ
グラムされるべき全てのセルの閾値電圧が所望の値に達
するまで、検証が後に続く他のＡ2個のプログラミング
パルスが供給される。
れなければならない全てのセルは、検証なしにＮ−（１
＋Ａ1）＝Ｎ−１−Ａ1個のパルスを受ける（事実、これ
らのパルスの後にレベル２でセルはプログラムされな
い）。そして、少なくとも一つのセルの閾値電圧が第２
のレベルに達するまで各々検証工程が後に続く別のパル
スが供給され、その後、少なくとも第２のレベルでプロ
グラムされるべき全てのセルの閾値電圧が所望の値に達
するまで、検証が後に続く他のＡ2個のプログラミング
パルスが供給される。
【００３３】この手順が繰り返され、レベルｉ＋１に達
するように、Ｎ−Ａi−１個のプログラミングパルスが
検証なしに各時に加えられ、そして少なくとも一つのセ
ルがレベルｉ＋１番目に達するまで検証を伴う適切な数
のプログラミングパルスが続き、そして少なくともレベ
ルｉ＋１でプログラムすべき全てのセルがこのレベルに
達するまで検証を伴うＡi＋１個のプログラミングパル
スが続き、そして提供したレベルで全てセルがプログラ
ムされるまで続く。
するように、Ｎ−Ａi−１個のプログラミングパルスが
検証なしに各時に加えられ、そして少なくとも一つのセ
ルがレベルｉ＋１番目に達するまで検証を伴う適切な数
のプログラミングパルスが続き、そして少なくともレベ
ルｉ＋１でプログラムすべき全てのセルがこのレベルに
達するまで検証を伴うＡi＋１個のプログラミングパル
スが続き、そして提供したレベルで全てセルがプログラ
ムされるまで続く。
【００３４】このようにして、全てのプログラミングパ
ルスに続いて検証工程が続く解決方法に関し、各レベル
に対してＮ−１−Ａi個の検証工程が節約される。その
結果、全体的に節約時間は以下に等しい。
ルスに続いて検証工程が続く解決方法に関し、各レベル
に対してＮ−１−Ａi個の検証工程が節約される。その
結果、全体的に節約時間は以下に等しい。
【００３５】プログラムすべき隣接レベルΔＶDIST間の
距離が一定でない場合に、その操作は上述したように、
印加すべきパルスの数を提供する式（Ｎi−Ａi−１）に
挿入されるＮi値が一定ではなくレベルに従って変化す
るという事実とは明確に異なる。
距離が一定でない場合に、その操作は上述したように、
印加すべきパルスの数を提供する式（Ｎi−Ａi−１）に
挿入されるＮi値が一定ではなくレベルに従って変化す
るという事実とは明確に異なる。
【００３６】本発明によるプログラミング方法につい
て、以下、可能な実施のフローチャートを示す図８によ
り詳細に説明する。以下の説明において、プログラミン
グは電気的にプログラムされる不揮発性メモリにおい
て、通常行われるように最初に消去したグループのセル
において行われると仮定する。
て、以下、可能な実施のフローチャートを示す図８によ
り詳細に説明する。以下の説明において、プログラミン
グは電気的にプログラムされる不揮発性メモリにおい
て、通常行われるように最初に消去したグループのセル
において行われると仮定する。
【００３７】最初に、検証工程がブロック１００で実行
され、そしてプログラムすべきレベルに関連するレベル
カウンタｉは、プログラミングパルスに対するパルスカ
ウンタＫ１と共にゼロに設定される（ブロック１０
２）。
され、そしてプログラムすべきレベルに関連するレベル
カウンタｉは、プログラミングパルスに対するパルスカ
ウンタＫ１と共にゼロに設定される（ブロック１０
２）。
【００３８】そして、ｉ番目より大きなレベルでプログ
ラムすべきセルが存在するかどうか検証される（条件
“ＡＮＹ＞ｉ”ブロック１０３）。結果がノーである場
合には、プログラミング手順は終了し、結果がイエスで
ある（ブロック１０３からの出力がイエスである）場合
には、レベルカウンタｉはブロック１０４で増大され、
レベルｉ−１からレベルｉへセルをプログラムするのに
理論的に必要であるプログラミングパルスの数Ｎｉはブ
ロック１０５で決められる。好ましくは、記憶テーブル
からＮｉを読取ることにより検出が行なわれ、上記で説
明したように各プログラミングパルスの後に検証操作を
行うためにｉ＝１の場合、Ｎｉは１に等しい。
ラムすべきセルが存在するかどうか検証される（条件
“ＡＮＹ＞ｉ”ブロック１０３）。結果がノーである場
合には、プログラミング手順は終了し、結果がイエスで
ある（ブロック１０３からの出力がイエスである）場合
には、レベルカウンタｉはブロック１０４で増大され、
レベルｉ−１からレベルｉへセルをプログラムするのに
理論的に必要であるプログラミングパルスの数Ｎｉはブ
ロック１０５で決められる。好ましくは、記憶テーブル
からＮｉを読取ることにより検出が行なわれ、上記で説
明したように各プログラミングパルスの後に検証操作を
行うためにｉ＝１の場合、Ｎｉは１に等しい。
【００３９】その後、ブロック１０６においてＢｉ（連
続して加えられることになるパルスの数）はＮｉに等し
く設定される。
続して加えられることになるパルスの数）はＮｉに等し
く設定される。
【００４０】そして、ブロック１２０において、プログ
ラムされてはならない一又は複数のセルにプログラミン
グパルスを加えることは停止され、ブロック１０７にお
いてパルスカウンタｋは増大され、ブロック１０８にお
いて、上記のようにして、ゲート電圧ＶGPに対し第１の
プログラミングパルス（ｊ＝１）での始動値から始まり
そして前工程に対しΔＶGP分だけ各工程で増大するプロ
グラミングパルスが加えられ、そしてブロック１０９で
Ｎｉ個のプログラミングパルスがすでに加えられている
かどうかが検証され、ノーの場合、出力はＮＯであり、
パルスカウンタｋは再び増加され、ブロック１０７に戻
り、そして上記したように処理し、イエスの場合（ｉ＝
１の場合に第１のプログラミングパルスが加えられた直
後にブロック１０９から出力ＹＥＳが生じる）には、ブ
ロック１１０で検証工程が実行される。そして、ブロッ
ク１１１において少なくとも一つのセルの閾値電圧が条
件“ＯＮＥｉ”＝１に相応するレベルｉ番目に達したか
どうかが検証され、ノーの場合にはブロック１１２にお
いて新しいプログラミングパルスが加えられ、イエスの
場合（ブロック１１１から出力ＹＥＳが生じる）には、
ブロック１１３でパルスカウンタｋはリセットされ、そ
してブロック１１４においてレベル≧ｉでプログラムす
べき全てのセルの閾値電圧が条件“ＡＬＬｉ”＝１の検
証に相応したレベルｉ番目に相応する値に達したかどう
かが検証される。
ラムされてはならない一又は複数のセルにプログラミン
グパルスを加えることは停止され、ブロック１０７にお
いてパルスカウンタｋは増大され、ブロック１０８にお
いて、上記のようにして、ゲート電圧ＶGPに対し第１の
プログラミングパルス（ｊ＝１）での始動値から始まり
そして前工程に対しΔＶGP分だけ各工程で増大するプロ
グラミングパルスが加えられ、そしてブロック１０９で
Ｎｉ個のプログラミングパルスがすでに加えられている
かどうかが検証され、ノーの場合、出力はＮＯであり、
パルスカウンタｋは再び増加され、ブロック１０７に戻
り、そして上記したように処理し、イエスの場合（ｉ＝
１の場合に第１のプログラミングパルスが加えられた直
後にブロック１０９から出力ＹＥＳが生じる）には、ブ
ロック１１０で検証工程が実行される。そして、ブロッ
ク１１１において少なくとも一つのセルの閾値電圧が条
件“ＯＮＥｉ”＝１に相応するレベルｉ番目に達したか
どうかが検証され、ノーの場合にはブロック１１２にお
いて新しいプログラミングパルスが加えられ、イエスの
場合（ブロック１１１から出力ＹＥＳが生じる）には、
ブロック１１３でパルスカウンタｋはリセットされ、そ
してブロック１１４においてレベル≧ｉでプログラムす
べき全てのセルの閾値電圧が条件“ＡＬＬｉ”＝１の検
証に相応したレベルｉ番目に相応する値に達したかどう
かが検証される。
【００４１】結果がイエスの場合（ブロック１１４から
出力ＹＥＳが生じる）には、ブロック１０３に戻り、プ
ログラムすべき全てのセルのプログラミングが終了され
るかどうかを検証し、結果がノー（出力ＮＯ）の場合、
ブロック１１５において、レベルｉ番目でプログラムさ
れなければならない一または複数のセルがすでにそのよ
うなレベルに達しているので、一または複数のセルへの
別のプログラミングパルスの印加は停止され、ブロック
１１６において、パルスカウンタｋは増加され、ブロッ
ク１１７において、プログラミングパルスが加えられ、
ブロック１１８において、検証工程が実行され、そして
再びレベル≧ｉでプログラムすべき全てのセルの閾値電
圧がレベルｉ番目に相応する値に達したかどうかが検証
され、ブロック１１４に戻る。
出力ＹＥＳが生じる）には、ブロック１０３に戻り、プ
ログラムすべき全てのセルのプログラミングが終了され
るかどうかを検証し、結果がノー（出力ＮＯ）の場合、
ブロック１１５において、レベルｉ番目でプログラムさ
れなければならない一または複数のセルがすでにそのよ
うなレベルに達しているので、一または複数のセルへの
別のプログラミングパルスの印加は停止され、ブロック
１１６において、パルスカウンタｋは増加され、ブロッ
ク１１７において、プログラミングパルスが加えられ、
ブロック１１８において、検証工程が実行され、そして
再びレベル≧ｉでプログラムすべき全てのセルの閾値電
圧がレベルｉ番目に相応する値に達したかどうかが検証
され、ブロック１１４に戻る。
【００４２】図９には図８のフロー図の変形を示し、プ
ログラムすべきセルの存在しない中間レベルの検証は実
施されない。
ログラムすべきセルの存在しない中間レベルの検証は実
施されない。
【００４３】その結果、図８及び図９における等しい工
程は同じ符号で示され、図９において図８における工程
と同じ工程は同じ符号にプライム符号を付して示され
る。
程は同じ符号で示され、図９において図８における工程
と同じ工程は同じ符号にプライム符号を付して示され
る。
【００４４】特に、プログラムすべきレベルのレベルカ
ウンタｉが増大されるブロック１０４の後、ブロック１
０５’において、ｉ番目のレベルについて式（２）によ
り得られるパルスの数Ｎｉ及び打ち切りαｉが検出され
る。そしてブロック１３０において、Ｎiとαiとを加え
ることによりｉ番目のレベルについてΔＶDIST,IとΔＶ
GPの間の比に等しい数Ｃiが計算される。そしてｉ＝１
であるかどうかが検証され、そうである場合（ブロック
１３１から出力ＹＥＳが生じる）には、ブロック１０
６’において、Ｃiの整数値に等しい連続して加えられ
べきプログラミングパルスの数Ｂiが計算され、そうで
ない場合（ブロック１３１から出力ＮＯが生じる）に
は、ブロック１３２において、幾つかのセルがレベルｉ
番目でプログラムされなければならないかどうかが検証
され、そうである場合（ブロック１３２から出力ＹＥＳ
が生じる）には、Ｂiが計算され、ブロック１０６’に
戻り、そうでない場合（ブロック１３２から出力ＮＯが
生じる）には、ブロック１３３において、レベルカウン
タｉが増加され、ブロック１３４において、次のレベル
に関連したＮiとαiが検出され、そして前の値に新たに
検出された値Ｎi、αiを加えたものに等しいＣｉの新た
な値が計算され、そして再び、ｉ＋１番目のレベルで少
なくとも一つのセルがプログラムされなければならない
かどうかが検証され、ブロック１３２に戻る。
ウンタｉが増大されるブロック１０４の後、ブロック１
０５’において、ｉ番目のレベルについて式（２）によ
り得られるパルスの数Ｎｉ及び打ち切りαｉが検出され
る。そしてブロック１３０において、Ｎiとαiとを加え
ることによりｉ番目のレベルについてΔＶDIST,IとΔＶ
GPの間の比に等しい数Ｃiが計算される。そしてｉ＝１
であるかどうかが検証され、そうである場合（ブロック
１３１から出力ＹＥＳが生じる）には、ブロック１０
６’において、Ｃiの整数値に等しい連続して加えられ
べきプログラミングパルスの数Ｂiが計算され、そうで
ない場合（ブロック１３１から出力ＮＯが生じる）に
は、ブロック１３２において、幾つかのセルがレベルｉ
番目でプログラムされなければならないかどうかが検証
され、そうである場合（ブロック１３２から出力ＹＥＳ
が生じる）には、Ｂiが計算され、ブロック１０６’に
戻り、そうでない場合（ブロック１３２から出力ＮＯが
生じる）には、ブロック１３３において、レベルカウン
タｉが増加され、ブロック１３４において、次のレベル
に関連したＮiとαiが検出され、そして前の値に新たに
検出された値Ｎi、αiを加えたものに等しいＣｉの新た
な値が計算され、そして再び、ｉ＋１番目のレベルで少
なくとも一つのセルがプログラムされなければならない
かどうかが検証され、ブロック１３２に戻る。
【００４５】残りついては、図９のフロー図は図８のフ
ロー図と同様であり、従ってここでは再度説明しない。
ロー図と同様であり、従ってここでは再度説明しない。
【００４６】第１のプログラミングレベルの下方端（状
態１）に対して消去セル（状態０）を得るのに必要なパ
ルスの最少数Ｄが前もつて知られている場合に、さらな
る全体的な時間節約を得ることができる。この数は電気
ウエハソート中に各ダイについて計算され得る。そのよ
うな場合、プログラミングが始まると、検証工程なしの
Ｄ個のパルスが、プログラムされなければならないセル
に最初に加えられ、そしてセルの少なくとも一つがレベ
ル“１”に達するまで、検証工程有りのパルスが加えら
れる。そしてプログラミングは前にの述べたように行わ
れる。
態１）に対して消去セル（状態０）を得るのに必要なパ
ルスの最少数Ｄが前もつて知られている場合に、さらな
る全体的な時間節約を得ることができる。この数は電気
ウエハソート中に各ダイについて計算され得る。そのよ
うな場合、プログラミングが始まると、検証工程なしの
Ｄ個のパルスが、プログラムされなければならないセル
に最初に加えられ、そしてセルの少なくとも一つがレベ
ル“１”に達するまで、検証工程有りのパルスが加えら
れる。そしてプログラミングは前にの述べたように行わ
れる。
【００４７】図１０には、図８の方法を実施するハード
ウエア回路をブロック図で示す。回路は信号ＣＬＯＣＫ
及び信号ＣＬＯＣＫに対して遅延した信号ＣＬＯＣＫ’
によってタイミングが取られる。
ウエア回路をブロック図で示す。回路は信号ＣＬＯＣＫ
及び信号ＣＬＯＣＫに対して遅延した信号ＣＬＯＣＫ’
によってタイミングが取られる。
【００４８】プログラミング操作は、信号ＰＲ ＭＯＤ
Ｅ（“プログラムモード”）及び信号Ｐ＆Ｖ（“プログ
ラム＆検証”）を得る二つのフリップフロップ１，２を
高い状態に設定する、信号ＣＬＯＣＫと同期したプログ
ラムスタートパルス（ＰＲ ＳＴ）を受けることにより開
始される。
Ｅ（“プログラムモード”）及び信号Ｐ＆Ｖ（“プログ
ラム＆検証”）を得る二つのフリップフロップ１，２を
高い状態に設定する、信号ＣＬＯＣＫと同期したプログ
ラムスタートパルス（ＰＲ ＳＴ）を受けることにより開
始される。
【００４９】動作条件のもとで、以下の説明から一層明
瞭になるように、検証工程とプログラミング工程との交
互の設定は、遅延フリップフロップ３の出力スイッチン
グによって保証され、この遅延フリップフロップ３は、
マルチプレクサ４の制御入力Ｃに供給された信号Ｐ＆Ｖ
が高いレベルにある場合に遅延フリップフロップ３の入
力Ｄが遅延フリップフロップ３の信号／Ｑ３を受けるの
で、各パルスＣＬＯＣＫで切替わる。
瞭になるように、検証工程とプログラミング工程との交
互の設定は、遅延フリップフロップ３の出力スイッチン
グによって保証され、この遅延フリップフロップ３は、
マルチプレクサ４の制御入力Ｃに供給された信号Ｐ＆Ｖ
が高いレベルにある場合に遅延フリップフロップ３の入
力Ｄが遅延フリップフロップ３の信号／Ｑ３を受けるの
で、各パルスＣＬＯＣＫで切替わる。
【００５０】プログラミング操作の開始時には、遅延フ
リップフロップ３の信号Ｑ３は、検証工程を実行するた
めに信号ＰＲ ＳＴによって１に設定される。
リップフロップ３の信号Ｑ３は、検証工程を実行するた
めに信号ＰＲ ＳＴによって１に設定される。
【００５１】回路が“プログラムモード”にある時に
は、出力Ｑ３における高いレベルは“検証”（信号Ｖ
Ｒ）を駆動し、一方低いレベルは“プログラム”信号Ｐ
ＲＧを駆動する。信号ＶＲ又は信号ＰＲＧの駆動によ
り、適当な信号が発生され（ブロック５）、それ自体公
知の仕方で検証操作及びプログラミング操作をそれぞれ
実行するようにメモリアレイに供給される。発生装置５
は入力に、上述のように増加の法則により正しい閾値電
圧値を設定するために現在のプログラミングサイクル中
に既に実行されたプログラミング工程の数の値Ｐに加え
て信号ＣＬＯＣＫ’（メモリアレイに供給されるべき信
号をタイミングするのに用いられる）も受ける。全体的
なプログラミング工程の値Ｐは、新しいプログラミング
操作の開始時に信号ＰＲ ＳＴによってリセットされる
第１のカウンタ６によって発生される。
は、出力Ｑ３における高いレベルは“検証”（信号Ｖ
Ｒ）を駆動し、一方低いレベルは“プログラム”信号Ｐ
ＲＧを駆動する。信号ＶＲ又は信号ＰＲＧの駆動によ
り、適当な信号が発生され（ブロック５）、それ自体公
知の仕方で検証操作及びプログラミング操作をそれぞれ
実行するようにメモリアレイに供給される。発生装置５
は入力に、上述のように増加の法則により正しい閾値電
圧値を設定するために現在のプログラミングサイクル中
に既に実行されたプログラミング工程の数の値Ｐに加え
て信号ＣＬＯＣＫ’（メモリアレイに供給されるべき信
号をタイミングするのに用いられる）も受ける。全体的
なプログラミング工程の値Ｐは、新しいプログラミング
操作の開始時に信号ＰＲ ＳＴによってリセットされる
第１のカウンタ６によって発生される。
【００５２】信号Ｐ＆Ｖは、プログラミング工程の後、
検証工程を実行すべきかを決定する。実際、信号Ｐ＆Ｖ
が高い値にある時には上述のように、出力Ｑ３は各パル
スＣＬＯＣＫ毎に切替わり、信号ＶＥＲ及び信号ＰＲＯ
Ｇを交互に駆動し、逆に、信号Ｐ＆Ｖの値が０である時
には、遅延フリップフロップ３の入力Ｄは出力Ｑ３と一
致し、切替わらない。その結果、回路は“プログラム”
状態に保持される。
検証工程を実行すべきかを決定する。実際、信号Ｐ＆Ｖ
が高い値にある時には上述のように、出力Ｑ３は各パル
スＣＬＯＣＫ毎に切替わり、信号ＶＥＲ及び信号ＰＲＯ
Ｇを交互に駆動し、逆に、信号Ｐ＆Ｖの値が０である時
には、遅延フリップフロップ３の入力Ｄは出力Ｑ３と一
致し、切替わらない。その結果、回路は“プログラム”
状態に保持される。
【００５３】マルチプレクサ４の制御信号は次のように
して発生される。
して発生される。
【００５４】図示するように、始動時にフリップフロッ
プ２は設定され、その出力は高い状態にある。検証工程
の後、条件“ＡＬＬｉ”＝１が検証される（図８及び図
９のブロック１１４）。すなわち少なくともレベルｉ番
目においてプログラムすべき全てのセルがそのようなレ
ベルに達すると、信号ＡＬＬｉは、フリップフロップ２
をリセットして信号Ｐ＆Ｖを低い状態に切り換えるパル
スを備える。
プ２は設定され、その出力は高い状態にある。検証工程
の後、条件“ＡＬＬｉ”＝１が検証される（図８及び図
９のブロック１１４）。すなわち少なくともレベルｉ番
目においてプログラムすべき全てのセルがそのようなレ
ベルに達すると、信号ＡＬＬｉは、フリップフロップ２
をリセットして信号Ｐ＆Ｖを低い状態に切り換えるパル
スを備える。
【００５５】回路が“プログラム＆検証”状態にあり、
そして少なくとも一つのセル（少なくともｉ番目のレベ
ルでプログラムされなければならないセルのうち）がｉ
番目のレベルに達したことが判ると、信号“ＯＮＥｉ”
においてパルスが発生され（図８及び図９のブロック１
１１に関して説明したように）、ステップカウンタの値
ｋを記憶している第２のカウンタ７の内容はリセットさ
れる。第２のカウンタ７は各プログラミングパルス毎に
一単位増加され、そしてデジタル比較器８でレジスタ９
からの比較値Ｂｉ（連続して加えられるべきプログラミ
ングパルスの数）と比較される。
そして少なくとも一つのセル（少なくともｉ番目のレベ
ルでプログラムされなければならないセルのうち）がｉ
番目のレベルに達したことが判ると、信号“ＯＮＥｉ”
においてパルスが発生され（図８及び図９のブロック１
１１に関して説明したように）、ステップカウンタの値
ｋを記憶している第２のカウンタ７の内容はリセットさ
れる。第２のカウンタ７は各プログラミングパルス毎に
一単位増加され、そしてデジタル比較器８でレジスタ９
からの比較値Ｂｉ（連続して加えられるべきプログラミ
ングパルスの数）と比較される。
【００５６】デジタル比較器８で等値Ｂi＝ｋをチェッ
クすると、デジタル比較器８は、フリップフロップ２を
設定するパルスＯＵＴＣを出力し、回路を“プログラム
＆検証”状態に戻す（Ｐ＆Ｖ＝１）。
クすると、デジタル比較器８は、フリップフロップ２を
設定するパルスＯＵＴＣを出力し、回路を“プログラム
＆検証”状態に戻す（Ｐ＆Ｖ＝１）。
【００５７】第３のカウンタ１０は、プログラムしたレ
ベルのを計数し、そして出力にｉの値を供給する。第３
のカウンタ１０は、信号ＰＲ ＳＴによってプログラミ
ング操作の開始時に状態１に初期化され、そしてその出
力は論理ブロック１１に接続され、この論理ブロック１
１はレジスタ９にｉに依存した値Ｂiを供給する。
ベルのを計数し、そして出力にｉの値を供給する。第３
のカウンタ１０は、信号ＰＲ ＳＴによってプログラミ
ング操作の開始時に状態１に初期化され、そしてその出
力は論理ブロック１１に接続され、この論理ブロック１
１はレジスタ９にｉに依存した値Ｂiを供給する。
【００５８】値Ｂiのローディングは、第３のカウンタ
１０を増加させそしてＢiの新しい値を発生させる信号
ＡＬＬｉのパルスによって信号供給されるように、前の
サイクルの終了時にｉ番目のレベルに関係するプログラ
ミングサイクルの開始時に実行される。第１のプログラ
ミングサイクル（ｉ＝１）において、レジスタ９におけ
るＢiのローディングは、信号ＰＲ ＳＴにより得られ
る。ブロックＤＥＬはローディング信号に適当な遅延を
発生する。
１０を増加させそしてＢiの新しい値を発生させる信号
ＡＬＬｉのパルスによって信号供給されるように、前の
サイクルの終了時にｉ番目のレベルに関係するプログラ
ミングサイクルの開始時に実行される。第１のプログラ
ミングサイクル（ｉ＝１）において、レジスタ９におけ
るＢiのローディングは、信号ＰＲ ＳＴにより得られ
る。ブロックＤＥＬはローディング信号に適当な遅延を
発生する。
【００５９】フリップフロップ１は、回路が導通され
（信号ＰＯＲ）そして全体プログラミング操作の終了時
に信号ＰＲ ＥＮＤが高い状態に切替わる時にリセット
され、回路状態を表す０に信号ＰＲ ＭＯＤＥを切替え
させ、それ以上プログラミングは行われない。
（信号ＰＯＲ）そして全体プログラミング操作の終了時
に信号ＰＲ ＥＮＤが高い状態に切替わる時にリセット
され、回路状態を表す０に信号ＰＲ ＭＯＤＥを切替え
させ、それ以上プログラミングは行われない。
【００６０】図１０の回路においては、メモリセンシン
グネットワークに接続される適宜な回路によって信号Ｏ
ＮＥｉ、ＡＬＬｉが発生すると仮定される。
グネットワークに接続される適宜な回路によって信号Ｏ
ＮＥｉ、ＡＬＬｉが発生すると仮定される。
【００６１】さらに明らかなように、記載し図示してき
た方法においては種々の変更及び変形がなされ得、これ
らの変更及び変形は全て特許請求の範囲で定義された発
明の範囲内である。特に、慎重には連続した組のプログ
ラミングパルスの後の最初の検証工程は、プログラムす
べき一つ又は複数のセルが既に所望の閾値電圧に達して
おり、実際に図８におけるブロック１０６においてＢi
＝Ｎｉ−１をまた図９におけるブロック１０６’におい
てＢi＝ＩＮＴ（Ｃｉ−１）を設定すると思われるもの
を処理するプログラミングパルスの後に生じ得る。
た方法においては種々の変更及び変形がなされ得、これ
らの変更及び変形は全て特許請求の範囲で定義された発
明の範囲内である。特に、慎重には連続した組のプログ
ラミングパルスの後の最初の検証工程は、プログラムす
べき一つ又は複数のセルが既に所望の閾値電圧に達して
おり、実際に図８におけるブロック１０６においてＢi
＝Ｎｉ−１をまた図９におけるブロック１０６’におい
てＢi＝ＩＮＴ（Ｃｉ−１）を設定すると思われるもの
を処理するプログラミングパルスの後に生じ得る。
【００６２】
【発明の効果】本方法の効果は上記より明らかである。
すなわち、本方法により一方では閾値電圧の増加を適当
な値に設定することにより所望のプログラミングを正確
に行うことができ、また他方では少なくとも一つのセル
が所望の閾値レベルに達した時に検証操作を行うので、
全体的なプログラミング時間が過剰に長くなるをさける
ことができる。本方法は、プログラムすべきレベルの数
が多い（例えば１６から）場合に特に有利である。上記
の解決法によればプログラミング時間をさらに低減する
ことができ、それにより、セルがプログラムされない中
間レベルにおいて検証操作が避けられ、そして各停止の
間に、グローバルなプログラミング操作の開始時に線形
関係式（１）が有効である状態に達するのに必要なパル
ス数が記憶される。
すなわち、本方法により一方では閾値電圧の増加を適当
な値に設定することにより所望のプログラミングを正確
に行うことができ、また他方では少なくとも一つのセル
が所望の閾値レベルに達した時に検証操作を行うので、
全体的なプログラミング時間が過剰に長くなるをさける
ことができる。本方法は、プログラムすべきレベルの数
が多い（例えば１６から）場合に特に有利である。上記
の解決法によればプログラミング時間をさらに低減する
ことができ、それにより、セルがプログラムされない中
間レベルにおいて検証操作が避けられ、そして各停止の
間に、グローバルなプログラミング操作の開始時に線形
関係式（１）が有効である状態に達するのに必要なパル
ス数が記憶される。
【図１ａ】フローティングゲートメモリセルの二つの電
気記号を示す図である。
気記号を示す図である。
【図１ｂ】フローティングゲートメモリセルの二つの電
気記号を示す図である。
気記号を示す図である。
【図２ａ】異なる閾値とそれぞれのプログラミング値と
の間の関係を示す図である。
の間の関係を示す図である。
【図２ｂ】図２ａにおける閾値と組合さった分布を示す
図である。
図である。
【図３】プログラミング及び検証操作パルスのシーケン
スを示す図である。
スを示す図である。
【図４】プログラミングモードにおける閾値電圧の変化
を示す図である。
を示す図である。
【図５】続くプログラミング及び検証操作工程中に印加
されたゲート電圧の反応を示す図である。
されたゲート電圧の反応を示す図である。
【図６】異なるプログラミングレベルに関連する閾値電
圧の間隔を示す図である。
圧の間隔を示す図である。
【図７】本方法のその後の工程中で印加されたゲート電
圧を示す図である。
圧を示す図である。
【図８】本方法の第１の実施の形態を示すフロー図であ
る。
る。
【図９】本方法の第２の実施の形態を示すフロー図であ
る。
る。
【図１０】図８の方法の実施可能なハードウエアのブロ
ック図である。
ック図である。
１ フリップフロップ ２ フリップフロップ ３ 遅延フリップフロップ ４ マルチプレクサ ５ 発生装置 ６ 第１のカウンタ ７ 第２のカウンタ ８ デジタル比較器 ９ レジスタ １０ 第３のカウンタ １１ 論理ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルベルト・モデッリ イタリア国、20146 ミラノ、ヴィア・ワ シントン、27 (72)発明者 アレッサンドロ・マンストレッタ イタリア国、27043 ブローニ、ヴィア・ エセグイム、31
Claims (12)
- 【請求項１】 一組のプログラミングパルスを印加する
工程を備え、各プログラミングパルスにおいてゲート端
子（ＣＧ）に前プログラミングパルスより値の大きいゲ
ート電圧を印加する、ゲート端子（ＣＧ）を備えた不揮
発性メモリセルのプログラミング方法において、検証工
程に追従する検証なしで複数（Ｂi）の連続したプログ
ラミングパルスを周期的に印加することを特徴とする不
揮発性メモリセルのプログラミング方法。 - 【請求項２】 前記複数の連続したプログラミングパル
スが、前記不揮発性メモリセルを現在のプログラミング
レベルから次のプログラミングレベルにするのに必要な
公称数のパルス（Ｎ）に等しいことを特徴とする請求項
１に記載の不揮発性メモリセルのプログラミング方法。 - 【請求項３】 各プログラミングパルスにおいて前記ゲ
ート電圧が前プログラミングレベルに対して一定の増加
（ΔＶGP）を示すことを特徴とする請求項１又は２に記
載の不揮発性メモリセルのプログラミング方法。 - 【請求項４】 現在のプログラミングレベルと次のプロ
グラミングレベルとの間に、前記一定の増加の整数では
ないが倍数（Ｃi）に等しい閾値電圧差（ΔＶDIST）が
存在し、また前記複数（Ｂi）の連続したプログラミン
グパルスが前記倍数を打切ることにより得られる整数値
に等しいことを特徴とする請求項３に記載の不揮発性メ
モリセルのプログラミング方法。 - 【請求項５】 対の隣接するプログラミングレベル間で
閾値電圧工程が異なることを特徴とする請求項４に記載
の不揮発性メモリセルのプログラミング方法。 - 【請求項６】 第１プログラミングレベルで消去状態か
ら第１のプログラミング工程が始まり、前記第１のプロ
グラミング工程が、各々プログラミング工程と検証工程
とを含む複数の工程を備えていることを特徴とする請求
項１〜５のいずれか一項に記載の不揮発性メモリセルの
プログラミング方法。 - 【請求項７】 複数のメモリセルを並列にプログラミン
グする工程を有することを特徴とする請求項１〜６のい
ずれか一項に記載の不揮発性メモリセルのプログラミン
グ方法。 - 【請求項８】 現在のプログラミングレベルと次のプロ
グラミングレベルとの間に含まれる第１の公称数
（Ｎi，Ｃi）のプログラミングパルスを検出する工程
（１０５，１０５’）と、 前記第１の公称数（Ｎi，Ｃi）のプログラミングパルス
のバイアス時に加えられるべき複数（Ｂi）のプログラ
ミングパルスを計算する工程（１０６，１０６’，１３
２〜１３５）と、 検証することなしに加えられるべき複数（Ｂi）のプロ
グラミングパルスを供給する工程（１０８）と、 検証工程を実行する工程（１１０）と、 少なくとも一つのセルが所望の閾値に達するまで、プロ
グラミングパルスを供給する工程と検証工程を実行する
工程とを繰り返す工程と、 全てのセルが所望の閾値に達するまで、プログラミング
パルスを供給する工程と検証工程を実行する工程とを繰
り返す工程とを反復することを特徴とする請求項１〜７
のいずれか一項に記載の不揮発性メモリセルのプログラ
ミング方法。 - 【請求項９】 最大プログラミングレベルまで前記工程
の反復を繰り返すことを特徴とする請求項８に記載の不
揮発性メモリセルのプログラミング方法。 - 【請求項１０】 加えられるべき複数（Ｂi）のプログ
ラミングパルスが前記公称数（Ｎi）のプログラミング
パルスに等しいことを特徴とする請求項８に記載の不揮
発性メモリセルのプログラミング方法。 - 【請求項１１】 前記繰り返す工程が、すでに前記閾値
に達している前記次のプログラミングレベル時にプログ
ラミングされるべきセルへのプログラミングパルスの供
給を停止する工程を含むことを特徴とする請求項８〜１
０項の一項にに記載の不揮発性メモリセルのプログラミ
ング方法。 - 【請求項１２】 前記反復する工程が、 前記次のプログラミングレベル時にプログラミングされ
るべきセルが存在するかどうかを検査する工程（１３
２）と、 プログラミングされるべきセルが存在する場合に、前記
加えられるべき複数（Ｂi）のプログラミングパルスを
前記第１の公称数（Ｃi）のプログラミングパルスを打
切ることで得られた整数値に等しく設定する工程（１０
６’）と、 プログラミングされるべきセルが存在しない場合に、現
在のレベルインデックスを増大し（１３３）、前記現在
のプログラミングレベルと前記現在のプログラミングレ
ベルに続くプログラミングレベルとの間に含まれる第２
の公称数（Ｃi）のプログラミングパルスを計算し（１
３４）、前記第１、第２の公称数のプログラミングパル
スを合計（１３５）する工程と、 前記次のプログラミングレベル時にプログラミングされ
るべきセルが存在するかどうかを検査する前記工程と、
現在のレベルインデックスを増大する工程と、第２の公
称数（Ｃi）のプログラミングパルスを計算する工程
と、前記次のプログラミングレベル時にプログラミング
されるべき少なくとも一つのセルが存在することを検証
するまで合計する工程とを繰り返す工程と、 前記加えられるべき複数（Ｂi）のプログラミングパル
スを、前記第２の公称数（Ｃi）のプログラミングパル
スを打切ることで得られた整数値に等しく設定する工程
（１０６’）とを備えていることを特徴とする請求項８
に記載の不揮発性メモリセルのプログラミング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99830501A EP1074995B1 (en) | 1999-08-03 | 1999-08-03 | Method for programming multi-level non-volatile memories by controlling the gate voltage |
| EP99830501.5 | 1999-08-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001057091A true JP2001057091A (ja) | 2001-02-27 |
| JP4469475B2 JP4469475B2 (ja) | 2010-05-26 |
Family
ID=8243537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000236205A Expired - Lifetime JP4469475B2 (ja) | 1999-08-03 | 2000-08-03 | ゲート電圧の制御よるマルチレベル不揮発性メモリのプログラミング方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6366496B1 (ja) |
| EP (1) | EP1074995B1 (ja) |
| JP (1) | JP4469475B2 (ja) |
| DE (1) | DE69927967T2 (ja) |
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|---|---|---|---|---|
| KR100385228B1 (ko) * | 2001-04-18 | 2003-05-27 | 삼성전자주식회사 | 불휘발성 메모리를 프로그램하는 방법 및 장치 |
| US6768676B2 (en) | 2002-01-24 | 2004-07-27 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device |
| WO2006082914A1 (ja) * | 2005-02-03 | 2006-08-10 | Kabushiki Kaisha Toshiba | 不揮発性半導体記憶装置及びその動作方法 |
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| JP2018518002A (ja) * | 2015-04-09 | 2018-07-05 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 分割ゲート不揮発性メモリセルをプログラムするためのシステム及び方法 |
| CN111863087A (zh) * | 2019-04-29 | 2020-10-30 | 北京兆易创新科技股份有限公司 | 一种控制编程性能的方法和装置 |
Families Citing this family (88)
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|---|---|---|---|---|
| US6504760B1 (en) * | 2001-06-22 | 2003-01-07 | Intel Corporation | Charging a capacitance of a memory cell and charger |
| US6700820B2 (en) | 2002-01-03 | 2004-03-02 | Intel Corporation | Programming non-volatile memory devices |
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