CN111667869B - 非易失性半导体存储器装置及其擦除控制电路、方法 - Google Patents

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Abstract

本发明在擦除非易失性半导体存储器装置中的数据时以比公知技术高的准确度控制擦除电压。一种用于控制擦除电压的控制电路包括：斜率调整电路，通过控制步进电压、目标电压以及擦除电压的步进宽度来控制具有台阶形状的斜率。对于每一预定时钟脉冲控制信号，斜率调整电路基于步进电压及目标电压，以步进电压将擦除电压重复地增大至目标电压，并基于步进宽度对与步进宽度对应的每一时间间隔重复地进行计时，从而将时钟脉冲控制信号输出至擦除电压产生电路。

Description

非易失性半导体存储器装置及其擦除控制电路、方法
技术领域
本申请案主张于2019年3月7日提出申请的日本申请案第2019-041682号的优先权权益。上述专利申请案全文并入本案供参考并构成本说明书的一部分。
本发明是有关于一种例如闪存等非易失性半导体存储器装置(电可擦除可编程只读存储器(electrically erasable programmable read-only memory，EEPROM))的擦除控制电路及擦除控制方法以及非易失性半导体存储器装置。
背景技术
已知一种与非(NAND)型非易失性半导体存储器装置，其中通过将多个存储器单元晶体管(在下文中称为存储器单元)串联连接于位线与源线之间来形成NAND字符串(NANDstring)以达成高的整合度。
在一般的NAND型闪存中，擦除即对半导体基底施加例如20伏特(V)的高电压，且对字符线施加0伏特。由此，自作为由例如多晶硅等构成的电荷储存层的浮置栅极(floatinggate)提取电子，而让阈值(threshold value)低于擦除阈值(例如，-3伏特)。另一方面，在写入(编程)时，对半导体基底施加0伏特，且对控制栅极施加例如20伏特的高电压。由此，将电子自半导体基底注入至浮置栅极中，以让阈值高于写入阈值(例如，1伏特)。通过对控制栅极施加介于写入阈值与读取阈值之间的读取电压(例如，0伏特)，采取该些阈值的存储器单元可基于是否有电流流经存储器单元来确定其状态。
在如上所述进行配置的闪存中，当对欲通过程序操作进行写入的存储器单元实行写入时，电荷被注入至存储器单元晶体管的浮置栅极中，且阈值电压上升。因此，即使对栅极施加等于或低于阈值的电压，电流亦不流动，且会达成写入数据“0”的状态。一般而言，擦除状态下的存储器单元的阈值电压会有变动，且处理变动也会造成写入速度的变动。因此，当通过施加预定写入电压实行程序操作且实行验证(verification)以使阈值电压等于或高于验证水平时，存储器单元在写入之后的阈值电压的分布达到等于或高于验证水平的程度。
另外，递增步进脉冲程序(Increment Step Pulse Program，ISPP)方法被用作一种更有效地对由于处理变动而在写入速度方面具有大变动的存储器进行写入的方法。
[现有技术文献]
[专利文献]
[专利文献1]日本特许公开案第2017-174482号
[专利文献2]美国专利第8891308号的说明书
[专利文献3]美国专利第8873293号的说明书
发明内容
[发明所要解决的问题]
同时，擦除储存于NAND型闪存的每一存储器单元中的数据的操作主要是通过基于所选择存储器区块的字符线对所选择存储器区块的P阱施加预定高电压脉冲来达成。对于当前的NAND型闪存，有必要严格控制用于擦除的高电压脉冲的形状，且存储器单元对例如上升时间(rise time)、最大电压以及擦除电压的脉冲宽度等参数非常敏感。
由于NAND型闪存支持存储器区域的1平面操作或2平面操作，因此例如供应可编程电压及擦除电压的电荷泵浦电路等模拟电路被设计用于应对最差负载情况(worst loadcondition)，且具体而言设计用于2平面操作期间的最差负载情况。然而，此种设计方法可能在1平面操作期间具有一些负面影响。
图1是示出根据公知实例的NAND型闪存100的配置实例的方块图，且图2是示出电压波形的曲线图，所述电压波形示出根据公知实例的擦除脉冲的问题。在图1中，NAND型闪存100包括控制整个存储器的操作的定序器1、电压控制器2、接口3、具有电荷泵浦电路5的模拟电路4以及存储器阵列10。存储器阵列10包括具有两个平面(0)与(1)的存储器区域、X译码器电路22以及Y译码器电路23及Y译码器电路24。
图2示出在1平面操作期间对P阱施加的擦除电压Vers的波形与在2平面操作期间对P阱施加的擦除电压Vers的波形之间的差异。在1平面操作中P阱上的负载较在2平面操作中P阱上的负载小两倍。因此，擦除电压Vers在1平面操作中的上升时间快于擦除电压Vers在2平面操作中的上升时间。因此，如自图2明显看出，有在擦除电压Vers稳定化之前发生轻微过冲(overshoot)且存储器单元的效能降低的问题。
有鉴于此，本发明提供在擦除非易失性半导体存储器装置的存储器单元中的数据时可以较公知技术高的准确度控制擦除电压的一种非易失性半导体存储器装置的擦除控制电路及擦除控制方法以及一种非易失性半导体存储器装置。
[解决问题的技术手段]
根据本发明的实施例的一种非易失性半导体存储器装置的擦除控制电路是用于控制对所述非易失性半导体存储器装置的存储器单元中的数据进行擦除的擦除电压。所述擦除控制电路包括：斜率调整电路(slope adjustment circuit，SAC)，基于所述擦除电压的擦除脉冲的步进电压、目标电压以及步进宽度，控制所述擦除电压的所述擦除脉冲的所述步进电压、所述目标电压以及所述步进宽度，从而控制具有台阶形状(step shape)的斜率，以产生所述擦除电压。
在所述非易失性半导体存储器装置的擦除控制电路中，所述斜率调整电路包括：擦除电压产生电路，对于每一预定时钟脉冲控制信号，基于步进电压及目标电压，以步进电压将擦除电压重复地增大至目标电压；以及时间计数器电路，基于步进宽度对与步进宽度对应的每一时间间隔重复地进行计时，从而将时钟脉冲控制信号输出至擦除电压产生电路。
根据本发明的实施例的一种非易失性半导体存储器装置包括所述非易失性半导体存储器装置的擦除控制电路。
根据本发明的实施例的一种非易失性半导体存储器装置的擦除控制方法是用于控制对所述非易失性半导体存储器装置的存储器单元中的数据进行擦除的擦除电压。所述擦除控制方法包括以下步骤：基于所述擦除电压的擦除脉冲的步进电压、目标电压以及步进宽度，控制所述擦除电压的所述擦除脉冲的所述步进电压、所述目标电压以及所述步进宽度，从而控制具有台阶形状的斜率，以产生所述擦除电压。
在所述非易失性半导体存储器装置的所述擦除控制方法中，所述产生所述擦除电压的步骤包括以下步骤：对于每一预定时钟脉冲控制信号，基于步进电压及目标电压，以步进电压将擦除电压重复地增大至目标电压；以及基于步进宽度对与步进宽度对应的每一时间间隔重复地进行计时，从而输出时钟脉冲控制信号。
[发明的效果]
因此，根据本发明，在擦除非易失性半导体存储器装置的存储器单元中的数据时以较公知技术高的准确度控制擦除电压是可能的。由此，防止在擦除电压稳定化之前出现过冲和防止存储器单元的效能降低是可能的。
附图说明
图1是示出根据公知实例的NAND型闪存100的配置实例的方块图。
图2是示出电压波形的曲线图，电压波形示出根据公知实例的擦除脉冲的问题。
图3是示出根据实施例的擦除电压产生控制电路的配置实例的方块图。
图4是示出图3所示斜率调整电路6的详细配置的电路图。
图5是示出由图4所示斜率调整电路6产生的擦除脉冲的实例的曲线图。
图6是示出由图4所示斜率调整电路6产生的擦除脉冲的实例的曲线图。
图7是示出根据实施例的NAND型闪存200的配置实例的方块图。
图8是示出由图7所示定序器1执行的擦除脉冲控制过程的流程图。
具体实施方式
在下文中，将参照图式阐述本发明的实施例。相同或相似的组件由相同的参考编号表示。
图3是示出根据实施例的擦除电压产生控制电路的配置实例的方块图，且图4是示出图3所示斜率调整电路的详细配置的电路图。图5是示出由图4所示斜率调整电路产生的擦除脉冲的实例的曲线图。在图5中，具有台阶形状的脉冲是根据本实施例的擦除脉冲，而其他波形则是比较实例。
在图3中，擦除电压产生控制电路包括定序器1、斜率调整电路(在下文中称为SAC)6及电荷泵浦电路5。定序器1是例如控制NAND型闪存200(图7)的整体操作的控制电路，且定序器1接收以下SAC参数(擦除脉冲电压的斜率控制参数)并将SAC参数设定至SAC 6，且接着指令电荷泵浦电路5在擦除数据时产生擦除电压：
(1)步进电压Vers_step；
(2)目标电压Vers_target；以及
(3)步进宽度Vers_int。
图3所示擦除电压产生控制电路控制擦除脉冲电压的具有台阶形状的斜率。具体而言，擦除脉冲电压由SAC 6产生以用于让擦除脉冲电压的上升时间保持恒定并防止出现过冲。作为主要逻辑的定序器1控制SAC 6以设定每一步进的时间(步进宽度)及电压(步进电压)。此处，自存储器阵列10中的熔丝数据区域10F的存储器位置加载SAC参数，举例而言，当NAND型闪存200接通或重置时，以接通顺序自定序器1加载至SAC 6。接着，调整在擦除电压Vers的上升周期期间的步进电压及步进宽度。在图3中，Vers_d是向模拟电荷泵浦电路5提供电压代码Vers_d的数字信号总线。电荷泵浦电路5基于所输入的电压代码Vers_d产生并输出对应的擦除电压Vers。
图4是示出图3所示SAC 6的详细配置的电路图。
在图4中，SAC 6包括擦除电压产生电路30及时间计数器电路40。擦除电压产生电路30包括加法器31、比较器32、与(AND)门33及延迟式正反器(delayed filp-flop)34。时间计数器电路40包括AND门41、加法器42、延迟式正反器43及比较器44。
来自定序器1的所述三个SAC参数被输入至加法器31、比较器32及比较器44。亦即，步进电压Vers_step被输入至加法器31，目标电压Vers_target被输入至比较器32，且步进宽度Vers_int被输入至比较器44。
时间计数器电路40是用于产生步进时钟的电路，步进时钟用于产生擦除脉冲电压。在时间计数器电路40中，AND门41对来自延迟式正反器43的输出数据与来自比较器44的输出数据的反相数据实行AND运算，且将运算结果的数据输出至加法器42。加法器42将1加到所输入数据，并接着将加法结果的数据输出至延迟式正反器43。延迟式正反器43在通过外部重置信号重置之后根据外部时钟CLK临时储存自加法器42输入至输入端子的数据，且接着将所述数据输出至比较器44。当来自延迟式正反器43的数据与步进宽度Vers_int匹配时，比较器44将正时钟脉冲控制信号输出至AND门33。
在擦除电压产生电路30中，加法器31将来自延迟式正反器34的输出数据与所输入步进电压Vers_step相加，且将加法结果的数据输出至延迟式正反器34。同时，比较器32对来自延迟式正反器34的输出数据与所输入目标电压Vers_target进行比较，且当前一种数据变得小于后一种数据时将正脉冲信号输出至AND门33。AND门33对来自比较器32的脉冲信号、来自比较器44的时钟脉冲控制信号以及外部时钟CLK实行AND运算，且将运算结果的信号输出至延迟式正反器34的时钟端子。在通过外部重置信号而重置之后，延迟式正反器34将所输入数据与来自AND门33的时钟同步地输出作为电压代码(Vers_d)。
在如上所述进行配置的SAC 6中，步进宽度Vers_int、步进电压Vers_step及目标电压Vers_target等参数接收自定序器1，且每当由时间计数器电路40计数的数据增加1时，步进电压Vers_step的加法器31被激活并对电压代码Vers_d进行递增，直至电压代码Vers_d达到目标电压Vers_target为止。
图6是示出由图4所示SAC 6产生的擦除脉冲的实例的曲线图。图7是示出根据实施例的NAND型闪存200的配置实例的方块图。
在图7中，NAND型闪存200包括具有参数存储器1m的定序器1、具有电荷泵浦电路等的模拟电路4、SAC 6、数据输入/输出缓冲器7、输入逻辑8、控制逻辑9以及具有熔丝数据区域10F的存储器阵列10。
在图7中，数据输入/输出缓冲器7将自外部装置输入的数据输出至定序器1，且在所述数据经由页面缓冲器25写入至存储器阵列10的同时，来自存储器阵列10的数据被经由页面缓冲器25自存储器阵列10读取，且接着自数据输入/输出缓冲器7输出至外部装置。输入逻辑8输入来自外部装置的控制信号，并基于所述控制信号控制例如定序器1及控制逻辑9等内部电路。控制逻辑9基于来自输入逻辑的控制信号控制存储器阵列10的操作及其周边电路。
定序器1基于储存于参数存储器1m中的SAC参数控制SAC 6的操作。具体而言，通过基于作为SAC参数的步进电压Vers_step、目标电压Vers_target及步进宽度Vers_int控制SAC 6来调整擦除电压Vers。SAC参数被配置成在每一步进脉冲的上升时间期间为可变。
接下来，下文将详细阐述SAC参数。
在闪存的早期产品开发阶段中实行对擦除操作的评价，且在评价时，利用测试模式经由数据输入/输出缓冲器7将各种SAC参数直接输入并储存于定序器1的参数存储器1m中，且接着确定出最佳SAC参数。接着，一旦确定出最佳SAC参数，则利用测试模式经由页面缓冲器25将最佳SAC参数自参数存储器1m写入至存储器阵列10中的熔丝数据区域10F。此处，SAC参数被假定设定用于应对最差负载(选择多个平面的情形)且接着应用于所有情形(直至选择单一平面)。在正常用户模式中，每当NAND型闪存200接通时，SAC参数经由页面缓冲器25自存储器阵列10中的熔丝数据区域10F自动加载至定序器1的参数存储器1m。
图8是示出由图7所示定序器1执行的擦除脉冲控制过程的流程图。
在图8所示步骤S1中，自定序器1的参数存储器1m设定预定SAC参数，并在步骤S2中基于所设定的SAC参数开始SAC 6的操作。在步骤S3中，判断电压代码(Vers_d)的电压是否达到最终的目标电压Vers_target(称为图6所示实例中的周期T3的目标电压Vers_target)。若结果为是，则过程进行至步骤S4，而若结果为否，则过程返回至步骤S1并重复步骤S1至步骤S3的处理。此处，步骤S1至步骤S3的处理是图6所示周期T1的处理，且被分成三个经划分周期，例如Ta、Tb及Tc。通过设定不同的SAC参数以让台阶形擦除电压在经划分周期Ta、Tb及Tc中的每一者中的2平面期间实质上接近于擦除电压Vers的曲线，台阶形擦除电压可被设定为在不造成过冲的条件下减少上升时间。
接下来，在步骤S4中，通过执行与图6所示周期T2对应的“擦除脉冲时间循环处理(loop processing of erase pulse time)”来保持预定擦除电压。在步骤S5中，通过执行“擦除脉冲放电处理(discharge processing of erase pulse)“，使电压放电以自所保持擦除电压朝0伏特降低。在步骤S6中，通过执行“擦除验证处理(erase verificationprocessing)”，验证经擦除存储器单元的数据。在步骤S7中，判断是否已完成对存储器的擦除处理。若结果为是，则擦除脉冲的控制过程结束，而若结果为否，则过程返回至步骤S1并自步骤S1重复处理。
如上所述，根据本实施例，通过使用SAC 6控制步进电压Vers_step、目标电压Vers_target以及擦除脉冲的步进宽度Vers_int，擦除电压可被控制成产生较公知技术准确度高的擦除脉冲，以擦除存储器单元中的资料。因此，防止在擦除电压稳定化之前出现过冲和防止存储器单元的效能降低是可能的。
[变形实例]
以上实施例示出NAND型闪存的擦除电压控制电路。然而，本发明并非仅限于此，且本发明亦可应用于其他类型的非易失性半导体存储器装置。
在以上实施例中，作为数字电路的时间计数器电路40用于通知已达到目标电压。然而，本发明并非仅限于此，且擦除脉冲电压可利用通过电压代码的数字模拟转换(DAconversion)而获得的模拟反馈信号逐步地递增。
与专利文献的差异
(与专利文献2的差异)
在专利文献2中，尽管程序脉冲之间的梯度(gradient)受到控制，然而并未揭露或教导对擦除脉冲的电压等进行控制。
(与专利文献3的差异)
在专利文献3中，尽管程序电压的梯度受到控制，然而并未揭露或教导对擦除脉冲的电压等进行控制。
[工业应用领域]
如以上所详细阐述，根据本发明，在擦除非易失性半导体存储器装置的存储器单元中的数据时以较公知技术高的准确度控制擦除电压是可能的。因此，防止在擦除电压稳定化之前出现过冲和防止存储器单元的效能降低是可能的。
[符号说明]
1：定序器
1m：参数存储器
2：电压控制器
3：接口
4：模拟电路
5：电荷泵浦电路(模拟电荷泵浦电路)
6：斜率调整电路(SAC)
7：数据输入/输出缓冲器
8：输入逻辑
9：控制逻辑
10：存储器阵列
10F：熔丝数据区域
22：X译码器电路
23、24：Y译码器电路
25：页面缓冲器
30：擦除电压产生电路
31、42：加法器
32、44：比较器
33、41：AND门
34、43：延迟式正反器
40：时间计数器电路
100、200：NAND型闪存
CLK：外部时钟
S1、S2、S3、S4、S5、S6、S7：步骤
T1、T2、T3、T4：周期
Ta、Tb、Tc：经划分周期
Vers：擦除电压
Vers_d：电压代码
Vers_int：步进宽度
Vers_step：步进电压
Vers_target：目标电压

Claims (3)

1.一种非易失性半导体存储器装置的擦除控制电路，所述擦除控制电路控制对所述非易失性半导体存储器装置的存储器单元中的数据进行擦除的擦除电压，所述擦除控制电路包括：
斜率调整电路，基于所述擦除电压的擦除脉冲的步进电压、目标电压以及步进宽度，控制所述擦除电压的擦除脉冲的所述步进电压、所述目标电压以及所述步进宽度，从而控制具有台阶形状的斜率，以产生所述擦除电压，
其中，所述斜率调整电路包括：
擦除电压产生电路，对于每一预定时钟脉冲控制信号，基于所述步进电压及所述目标电压，以所述步进电压将所述擦除电压重复地增大至所述目标电压；以及
时间计数器电路，基于所述步进宽度对与所述步进宽度对应的每一时间间隔重复地进行计时，从而将所述时钟脉冲控制信号输出至所述擦除电压产生电路。
2.一种非易失性半导体存储器装置，包括权利要求1所述的非易失性半导体存储器装置的擦除控制电路。
3.一种非易失性半导体存储器装置的擦除控制方法，所述擦除控制方法用于控制对所述非易失性半导体存储器装置的存储器单元中的数据进行擦除的擦除电压，所述擦除控制方法包括以下步骤：
基于所述擦除电压的擦除脉冲的步进电压、目标电压以及步进宽度，控制所述擦除电压的擦除脉冲的所述步进电压、所述目标电压以及所述步进宽度，从而控制具有台阶形状的斜率，以产生所述擦除电压，
其中，所述产生所述擦除电压的步骤包括以下步骤：
对于每一预定时钟脉冲控制信号，基于所述步进电压及所述目标电压，以所述步进电压将所述擦除电压重复地增大至所述目标电压；以及
基于所述步进宽度对与所述步进宽度对应的每一时间间隔重复地进行计时，从而输出所述时钟脉冲控制信号。
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