TW202034334A - 非揮發性半導體記憶體裝置的抹除控制電路、方法以及非揮發性半導體記憶體裝置 - Google Patents

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Abstract

本發明在抹除非揮發性半導體記憶體裝置中的資料時以較習知技術高的準確度控制抹除電壓。一種用於控制抹除電壓的控制電路包括：斜率調整電路，藉由控制步進電壓、目標電壓以及抹除電壓的步進寬度來控制具有台階形狀的斜率。對於每一預定定時脈衝控制訊號，斜率調整電路基於步進電壓及目標電壓以步進電壓將抹除電壓重覆地增大至目標電壓，並基於步進寬度對與步進寬度對應的每一時間間隔重覆地進行計時，藉此將定時脈衝控制訊號輸出至抹除電壓產生電路。

Description

非揮發性半導體記憶體裝置的抹除控制電路、方法以及非揮發性半導體記憶體裝置
本申請案主張於2019年3月7日提出申請的日本申請案第2019-041682號的優先權權益。上述專利申請案全文併入本案供參考並構成本說明書的一部分。
本發明是有關於一種例如快閃記憶體等非揮發性半導體記憶體裝置（電可抹除可程式化唯讀記憶體（electrically erasable programmable read-only memory，EEPROM））的抹除控制電路及抹除控制方法以及非揮發性半導體記憶體裝置。
已知一種反及（NAND）型非揮發性半導體記憶體裝置，其中藉由將多個記憶體胞元電晶體（在下文中稱為記憶體胞元）串聯連接於位元線與源線之間來形成NAND字串（NAND string）以達成高的整合度。
在一般的NAND型快閃記憶體中，抹除即對半導體基底施加例如20伏特（V）的高電壓，且對字元線施加0伏特。由此，自作為由例如多晶矽等構成的電荷儲存層的浮置閘極（floating gate）提取電子，而讓臨限值（threshold value）低於抹除臨限值（例如，-3伏特）。另一方面，在寫入（程式化）時，對半導體基底施加0伏特，且對控制閘極施加例如20伏特的高電壓。由此，將電子自半導體基底注入至浮置閘極中，以讓臨限值高於寫入臨限值（例如，1伏特）。藉由對控制閘極施加介於寫入臨限值與讀取臨限值之間的讀取電壓（例如，0伏特），採取該些臨限值的記憶體胞元可基於是否有電流流經記憶體胞元來確定其狀態。
在如上所述進行配置的快閃記憶體中，當對欲藉由程式操作進行寫入的記憶體胞元實行寫入時，電荷被注入至記憶體胞元電晶體的浮置閘極中，且臨限電壓上升。因此，即使對閘極施加等於或低於臨限值的電壓，電流亦不流動，且會達成寫入資料「0」的狀態。一般而言，抹除狀態下的記憶體胞元的臨限電壓會有變動，且製程變動也會造成寫入速度的變動。因此，當藉由施加預定寫入電壓實行程式操作且實行驗證（verification）以使臨限電壓等於或高於驗證位準時，記憶體胞元在寫入之後的臨限電壓的分佈達到等於或高於驗證位準的程度。
另外，遞增步進脈衝程式（Increment Step Pulse Program，ISPP）方法被用作一種更有效地對由於製程變動而在寫入速度方面具有大變動的記憶體進行寫入的方法。 [現有技術文獻] [專利文獻]
[專利文獻1]日本特許公開案第2017-174482號 [專利文獻2]美國專利第8891308號的說明書 [專利文獻3]美國專利第8873293號的說明書
[發明所要解決的問題] 同時，抹除儲存於NAND型快閃記憶體的每一記憶體胞元中的資料的操作主要是藉由基於所選擇記憶體區塊的字元線對所選擇記憶體區塊的P阱施加預定高電壓脈衝來達成。對於當前的NAND型快閃記憶體，有必要嚴格控制用於抹除的高電壓脈衝的形狀，且記憶體胞元對例如上升時間（rise time）、最大電壓以及抹除電壓的脈衝寬度等參數非常敏感。
由於NAND型快閃記憶體支援記憶體區域的1平面操作或2平面操作，因此例如供應程式化電壓及抹除電壓的電荷幫浦電路等類比電路被設計用於應對最差負載情況（worst load condition），且具體而言設計用於2平面操作期間的最差負載情況。然而，此種設計方法可能在1平面操作期間具有一些負面影響。
圖1是示出根據習知實例的NAND型快閃記憶體100的配置實例的方塊圖，且圖2是示出電壓波形的曲線圖，所述電壓波形示出根據習知實例的抹除脈衝的問題。在圖1中，NAND型快閃記憶體100包括控制整個記憶體的操作的定序器1、電壓控制器2、介面3、具有電荷幫浦電路5的類比電路4以及記憶體陣列10。記憶體陣列10包括具有兩個平面（0）與（1）的記憶體區域、X解碼器電路22以及Y解碼器電路23及Y解碼器電路24。
圖2示出在1平面操作期間對P阱施加的抹除電壓Vers的波形與在2平面操作期間對P阱施加的抹除電壓Vers的波形之間的差異。在1平面操作中P阱上的負載較在2平面操作中P阱上的負載小兩倍。因此，抹除電壓Vers在1平面操作中的上升時間快於抹除電壓Vers在2平面操作中的上升時間。因此，如自圖2明顯看出，有在抹除電壓Vers穩定化之前發生輕微過衝（overshoot）且記憶體胞元的效能降低的問題。
有鑑於此，本發明提供在抹除非揮發性半導體記憶體裝置的記憶體胞元中的資料時可以較習知技術高的準確度控制抹除電壓的一種非揮發性半導體記憶體裝置的抹除控制電路及抹除控制方法以及一種非揮發性半導體記憶體裝置。 [解決問題的技術手段]
根據本發明的實施例的一種非揮發性半導體記憶體裝置的抹除控制電路是用於控制對所述非揮發性半導體記憶體裝置的記憶體胞元中的資料進行抹除的抹除電壓。所述抹除控制電路包括：斜率調整電路（slope adjustment circuit，SAC），基於所述抹除電壓的抹除脈衝的步進電壓、目標電壓以及步進寬度，控制所述抹除電壓的所述抹除脈衝的所述步進電壓、所述目標電壓以及所述步進寬度，藉此控制具有台階形狀（step shape）的斜率，以產生所述抹除電壓。
在所述非揮發性半導體記憶體裝置的抹除控制電路中，所述斜率調整電路包括：抹除電壓產生電路，對於每一預定定時脈衝控制訊號，基於步進電壓及目標電壓以步進電壓將抹除電壓重覆地增大至目標電壓；以及時間計數器電路，基於步進寬度對與步進寬度對應的每一時間間隔重覆地進行計時，藉此將定時脈衝控制訊號輸出至抹除電壓產生電路。
根據本發明的實施例的一種非揮發性半導體記憶體裝置包括所述非揮發性半導體記憶體裝置的抹除控制電路。
根據本發明的實施例的一種非揮發性半導體記憶體裝置的抹除控制方法是用於控制對所述非揮發性半導體記憶體裝置的記憶體胞元中的資料進行抹除的抹除電壓。所述抹除控制方法包括以下步驟：基於所述抹除電壓的抹除脈衝的步進電壓、目標電壓以及步進寬度，控制所述抹除電壓的所述抹除脈衝的所述步進電壓、所述目標電壓以及所述步進寬度，藉此控制具有台階形狀的斜率，以產生所述抹除電壓。
在所述非揮發性半導體記憶體裝置的所述抹除控制方法中，所述產生所述抹除電壓的步驟包括以下步驟：對於每一預定定時脈衝控制訊號，基於步進電壓及目標電壓以步進電壓將抹除電壓重覆地增大至目標電壓；以及基於步進寬度對與步進寬度對應的每一時間間隔重覆地進行計時，藉此輸出定時脈衝控制訊號。 [發明的效果]
因此，根據本發明，在抹除非揮發性半導體記憶體裝置的記憶體胞元中的資料時以較習知技術高的準確度控制抹除電壓是可能的。由此，防止在抹除電壓穩定化之前出現過衝和防止記憶體胞元的效能降低是可能的。
在下文中，將參照圖式闡述本發明的實施例。相同或相似的組件由相同的參考編號表示。
圖3是示出根據實施例的抹除電壓產生控制電路的配置實例的方塊圖，且圖4是示出圖3所示斜率調整電路的詳細配置的電路圖。圖5是示出由圖4所示斜率調整電路產生的抹除脈衝的實例的曲線圖。在圖5中，具有台階形狀的脈衝是根據本實施例的抹除脈衝，而其他波形則是比較實例。
在圖3中，抹除電壓產生控制電路包括定序器1、斜率調整電路（在下文中稱為SAC）6及電荷幫浦電路5。定序器1是例如控制NAND型快閃記憶體200（圖7）的整體操作的控制電路，且定序器1接收以下SAC參數（抹除脈衝電壓的斜率控制參數）並將SAC參數設定至SAC 6，且接著指令電荷幫浦電路5在抹除資料時產生抹除電壓： （1）步進電壓Vers_step； （2）目標電壓Vers_target；以及 （3）步進寬度Vers_int。
圖3所示抹除電壓產生控制電路控制抹除脈衝電壓的具有台階形狀的斜率。具體而言，抹除脈衝電壓由SAC 6產生以用於讓抹除脈衝電壓的上升時間保持恆定並防止出現過衝。作為主要邏輯的定序器1控制SAC 6以設定每一步進的時間（步進寬度）及電壓（步進電壓）。此處，自記憶體陣列10中的熔絲資料區域10F的記憶體位置加載SAC參數，舉例而言，當NAND型快閃記憶體200接通或重置時，以接通順序自定序器1加載至SAC 6。接著，調整在抹除電壓Vers的上升週期期間的步進電壓及步進寬度。在圖3中，Vers_d是向類比電荷幫浦電路5提供電壓代碼Vers_d的數位訊號匯流排。電荷幫浦電路5基於所輸入的電壓代碼Vers_d產生並輸出對應的抹除電壓Vers。
圖4是示出圖3所示SAC 6的詳細配置的電路圖。
在圖4中，SAC 6包括抹除電壓產生電路30及時間計數器電路40。抹除電壓產生電路30包括加法器31、比較器32、及（AND）閘33及延遲式正反器（delayed filp-flop）34。時間計數器電路40包括AND閘41、加法器42、延遲式正反器43及比較器44。
來自定序器1的所述三個SAC參數被輸入至加法器31、比較器32及比較器44。亦即，步進電壓Vers_step被輸入至加法器31，目標電壓Vers_target被輸入至比較器32，且步進寬度Vers_int被輸入至比較器44。
時間計數器電路40是用於產生步進時脈的電路，步進時脈用於產生抹除脈衝電壓。在時間計數器電路40中，AND閘41對來自延遲式正反器43的輸出資料與來自比較器44的輸出資料的反相資料實行AND運算，且將運算結果的資料輸出至加法器42。加法器42將1加到所輸入資料，並接著將加法結果的資料輸出至延遲式正反器43。延遲式正反器43在藉由外部重置訊號重置之後根據外部時脈CLK臨時儲存自加法器42輸入至輸入端子的資料，且接著將所述資料輸出至比較器44。當來自延遲式正反器43的資料與步進寬度Vers_int匹配時，比較器44將正定時脈衝控制訊號輸出至AND閘33。
在抹除電壓產生電路30中，加法器31將來自延遲式正反器34的輸出資料與所輸入步進電壓Vers_step相加，且將加法結果的資料輸出至延遲式正反器34。同時，比較器32對來自延遲式正反器34的輸出資料與所輸入目標電壓Vers_target進行比較，且當前一種資料變得小於後一種資料時將正脈衝訊號輸出至AND閘33。AND閘33對來自比較器32的脈衝訊號、來自比較器44的定時脈衝控制訊號以及外部時脈CLK實行AND運算，且將運算結果的訊號輸出至延遲式正反器34的時脈端子。在藉由外部重置訊號而重置之後，延遲式正反器34將所輸入資料與來自AND閘33的時脈同步地輸出作為電壓代碼（Vers_d）。
在如上所述進行配置的SAC 6中，步進寬度Vers_int、步進電壓Vers_step及目標電壓Vers_target等參數接收自定序器1，且每當由時間計數器電路40計數的資料增加1時，步進電壓Vers_step的加法器31被激活並對電壓代碼Vers_d進行遞增，直至電壓代碼Vers_d達到目標電壓Vers_target為止。
圖6是示出由圖4所示SAC 6產生的抹除脈衝的實例的曲線圖。圖7是示出根據實施例的NAND型快閃記憶體200的配置實例的方塊圖。
在圖7中，NAND型快閃記憶體200包括具有參數記憶體1m的定序器1、具有電荷幫浦電路等的類比電路4、SAC 6、資料輸入/輸出緩衝器7、輸入邏輯8、控制邏輯9以及具有熔絲資料區域10F的記憶體陣列10。
在圖7中，資料輸入/輸出緩衝器7將自外部裝置輸入的資料輸出至定序器1，且在所述資料經由頁面緩衝器25寫入至記憶體陣列10的同時，來自記憶體陣列10的資料被經由頁面緩衝器25自記憶體陣列10讀取，且接著自資料輸入/輸出緩衝器7輸出至外部裝置。輸入邏輯8輸入來自外部裝置的控制訊號，並基於所述控制訊號控制例如定序器1及控制邏輯9等內部電路。控制邏輯9基於來自輸入邏輯的控制訊號控制記憶體陣列10的操作及其周邊電路。
定序器1基於儲存於參數記憶體1m中的SAC參數控制SAC 6的操作。具體而言，藉由基於作為SAC參數的步進電壓Vers_step、目標電壓Vers_target及步進寬度Vers_int控制SAC 6來調整抹除電壓Vers。SAC參數被配置成在每一步進脈衝的上升時間期間為可變。
接下來，下文將詳細闡述SAC參數。
在快閃記憶體的早期產品開發階段中實行對抹除操作的評價，且在評價時，利用測試模式經由資料輸入/輸出緩衝器7將各種SAC參數直接輸入並儲存於定序器1的參數記憶體1m中，且接著確定出最佳SAC參數。接著，一旦確定出最佳SAC參數，則利用測試模式經由頁面緩衝器25將最佳SAC參數自參數記憶體1m寫入至記憶體陣列10中的熔絲資料區域10F。此處，SAC參數被假定設定用於應對最差負載（選擇多個平面的情形）且接著應用於所有情形（直至選擇單一平面）。在正常使用者模式中，每當NAND型快閃記憶體200接通時，SAC參數經由頁面緩衝器25自記憶體陣列10中的熔絲資料區域10F自動加載至定序器1的參數記憶體1m。
圖8是示出由圖7所示定序器1執行的抹除脈衝控制過程的流程圖。
在圖8所示步驟S1中，自定序器1的參數記憶體1m設定預定SAC參數，並在步驟S2中基於所設定的SAC參數開始SAC 6的操作。在步驟S3中，判斷電壓代碼（Vers_d）的電壓是否達到最終的目標電壓Vers_target（稱為圖6所示實例中的週期T3的目標電壓Vers_target）。若結果為是，則過程進行至步驟S4，而若結果為否，則過程返回至步驟S1並重覆步驟S1至步驟S3的處理。此處，步驟S1至步驟S3的處理是圖6所示週期T1的處理，且被分成三個經劃分週期，例如Ta、Tb及Tc。藉由設定不同的SAC參數以讓台階形抹除電壓在經劃分週期Ta、Tb及Tc中的每一者中的2平面期間實質上接近於抹除電壓Vers的曲線，台階形抹除電壓可被設定為在不造成過衝的條件下減少上升時間。
接下來，在步驟S4中，藉由執行與圖6所示週期T2對應的「抹除脈衝時間循環處理（loop processing of erase pulse time）」來保持預定抹除電壓。在步驟S5中，藉由執行「抹除脈衝放電處理（discharge processing of erase pulse）」，使電壓放電以自所保持抹除電壓朝0伏特降低。在步驟S6中，藉由執行「抹除驗證處理（erase verification processing）」，驗證經抹除記憶體胞元的資料。在步驟S7中，判斷是否已完成對記憶體的抹除處理。若結果為是，則抹除脈衝的控制過程結束，而若結果為否，則過程返回至步驟S1並自步驟S1重覆處理。
如上所述，根據本實施例，藉由使用SAC 6控制步進電壓Vers_step、目標電壓Vers_target以及抹除脈衝的步進寬度Vers_int，抹除電壓可被控制成產生較習知技術準確度高的抹除脈衝，以抹除記憶體胞元中的資料。因此，防止在抹除電壓穩定化之前出現過衝和防止記憶體胞元的效能降低是可能的。 [變形實例]
以上實施例示出NAND型快閃記憶體的抹除電壓控制電路。然而，本發明並非僅限於此，且本發明亦可應用於其他類型的非揮發性半導體記憶體裝置。
在以上實施例中，作為數位電路的時間計數器電路40用於通知已達到目標電壓。然而，本發明並非僅限於此，且抹除脈衝電壓可利用藉由電壓代碼的數位類比轉換（DA conversion）而獲得的類比反饋訊號逐步地遞增。
與專利文獻的差異 （與專利文獻2的差異）
在專利文獻2中，儘管程式脈衝之間的梯度（gradient）受到控制，然而並未揭露或教示對抹除脈衝的電壓等進行控制。 （與專利文獻3的差異）
在專利文獻3中，儘管程式電壓的梯度受到控制，然而並未揭露或教示對抹除脈衝的電壓等進行控制。 [工業應用領域]
如以上所詳細闡述，根據本發明，在抹除非揮發性半導體記憶體裝置的記憶體胞元中的資料時以較習知技術高的準確度控制抹除電壓是可能的。因此，防止在抹除電壓穩定化之前出現過衝和防止記憶體胞元的效能降低是可能的。
1:定序器 1m:參數記憶體 2:電壓控制器 3:介面 4:類比電路 5:電荷幫浦電路（類比電荷幫浦電路） 6:斜率調整電路（SAC） 7:資料輸入/輸出緩衝器 8:輸入邏輯 9:控制邏輯 10:記憶體陣列 10F:熔絲資料區域 22:X解碼器電路 23、24:Y解碼器電路 25:頁面緩衝器 30:抹除電壓產生電路 31、42:加法器 32、44:比較器 33、41:AND閘 34、43:延遲式正反器 40:時間計數器電路 100、200:NAND型快閃記憶體 CLK:外部時脈 S1、S2、S3、S4、S5、S6、S7:步驟 T1、T2、T3、T4:週期 Ta、Tb、Tc:經劃分週期 Vers:抹除電壓 Vers_d:電壓代碼 Vers_int:步進寬度 Vers_step:步進電壓 Vers_target:目標電壓
圖1是示出根據習知實例的NAND型快閃記憶體100的配置實例的方塊圖。 圖2是示出電壓波形的曲線圖，電壓波形示出根據習知實例的抹除脈衝的問題。 圖3是示出根據實施例的抹除電壓產生控制電路的配置實例的方塊圖。 圖4是示出圖3所示斜率調整電路6的詳細配置的電路圖。 圖5是示出由圖4所示斜率調整電路6產生的抹除脈衝的實例的曲線圖。 圖6是示出由圖4所示斜率調整電路6產生的抹除脈衝的實例的曲線圖。 圖7是示出根據實施例的NAND型快閃記憶體200的配置實例的方塊圖。 圖8是示出由圖7所示定序器1執行的抹除脈衝控制過程的流程圖。
6:斜率調整電路(SAC)
30:抹除電壓產生電路
31、42:加法器
32、44:比較器
33、41:AND閘
34、43:延遲式正反器
40:時間計數器電路
CLK:外部時脈
Vers_d:電壓代碼
Vers_int:步進寬度
Vers_step:步進電壓
Vers_target:目標電壓

Claims (5)

  1. 一種非揮發性半導體記憶體裝置的抹除控制電路，所述抹除控制電路控制對所述非揮發性半導體記憶體裝置的記憶體胞元中的資料進行抹除的抹除電壓，所述抹除控制電路包括： 斜率調整電路，基於所述抹除電壓的抹除脈衝的步進電壓、目標電壓以及步進寬度，控制所述抹除電壓的抹除脈衝的所述步進電壓、所述目標電壓以及所述步進寬度，藉此控制具有台階形狀的斜率，以產生所述抹除電壓。
  2. 如申請專利範圍第1項所述的非揮發性半導體記憶體裝置的抹除控制電路，其中所述斜率調整電路包括： 抹除電壓產生電路，對於每一預定定時脈衝控制訊號，基於所述步進電壓及所述目標電壓以所述步進電壓將所述抹除電壓重覆地增大至所述目標電壓；以及 時間計數器電路，基於所述步進寬度對與所述步進寬度對應的每一時間間隔重覆地進行計時，藉此將所述定時脈衝控制訊號輸出至所述抹除電壓產生電路。
  3. 一種非揮發性半導體記憶體裝置，包括如申請專利範圍第1項或第2項所述的非揮發性半導體記憶體裝置的抹除控制電路。
  4. 一種非揮發性半導體記憶體裝置的抹除控制方法，所述抹除控制方法用於控制對所述非揮發性半導體記憶體裝置的記憶體胞元中的資料進行抹除的抹除電壓，所述抹除控制方法包括以下步驟： 基於所述抹除電壓的抹除脈衝的步進電壓、目標電壓以及步進寬度，控制所述抹除電壓的抹除脈衝的所述步進電壓、所述目標電壓以及所述步進寬度，藉此控制具有台階形狀的斜率，以產生所述抹除電壓。
  5. 如申請專利範圍第4項所述的非揮發性半導體記憶體裝置的所述抹除控制方法，其中所述產生所述抹除電壓的步驟包括以下步驟： 對於每一預定定時脈衝控制訊號，基於所述步進電壓及所述目標電壓以所述步進電壓將所述抹除電壓重覆地增大至所述目標電壓；以及 基於所述步進寬度對與所述步進寬度對應的每一時間間隔重覆地進行計時，藉此輸出所述定時脈衝控制訊號。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2768846B1 (fr) * 1997-09-19 1999-12-24 Sgs Thomson Microelectronics Procede et circuit de generation de la tension de programmation et d'effacement dans une memoire non volatile
US7512008B2 (en) 2005-11-30 2009-03-31 Atmel Corporation Circuit to control voltage ramp rate
KR100830575B1 (ko) * 2006-09-26 2008-05-21 삼성전자주식회사 플래시 메모리 장치 및 그것의 멀티-블록 소거 방법
US7630250B2 (en) 2007-10-16 2009-12-08 Spansion Llc Controlled ramp rates for metal bitlines during write operations from high voltage driver for memory applications
US7633804B2 (en) 2008-03-20 2009-12-15 Micron Technology, Inc. Adjusting programming or erase voltage pulses in response to the number of programming or erase failures
JP5450013B2 (ja) * 2009-07-15 2014-03-26 株式会社東芝 不揮発性半導体記憶装置
JP2011222081A (ja) * 2010-04-09 2011-11-04 Toshiba Corp 半導体記憶装置
CN101923901B (zh) * 2010-05-13 2013-01-09 中国科学院上海微系统与信息技术研究所 一种相变存储器编程驱动系统及驱动方法
CN101964212B (zh) * 2010-08-11 2015-06-17 上海华虹宏力半导体制造有限公司 负电压斜率控制电路
US8737138B2 (en) * 2010-11-18 2014-05-27 Micron Technology, Inc. Memory instruction including parameter to affect operating condition of memory
US9082510B2 (en) * 2012-09-14 2015-07-14 Freescale Semiconductor, Inc. Non-volatile memory (NVM) with adaptive write operations
CN103236789B (zh) 2013-04-24 2017-02-08 上海华虹宏力半导体制造有限公司 电荷泵输出电压的调节电路及存储器
US9030883B2 (en) * 2013-07-16 2015-05-12 Freescale Semiconductor, Inc. Adaptive erase recovery for non-volatile memory (NVM) systems
US8891308B1 (en) 2013-09-11 2014-11-18 Sandisk Technologies Inc. Dynamic erase voltage step size selection for 3D non-volatile memory
US9852800B2 (en) 2016-03-07 2017-12-26 Sandisk Technologies Llc Adaptive determination of program parameter using program of erase rate
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