TWI451438B

TWI451438B - 一種執行記憶體之操作的方法

Info

Publication number: TWI451438B
Application number: TW096148282A
Authority: TW
Inventors: Ming Chang Kuo
Original assignee: Macronix Int Co Ltd
Priority date: 2007-12-17
Filing date: 2007-12-17
Publication date: 2014-09-01
Also published as: TW200929251A

Description

一種執行記憶體之操作的方法

本發明關於一種執行一快閃多階記憶胞之操作的方法。

時至今日，對於非揮發性資訊儲存的記憶裝置係廣泛的使用在各種應用之中。一般來說，如第1圖所繪示，記憶裝置包含用來儲存資料記憶胞之一記憶陣列102、一列解碼器104及一行解碼器106耦接至該記憶陣列102來存取該記憶陣列102以反應一外部位址。一般來說，記憶胞的汲極區域位於一「行」中並連接至一共同位元線108，記憶胞的控制閘極位於一「列」中並連接至一共同字元線110。非揮發記憶胞的例子包含有唯讀記憶體(ROM)、可程式化唯讀記憶體(PROM)、可程式化可抹除唯讀記憶體(EPROM)、電性可程式化可抹除唯讀記憶體(EEPROM)以及快閃EEPROM。

第2圖繪示一快閃記憶體的一種類型的一截面圖。如第2圖中所繪示，該快閃記憶胞包含在一p型矽基板202上形成一n型源極區域204以及一n型汲極區域206。在該源極區域204及該汲極區域206之間的區域係為熟知的該記憶胞之一通道區域208。一介電層包含一頂氧化物層210、一氮化物層212以及一底氧化物層214，形成於該通道區域208之上。在該介電層上形成一導電層216做為一控制閘極之用。

一般來說，儲存在該快閃記憶胞資料存取的操作上包含程式化、讀取及/或抹除操作。在一快閃記憶胞之程式化操作(例如：電荷注射)可以藉由各種方式來實施，像是通道熱電子(CHE)注射或富勒－諾得罕(FN)注射，這兩種方法都是注射電子進入該氮化物層212。抹除操作上(例如：移除電荷)可以藉由帶對帶熱電洞穿隧(BTBHHT)或富勒－諾得罕(FN)注射。為了抹除該記憶胞，藉由將該氮化物層212的電子移除，或送電洞進入該氮化物層212，來電中性先前被捕捉在該氮化物層212中的電子。

在本發明之一實施例中，該記憶胞包含一基板，一第一極性區及一第二極性區形成在具有一通道區域基板上，一導電閘極形成於該第一極性區及該第二極性區上。其中第一極性區與第二極性區可以離子植入或參雜所產生，也可以施加電壓誘導造成，一般用來作為記憶胞的源極與極極。該方法包含對該導電閘極於一第一段時間內施加一第一電壓，接著重複地對該導電閘極於一第二段時間內施加一第二電壓。該第一電壓值不同於該第二電壓值。對該第一極性區施加一第三電壓，以及對該第二極性區施加一第四電壓。

在本發明之另一實施例中，該記憶胞包含一基板，一第一極性區及一第二極性區形成在具有一通道區域基板上，一導電閘極形成於該第一極性區及該第二極性區上。其中第一極性區與第二極性區可以離子植入或參雜所產生，也可以施加電壓誘導造成，一般用來作為記憶胞的源極與極極。該方法包含對該導電閘極於一第一段時間內施加一第一電壓，接著重複地對該導電閘極於一第二段時間內施加一第二電壓。該第一電壓值不同於該第二電壓值。

本發明之示範的實施例將詳盡揭露於下述說明，同時對照相關圖式說明來繪示各種實例。盡可能地在通篇圖式中以相同的參考標號來表示相同的元件。

在本發明的各種實施例中，對該導電閘極於一第一段時間內施加一第一固定電壓，接著重複地對該導電閘極於一第二段時間內施加一第二固定電壓，避免該記憶胞為過度程式化或過度抹除。

傳統上，對該控制電極施加一固定正電壓來程式化該記憶胞。相關技術像是通道熱電子(CHE)注射，可參考第3A圖所示之時序圖係對該汲極區域施加一固定電壓(例如：5V)，以及對該控制閘極施加一相對較大的固定電壓(例如：10V)，同時相較於施加在該控制閘極和該汲極區域的電壓，讓該源極區域在一接地狀態或是一0電壓。在第3B圖所示之另一程式化方法中，富勒－諾得罕(FN)注射對該控制閘極所施加的電壓需要維持固定(例如：20V)，以及源極區域和汲極區域皆需要接地。在一程式化操作中，如第3C圖所示，電子－電洞對在該快閃記憶胞之通道區域308中產生。對該控制閘極316施加一相對較大的固定電壓，因此提高該氮化物層312的該電壓至一較高狀態，如此可以吸引電子流經該通道區域308至該氮化物層312，如箭頭318所指示的方向。當有足夠的電子累積在該氮化物層312時，該氮化物層312會帶負電荷，並使該記憶胞達到一所需的臨界電壓。

在多階記憶胞中，可以同時程式化複數個記憶胞。每一記憶胞之程式化速率(例如：注射電子進入該氮化物層的速率)會基於各種不同的物理狀態而有所改變(例如該氮化物層的厚度、該氮化物層覆蓋於該源極區域的面積...等)。而這些記憶胞與記憶胞之間物理狀態的不同係又肇因於製程的關係。該最快的記憶胞具有在該氮化物層與該汲極區域間之需要克服的最低能階障礙，相反地，該最慢的記憶胞具有在該氮化物層與該汲極區域間之需要克服的該最高能階障礙。在這樣的情況下，該程式化臨界電壓V_T 的分佈就會變成很廣，如此也造成該最快的記憶胞會有過度程式化的情況。因此便有了控制該臨界電壓分佈的需求以避免過度程式化的情況。對於較窄的臨界電壓分佈依據該讀取操作的機制也比較容易避免誤讀該記憶胞。此外，對於多階記憶胞而言，該窄的臨界電壓係更顯重要，因為在該讀取過程中，需要在不同臨界電壓之間做區別，才不會導致錯誤的發生。

在一傳統技術的使用上，對該控制電極施加一固定負電壓來抹除該記憶胞。可參考第4A圖所示，在一帶對帶熱電洞穿隧注射(BTBHHT)技術，係對該控制閘極施加一固定負電壓(例如：－10V)、對該汲極區域施加一正電壓(例如：5V)、以及對該源極區域接地來抹除一記憶胞。一抹除操作亦可由富勒－諾得罕(FN)注射來實施如同參照第4圖所示。舉例來說，對該控制閘極416所施加一固定負電壓(例如：－20V)以及將該源極區域404及該汲極區域406皆接地。因為該控制閘極416係為負偏壓，電洞會被吸引至該氮化物層412，如同第4C圖中箭號418所指示方向。當該電洞被吸引至該氮化物層412時，則該記憶胞被抹除。

跟程式化操作一樣，該記憶胞的抹除速率亦可能因為製程使得在記憶胞與記憶胞間有所不同。據此，該較廣的抹除臨界電壓分佈可能造成某些記憶胞在其他記憶胞被充分抹除前而變成過度抹除。然後，該過度抹除的記憶胞可能為電中性或甚至是微帶正電荷，如此會使得該過度抹除記憶胞轉變為空乏模式電晶體，而無法在對控制閘極施加正常操作電壓時被關閉，也因此可成造成在該源極區域、該通道區域、以及該汲極區域至該位元線間產生漏電流的情形。由於多階記憶胞的該汲極區域係通常地連接至一共同位元線，在相同位元線上一位被選擇的記憶胞可能會具有過多的漏電流，造成在該後續的程式化和讀取操作中有錯誤程式化或讀取的情形。因此，有著控制該臨界電壓分佈以避免過度抹除，且提供後續程式化和讀取操作上更穩定的需求。

然而，對於該控制閘極施加該固定電壓可能造成難以控制該臨界電壓分佈的情形。舉例來說，當該程式化操作開始時，在該氮化物層提高了一相對高的電壓可能會吸引電子進入該氮化物層中。隨著在該氮化物層中電子的累積，在氮化物層中的電壓下降。因為施加在該控制閘極的該電壓係維持為正電壓及固定，而在該氮化物層及該源極區域間下降的電壓可能會減緩該電子的注射。這樣下來，該較慢的注射速率造成該記憶裝置花一更長的時間來程式化，而這些都造成一較廣的臨界電壓分佈。

在該程式化操作中，不同於對該控制閘極施加固定操作電壓，採用先施加一固定正電壓一段時間後接著重複地施加另一較低或負固定電壓另一段時間，可以提供一較窄的臨界電壓分佈，也因此避免記憶胞被過度程式化。第5圖係繪示依據本發明之一實施例，在一程式化操作中一記憶裝置的剖面圖。參照第5圖，一正電壓518(例如：在8V至12V之間)及一較低或負電壓(例如：在－2V至2V之間)可替代地且週期地施加於該控制閘極516。

在一例示實施例中，依據第6A圖所示的時序圖施加在該記憶胞的該電壓。舉例來說，程式化一單一位元記憶胞的例子中，施加在該控制閘極516之一固定電壓618一段時間602，的範圍像是在8V至12V之間。同時地，施加在該汲極區域506之另一固定電壓622的範圍像是在5V至7V之間，同時將該源極區域504接地。在另一程式化一個二位元記憶胞的例子中，該汲極區域506及該源極區域504可同時在一固定電壓(例如：在5V至7V之間)被活化。

依據上述該程式化流程，由於在該通道區域508中該撞擊離子化會產生一些電子－電洞對。由於在該氮化物層512及該汲極區域506間的電壓差，電子流通過該通道區域508並注射進入該氮化物層512。如前所述，若維持在該控制閘極516之該固定電壓，這很可能減緩該電子注射速率及造成一較寬的臨界電壓分佈，這樣會使得該最快的記憶胞變成過度程式化。因此，在一實施例中，藉著停止施加該電壓618以及開始施加一電壓620一段時間604至該控制閘極516(例如：在－2V至2V間之一電壓)，在該最快的記憶胞過度程式化之前中斷該程式化操作。該電壓620係低於施加於該汲極區域506之該電壓622。因為施加在該控制閘極516之該電壓620係低於施加於該汲極區域之該電壓622，電洞會被吸引至該氮化物層512，然後可以補償先前在那邊被捕捉的一些電子。接著，因為電荷移除，該臨界電壓再次提高至一所需的狀態。最後造成電子注射的速率提升及該最快的記憶胞不會被過度程式化。

在電洞補償被捕捉在該浮動閘極的電子後，再次對該控制閘極516施加該電壓618來重啟該程式化操作。該電壓618 及該電壓620可繼續施加在該控制閘極516重複一個循環，這樣可以使該臨界電壓分佈變窄並且避免記憶胞的過度程式－化。在一較佳的實施例中，對於程式化所施加的該電壓618以及對於補償所施加的該電壓620可為介於1毫秒至1微秒之間的相同時間。在一替代實施例中，程式化和補償的時間可以不同。

第6B圖係繪示依據本發明示範的程式化技術之一實驗臨界電壓分佈圖。在本示範的實施例中藉著對該控制閘極516施加一大約10V的電壓程式化一段時間，隨即中斷該程式化後，對該控制閘極施加一大約0V來補償，並維持該汲極區域506及該源極區域504在大約5.5V，以達到該較窄的臨界電壓分佈。在本實施例中，假設施加在該控制閘極516的電壓、該汲極區域506及該源極區域504的電壓係同時間施加。

在該抹除操作過程中，對於該控制閘極施加一固定負電壓，該電洞會被捕捉至該氮化物層，這樣會降低該氮化物層及該源極區域間的電壓絕對值。也導致電洞注射速率變慢。因為在整個抹除操作過程中該控制閘極維持在一固定負電壓，該氮化物層及該源極區域間電壓的降低會造成一較緩的電洞移動至該氮化物層。此現象會造成該臨界電壓分佈的變寬。

在一相似的情況下，先施加一固定負電壓一段時間後接著重複地施加另一固定電壓另一段時間，而該另一固定電壓之絕對值係小於施加在該汲極和該源極之該電壓，可提供一抹除機制，也因此避免記憶胞被過度抹除。回去參考第5圖，該控制閘極可替代地且週期地被耦接至一負電壓718(例如：在－12V至－8V之間，未示)以及另一電壓720(例如：在－2V至2V之間的電壓，未示)。

在一抹除操作實施例中，依據第7A圖所示的時序圖施加在一記憶胞的該電壓，並再次參照第5圖。在本實施例中，施加在該控制閘極516之一固定負電壓718的範圍像是在－12V至－8V之間一段時間702。同時地，施加在該汲極區域506之另一固定電壓的範圍像是在5V至7V之間，同時將該源極區域504接地，若抹除一單一位元記憶胞。在另一實施例中，該汲極區域506及該源極區域504係耦接至一介於5V至7V間的固定電壓。

依據上述該抹除流程，由於在該氮化物層512及該汲極區域506間的電壓差絕對值，電洞被吸引至該氮化物層512。如前所述，若維持在該控制閘極516之該固定電壓，這樣會使得該最快的記憶胞變成過度抹除。該過度抹除記憶胞在它們的氮化物層512可能會具有非常低或甚至是正電壓，並且可能會永遠變成空乏電晶體，並造成錯誤讀取操作。也因此，可以使用在該最快的記憶胞的臨界電壓下降和變為負電壓之前中斷該抹除操作的方法。在一示範的實施例中類似本發明中程式化的技術，先暫時地停止該抹除電壓718並施加另一電壓720至該控制閘極516一段時間704。在本實施例中，該電壓720的(例如：約在－2V至2V間的電壓)絕對值係小於施加在該汲極區域506的該電壓722。因為施加在該控制閘極516的該電壓比施加在汲極區域的該電壓來的高，電子會注射進入該氮化物層512並結合先前被捕捉在那邊的電洞。由於該電荷注射可回復一所需的臨界電壓。也因此該最快的記憶胞不會被過度抹除。

在電子結合被吸引在該氮化物層的電洞後，再次對該控制閘極516施加該電壓718來重啟該抹除操作。該電壓718及該電壓720可繼續施加在該控制閘極516重複一個循環，這樣可以使在該氮化物層512的該臨界電壓不會下降至零並且避免漏電流流至該位元線。在一較佳的實施例中，對於抹除所施加的該電壓718以及對於回復所施加的該電壓720可為介於1毫秒至1微秒之間的相同時間。在一替代實施例中，抹除和回復的時間可以不同。

第7B圖係繪示依據本發明示範的抹除技術之一實驗臨界電壓分佈圖。在一較佳實施例中，藉著對該控制閘極516施加一大約－10V的電壓抹除一段時間，隨即中斷該抹除後，對該控制閘極施加一大約0V來回復，並維持該汲極區域506及該源極區域504在大約5.5V。在本實施例中，假設施加在該控制閘極516的電壓、該汲極區域506及該源極區域504的電壓係同時間施加。

熟習本項技藝之人士可依據本發明所述之實例在不脫離本發明精神和範圍之所做之各種改變。因此，本說明書和圖式應視為本發明原則之說明非做為限制之用，更涵蓋在本發明精神和範圍中的各種修飾，本發明係定義於以下申請專利範圍。

102‧‧‧記憶陣列

104‧‧‧列解碼器

106‧‧‧行解碼器

108‧‧‧共同位元線

110‧‧‧共同字元線

202‧‧‧p型矽基板

204、404、504‧‧‧源極區域

206、406、506‧‧‧汲極區域

208、308、508‧‧‧通道區域

210‧‧‧頂氧化物層

212、312、412‧‧‧氮化物層

214‧‧‧底氧化物層

216‧‧‧導電層

316、416、516‧‧‧控制閘極

602、604、702、704‧‧‧一段時間

518、618、620、622、718、720、722‧‧‧電壓

前述發明內容及接下來的簡單圖式說明，會幫助在閱讀該附加示範的圖式有更清楚的理解。為了說明本發明之需要，所繪示的各種實施例係以較佳的實施例為之。然而，可理解的是，本發明並不侷限圖式中所繪示配置及工具。

第1圖繪示一記憶裝置之方塊圖。

第2圖繪示快閃記憶胞之一類型的一剖面圖。

第3A圖及第3B圖繪示依據程式化方法對該控制閘極及源極/汲極區域施加電壓之時序圖。

第3C圖繪示在一程式化操作中一快閃記憶裝置之一剖面圖。

第4A圖及第4B圖繪示依據抹除方法對該控制閘極及源極/汲極區域施加電壓之時序圖。

第4C圖繪示在一抹除操作中一快閃記憶裝置之一剖面圖。

第5圖繪示依據本發明之一實施例在一程式化操作中一記憶裝置之剖面圖。

第6A圖繪示依據本發明之一方法，在一程式化操作中對該控制閘極及源極/汲極區域施加電壓之時序圖。

第6B圖係繪示依據如第6A圖所示之一示範的程式化技術之一實驗臨界電壓分佈圖。

第7A圖繪示依據本發明之一方法，在一抹除操作中對該控制閘極及源極/汲極區域施加電壓之時序圖。

第7B圖係繪示依據如第7A圖所示之一示範的抹除技術之一實驗臨界電壓分佈圖。

502‧‧‧基板

504‧‧‧源極區域

506‧‧‧汲極區域

508‧‧‧通道區域

510‧‧‧頂氧化物層

512‧‧‧氮化物層

514‧‧‧底氧化物層

516‧‧‧控制閘極

Claims

一種執行一記憶體之操作的方法，該記憶胞包含一第一極性區及一第二極性區，一導電閘極形成於該第一極性區及該第二極性區上，該方法包含：對該導電閘極於一第一段時間內施加一第一電壓，接著重複地對該導電閘極於一第二段時間內施加一第二電壓，其中該第一電壓值不同於該第二電壓值；對該第一極性區施加一第三電壓；以及對該第二極性區施加一第四電壓，其中該第三電壓及該第四電壓至少一者係介於約5V至7V之間的定電壓。
如申請專利範圍第1項所述之方法，其中該第一段時間及該第二段時間至少一者係介於約1毫秒至1微秒之間。
如申請專利範圍第1項所述之方法，其中在一程式化操作過程中，施加於該導電閘極之該第一電壓係介於約8V至12V之間。
如申請專利範圍第1項所述之方法，其中在一抹除操作過程中，施加於該導電閘極之該第一電壓係介於約-12V至-8V之間。
如申請專利範圍第1項所述之方法，其中施加於該導電閘極之該第二電壓係介於約-2V至2V之間。
如申請專利範圍第3項所述之方法，其中施加於該導電閘極之該第二電壓係介於約-2V至2V之間。
如申請專利範圍第6項所述之方法，其中該第三電壓及該第四電壓至少一者係介於約5V至7V之間。
如申請專利範圍第4項所述之方法，其中施加於該導電閘極之該第二電壓係介於約-2V至2V之間。
如申請專利範圍第8項所述之方法，其中該第三電壓及該第四電壓至少一者係介於約5V至7V之間。
如申請專利範圍第1項所述之方法，其中該第三電壓及該第四電壓之一係接地電位或浮動。
一種執行一記憶體之操作的方法，該記憶胞包含一第一極性區及一第二極性區，一導電閘極形成於該第一極性區及該第二極性區上，該方法包含：對該導電閘極於一第一段時間內施加一第一電壓，接著重複地對該導電閘極於一第二段時間內施加一第二電壓，其中該第一電壓值不同於該第二電壓值；對該第一極性區施加一第三電壓之定電壓；對該第二極性區施加一第四電壓之定電壓。
如申請專利範圍第11項所述之方法，其中該第三電壓及該第四電壓之一係接地電位或浮動。
如申請專利範圍第11項所述之方法，其中該第一段時間及該第二段時間至少一者係介於約1毫秒至1微秒之間。
如申請專利範圍第11項所述之方法，其中在一程式化操作過程中，施加於該導電閘極之該第一電壓係介於約8V至12V之間。
如申請專利範圍第11項所述之方法，其中在一抹除操作過程中，施加於該導電閘極之該第一電壓係介於約-12V至-8V之間。
如申請專利範圍第11項所述之方法，其中施加於該導電閘極之該第二電壓係介於約-2V至2V之間。
如申請專利範圍第11項所述之方法，其中該第三電壓及該第四電壓至少一者係介於約5V至7V之間。
如申請專利範圍第14項所述之方法，其中施加於該導電閘極之該第二電壓係介於約-2V至2V之間。
如申請專利範圍第18項所述之方法，其中該第三電壓及該第四電壓至少一者係介於約5V至7V之間。
如申請專利範圍第15項所述之方法，其中施加於該導電閘極之該第二電壓係介於約-2V至2V之間。
如申請專利範圍第20項所述之方法，其中該第三電壓及該第四電壓至少一者係介於約5V至7V之間。