JP2002544643A - フラッシュメモリ用途のための傾斜付きまたは段階的ゲートチャネル消去 - Google Patents
フラッシュメモリ用途のための傾斜付きまたは段階的ゲートチャネル消去Info
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Abstract
(57)【要約】
メモリセルのコントロールゲートとウェルとの間に電圧差を印加することによりフラッシュＥＥＰＲＯＭセルを消去するための方法である。電圧差は、コントロールゲートに印加される傾斜付きもしくは段階的電圧、ウェルに印加される傾斜付きもしくは段階的電圧またはコントロールゲートに印加される傾斜付きもしくは段階的電圧およびウェルに印加される傾斜付きもしくは段階的電圧であり得る。傾斜付き電圧は、一定の傾斜を有してもまたは傾斜は変化してもよい。段階的電圧は、均等にまたは不均等に増分可能である。ウェルまたはコントロールゲートに印加される電圧は、選択された数のメモリセルが消去されたと検証されるまで傾斜を付けられるかまたは段階を付けられるが、このときにウェルまたはコントロールゲートに印加される電圧は、消去手順が完了するまでクランプされる。
Description
【０００１】
１．発明の分野 この発明は、一般的に超小型集積回路の技術分野に関する。より特定的には、
この発明は、超小型フラッシュ電気消去可能プログラマブル読出専用メモリ（Ｅ
ＥＰＲＯＭ）デバイスの技術分野に関する。さらにより特定的には、この発明は
、消去速度の低下を低減する超小型フラッシュ電気消去可能プログラマブル読出
専用メモリデバイスを消去する方法に関する。
この発明は、超小型フラッシュ電気消去可能プログラマブル読出専用メモリ（Ｅ
ＥＰＲＯＭ）デバイスの技術分野に関する。さらにより特定的には、この発明は
、消去速度の低下を低減する超小型フラッシュ電気消去可能プログラマブル読出
専用メモリデバイスを消去する方法に関する。
【０００２】 ２．関連技術の説明 超小型フラッシュまたはブロック消去電気消去可能プログラマブル読出専用メ
モリ（フラッシュＥＥＰＲＯＭ）は、独立してプログラム可能なおよび読出可能
なセルのアレイを含む。各セルのサイズおよびそれによりメモリは、独立してセ
ルを消去できるようにする選択トランジスタとして公知のトランジスタを省略す
ることによって小型化される。その結果、すべてのセルがブロックとしてともに
消去される。
モリ（フラッシュＥＥＰＲＯＭ）は、独立してプログラム可能なおよび読出可能
なセルのアレイを含む。各セルのサイズおよびそれによりメモリは、独立してセ
ルを消去できるようにする選択トランジスタとして公知のトランジスタを省略す
ることによって小型化される。その結果、すべてのセルがブロックとしてともに
消去される。
【０００３】 このタイプのメモリは個別の金属酸化物半導体（ＭＯＳ）電界効果トランジス
タメモリセルを含み、その各々はソース、ドレイン、フローティングゲートおよ
びコントロールゲートを含み、それらに対してさまざまな電圧を印加して、バイ
ナリ１または０でセルをプログラムしたりまたはすべてのセルをブロックとして
消去したりする。
タメモリセルを含み、その各々はソース、ドレイン、フローティングゲートおよ
びコントロールゲートを含み、それらに対してさまざまな電圧を印加して、バイ
ナリ１または０でセルをプログラムしたりまたはすべてのセルをブロックとして
消去したりする。
【０００４】 行および列のアレイの中のセルは、それぞれのワード線に接続される行の中の
セルのコントロールゲートおよびそれぞれのビット線に接続される列の中のセル
のドレインに接続される。セルのソースはともに接続される。この配置はＮＯＲ
メモリ構成として公知である。
セルのコントロールゲートおよびそれぞれのビット線に接続される列の中のセル
のドレインに接続される。セルのソースはともに接続される。この配置はＮＯＲ
メモリ構成として公知である。
【０００５】 セルは、典型的に９ボルトの電圧をコントロールゲートに印加し、約５ボルト
の電圧をドレインに印加しかつソースを接地することによってプログラムされ、
それによりホットエレクトロンがドレイン空乏領域からフローティングゲートに
注入される。プログラム電圧が除去されると、注入された電子はフローティング
ゲートでトラップされ、その中で負電荷を生じ、これはセルのしきい値電圧を約
４ボルトを超える値に上昇させる。
の電圧をドレインに印加しかつソースを接地することによってプログラムされ、
それによりホットエレクトロンがドレイン空乏領域からフローティングゲートに
注入される。プログラム電圧が除去されると、注入された電子はフローティング
ゲートでトラップされ、その中で負電荷を生じ、これはセルのしきい値電圧を約
４ボルトを超える値に上昇させる。
【０００６】 セルは、典型的に５ボルトをコントロールゲートに印加し、ドレインが接続さ
れるビット線に１ボルトを印加し、ソースを接地しかつビット線電流を検知する
ことによって読出される。セルがプログラムされかつしきい値電圧が比較的高い
（４ボルト）場合、ビット線電流は０であるかまたは少なくとも比較的低い。セ
ルがプログラムされないかまたは消去される場合、しきい値電圧は比較的低く（
２ボルト）、コントロールゲート電圧はチャネルをエンハンスし、ビット線電流
は比較的高くなる。
れるビット線に１ボルトを印加し、ソースを接地しかつビット線電流を検知する
ことによって読出される。セルがプログラムされかつしきい値電圧が比較的高い
（４ボルト）場合、ビット線電流は０であるかまたは少なくとも比較的低い。セ
ルがプログラムされないかまたは消去される場合、しきい値電圧は比較的低く（
２ボルト）、コントロールゲート電圧はチャネルをエンハンスし、ビット線電流
は比較的高くなる。
【０００７】 いくつかの方法でセルを消去することができる。１つの配置では、セルは、典
型的には１２ボルトの比較的高い電圧をソースに印加し、コントロールゲートを
接地しかつドレインをフローティングにすることによって消去される。これによ
り、プログラミングの間にフローティングゲートに注入された電子は、薄いトン
ネル酸化物層を通ってフローティングゲートからソースまでファウラー−ノルド
ハイムトンネリングを受ける。またセルは、−１０ボルトのオーダの負電圧をコ
ントロールゲートに印加し、５ボルトをソースに印加しかつドレインをフローテ
ィングにすることによって消去することができる。消去の別の方法は、ソース／
ドレインをフローティングにしながら、５ＶをＰウェルに、−１０Ｖをコントロ
ールゲートに印加することによるものである。
型的には１２ボルトの比較的高い電圧をソースに印加し、コントロールゲートを
接地しかつドレインをフローティングにすることによって消去される。これによ
り、プログラミングの間にフローティングゲートに注入された電子は、薄いトン
ネル酸化物層を通ってフローティングゲートからソースまでファウラー−ノルド
ハイムトンネリングを受ける。またセルは、−１０ボルトのオーダの負電圧をコ
ントロールゲートに印加し、５ボルトをソースに印加しかつドレインをフローテ
ィングにすることによって消去することができる。消去の別の方法は、ソース／
ドレインをフローティングにしながら、５ＶをＰウェルに、−１０Ｖをコントロ
ールゲートに印加することによるものである。
【０００８】 従来のフラッシュＥＥＰＲＯＭセル配置に伴う問題は、製造公差により、別の
セルが十分に消去されないうちにいくつかのセルが過消去されてしまうことであ
る。過消去されたセルのフローティングゲートは電子が空乏され、正に荷電され
る。これにより、過消去されたセルは、それらのコントロールゲートに印加され
る通常の動作電圧がターンオフできない空乏モードトランジスタとして機能する
。空乏モードトランジスタとして機能するセルは、その後のプログラムおよび読
出動作の間に漏れ電流を導く。
セルが十分に消去されないうちにいくつかのセルが過消去されてしまうことであ
る。過消去されたセルのフローティングゲートは電子が空乏され、正に荷電され
る。これにより、過消去されたセルは、それらのコントロールゲートに印加され
る通常の動作電圧がターンオフできない空乏モードトランジスタとして機能する
。空乏モードトランジスタとして機能するセルは、その後のプログラムおよび読
出動作の間に漏れ電流を導く。
【０００９】 より特定的には、プログラムおよび読出動作の間に、１行のセルのコントロー
ルゲートに接続されるワード線が一度に１本だけハイに保持され、一方、他のワ
ード線は接地される。しかしながら、すべてのセルのドレインに正電圧が印加さ
れ、選択されていないセルのしきい値電圧が０または負であれば、漏れ電流はセ
ルのソース、チャネルおよびドレインを通って流れる。
ルゲートに接続されるワード線が一度に１本だけハイに保持され、一方、他のワ
ード線は接地される。しかしながら、すべてのセルのドレインに正電圧が印加さ
れ、選択されていないセルのしきい値電圧が０または負であれば、漏れ電流はセ
ルのソース、チャネルおよびドレインを通って流れる。
【００１０】 過消去されたセルからの漏れ電流の望ましくない影響は以下のとおりである。
典型的なフラッシュＥＥＰＲＯＭでは、多数のメモリトランジスタセル、たとえ
ば５１２個のトランジスタセルのドレインが各ビット線に接続される。ビット線
上のかなりの数のセルがバックグラウンド漏れ電流を引いていれば、ビット線上
の漏れ電流合計はセルの読出電流を超え得る。これは、ビット線上の一切のセル
の状態を読出せなくし、したがってメモリを動作不能にしてしまう。
典型的なフラッシュＥＥＰＲＯＭでは、多数のメモリトランジスタセル、たとえ
ば５１２個のトランジスタセルのドレインが各ビット線に接続される。ビット線
上のかなりの数のセルがバックグラウンド漏れ電流を引いていれば、ビット線上
の漏れ電流合計はセルの読出電流を超え得る。これは、ビット線上の一切のセル
の状態を読出せなくし、したがってメモリを動作不能にしてしまう。
【００１１】 セルのバックグラウンド漏れ電流はしきい値電圧の関数として変化するため、
しきい値電圧が低くなる（より負になる）につれ、漏れ電流はより高くなる。し
たがって、セルが過消去されるのを防ぎかつしきい値電圧分布ができる限り低い
範囲に減じられ、理想的には消去後にすべてのセルが２ボルトのオーダの同じ高
いしきい値電圧を有することが望ましい。
しきい値電圧が低くなる（より負になる）につれ、漏れ電流はより高くなる。し
たがって、セルが過消去されるのを防ぎかつしきい値電圧分布ができる限り低い
範囲に減じられ、理想的には消去後にすべてのセルが２ボルトのオーダの同じ高
いしきい値電圧を有することが望ましい。
【００１２】 大部分の過消去されたセルをより高いしきい値電圧に再プログラムする過消去
訂正動作を行なうことによってしきい値電圧分布を減じることは技術分野で公知
である。このタイプの過消去訂正動作は、一般的に自動プログラミングディスタ
ーブ（ＡＰＤ）として公知である。
訂正動作を行なうことによってしきい値電圧分布を減じることは技術分野で公知
である。このタイプの過消去訂正動作は、一般的に自動プログラミングディスタ
ーブ（ＡＰＤ）として公知である。
【００１３】 自動プログラミングディスターブ消去（ＡＰＤＥ）と称される好ましいＡＰＤ
法は、１９９７年６月２４日にリー・クリーブランド（Lee Cleveland）に発行
された「過消去を限定しかつ消去検証エラーを防止するフラッシュメモリのため
の過消去訂正」（“OVERERASE CORRECTION FOR FLASH MEMORY WHICH LIMITS OVE
RERASE AND PREVENTS ERASE VERIFY ERRORS”）と題された米国特許第５，６４
２，３１１号に開示されている。この特許は、この発明と同じ譲受人に譲渡され
、その全体がここに引用により援用されている。この方法は、過消去されたセル
を検知し、プログラミングパルスをそれに印加して、それらのしきい値電圧を許
容できる値に戻すステップを含む。
法は、１９９７年６月２４日にリー・クリーブランド（Lee Cleveland）に発行
された「過消去を限定しかつ消去検証エラーを防止するフラッシュメモリのため
の過消去訂正」（“OVERERASE CORRECTION FOR FLASH MEMORY WHICH LIMITS OVE
RERASE AND PREVENTS ERASE VERIFY ERRORS”）と題された米国特許第５，６４
２，３１１号に開示されている。この特許は、この発明と同じ譲受人に譲渡され
、その全体がここに引用により援用されている。この方法は、過消去されたセル
を検知し、プログラミングパルスをそれに印加して、それらのしきい値電圧を許
容できる値に戻すステップを含む。
【００１４】 消去パルスの印加に引続き、まず消去不足訂正が行単位でセルごとに行なわれ
る。第１の行列の位置中のセルは、４ボルトをコントロールゲート（ワード線）
に印加し、１ボルトをドレイン（ビット線）に印加し、ソースを接地しかつセン
スアンプを用いてビット線電流を検知して、それによりセルのしきい値電圧がた
とえば２ボルトの値よりも上か否かを判断することによって、アドレス指定され
かつ消去検証される。２ボルトよりも上のしきい値電圧が示すようにセルが消去
不足であれば、ビット線電流は低い。この場合、消去パルスがすべてのセルに印
加され、第１のセルが再び消去検証される。
る。第１の行列の位置中のセルは、４ボルトをコントロールゲート（ワード線）
に印加し、１ボルトをドレイン（ビット線）に印加し、ソースを接地しかつセン
スアンプを用いてビット線電流を検知して、それによりセルのしきい値電圧がた
とえば２ボルトの値よりも上か否かを判断することによって、アドレス指定され
かつ消去検証される。２ボルトよりも上のしきい値電圧が示すようにセルが消去
不足であれば、ビット線電流は低い。この場合、消去パルスがすべてのセルに印
加され、第１のセルが再び消去検証される。
【００１５】 各消去パルスの印加の後におよびその後の消去検証動作に先だって、メモリの
すべてのセルに対して過消去訂正が行なわれる。過消去検証は、アレイのビット
線に対して順次行なわれる。これは、ワード線を接地し、典型的に１ボルトを第
１のビット線に印加しかつビット線電流を検知することによって達成される。電
流が予め定められた値よりも上であれば、これは、ビット線に接続されたセルの
少なくとも１つが過消去され、漏れ電流を引いていることを示す。この場合、過
消去訂正パルスがビット線に印加される。これは、１００μｓなどの予め定めら
れた長さの時間、約５ボルトをビット線に印加することによって達成される。
すべてのセルに対して過消去訂正が行なわれる。過消去検証は、アレイのビット
線に対して順次行なわれる。これは、ワード線を接地し、典型的に１ボルトを第
１のビット線に印加しかつビット線電流を検知することによって達成される。電
流が予め定められた値よりも上であれば、これは、ビット線に接続されたセルの
少なくとも１つが過消去され、漏れ電流を引いていることを示す。この場合、過
消去訂正パルスがビット線に印加される。これは、１００μｓなどの予め定めら
れた長さの時間、約５ボルトをビット線に印加することによって達成される。
【００１６】 過消去訂正パルスの印加の後、ビット線は再検証される。ビット線電流が依然
として高く、過消去されたセルが依然としてビット線に接続されたままであるこ
とを示せば、別の過消去訂正パルスが印加される。この手順はすべてのビット線
に対して順次繰返される。
として高く、過消去されたセルが依然としてビット線に接続されたままであるこ
とを示せば、別の過消去訂正パルスが印加される。この手順はすべてのビット線
に対して順次繰返される。
【００１７】 この手順は、ビット線電流が読出電流よりも低い予め定められた値に減じられ
るまで、必要に応じて何度も繰返される。次に、メモリ中のすべてのセルを消去
検証するまで、第１の行および以後の行の中のセルの残余に対してこの手順が行
なわれる。
るまで、必要に応じて何度も繰返される。次に、メモリ中のすべてのセルを消去
検証するまで、第１の行および以後の行の中のセルの残余に対してこの手順が行
なわれる。
【００１８】 各消去パルスの後に過消去訂正手順を行なうことにより、セルが過消去される
程度が減じられ、セルの耐久性を向上させる。さらに、過消去されたセルは各消
去パルスの後に訂正されるため、消去検証の間にビット線漏れ電流が減じられ、
したがって、消去検証手順が完了した際に消去不足のセルが存在するのを防止す
る。
程度が減じられ、セルの耐久性を向上させる。さらに、過消去されたセルは各消
去パルスの後に訂正されるため、消去検証の間にビット線漏れ電流が減じられ、
したがって、消去検証手順が完了した際に消去不足のセルが存在するのを防止す
る。
【００１９】 消去手順により、トンネル酸化物において電子トラッピングが起こる。さらに
、消去不足および過消去手順により、トンネル酸化物において電子トラッピング
が起こる。各プログラミング／消去サイクルはごく少数の電子トラッピングしか
付加しないが、累積電子トラッピングは、各プログラミング／消去サイクルが完
了するに従って増加し、これは次に消去時間をますます低下させる。
、消去不足および過消去手順により、トンネル酸化物において電子トラッピング
が起こる。各プログラミング／消去サイクルはごく少数の電子トラッピングしか
付加しないが、累積電子トラッピングは、各プログラミング／消去サイクルが完
了するに従って増加し、これは次に消去時間をますます低下させる。
【００２０】 したがって、必要なものは、プログラム／消去サイクルの数が増加するのに従
う消去時間の低下を最小化する消去手順を行なう方法である。
う消去時間の低下を最小化する消去手順を行なう方法である。
【００２１】
この発明に従うと、以上およびその他の目的および利点は、消去すべきメモリ
セルのコントロールゲートに傾斜付きまたは段階的電圧を印加することにより、
フラッシュ電気消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）セルを
消去する方法によって得られる。
セルのコントロールゲートに傾斜付きまたは段階的電圧を印加することにより、
フラッシュ電気消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）セルを
消去する方法によって得られる。
【００２２】 この発明の１つの局面に従うと、消去すべきセルのコントロールゲートとウェ
ルとの間に電圧差が印加され、電圧差は、選択された数のメモリセルが消去され
たと検証されるまで増分され、そのときに電圧差がクランプされる。
ルとの間に電圧差が印加され、電圧差は、選択された数のメモリセルが消去され
たと検証されるまで増分され、そのときに電圧差がクランプされる。
【００２３】 この発明の別の局面に従うと、消去すべきセルのコントロールゲートとウェル
との間に印加される電圧差は、ウェルに印加される正電圧およびコントロールゲ
ートに印加される増加する傾斜付きまたは段階的負電圧である。
との間に印加される電圧差は、ウェルに印加される正電圧およびコントロールゲ
ートに印加される増加する傾斜付きまたは段階的負電圧である。
【００２４】 この発明の別の局面に従うと、消去すべきセルのコントロールゲートとウェル
との間に印加される電圧差は、コントロールゲートに印加される負電圧およびウ
ェルに印加される増加する傾斜付きまたは段階的正電圧である。
との間に印加される電圧差は、コントロールゲートに印加される負電圧およびウ
ェルに印加される増加する傾斜付きまたは段階的正電圧である。
【００２５】 この発明のさらに別の局面に従うと、消去すべきセルのコントロールゲートと
ウェルとの間に印加される電圧差は、ウェルに印加される傾斜付きまたは段階的
正電圧およびコントロールゲートに印加される傾斜付きまたは段階的負電圧であ
る。
ウェルとの間に印加される電圧差は、ウェルに印加される傾斜付きまたは段階的
正電圧およびコントロールゲートに印加される傾斜付きまたは段階的負電圧であ
る。
【００２６】 この発明の別の局面に従うと、メモリセルは複数のセクタに配置され、この方
法は、各セクタに対して上記手順を順次行なうステップを含む。
法は、各セクタに対して上記手順を順次行なうステップを含む。
【００２７】 この発明の局面に従うと、ドレインおよびソースは、消去手順の間にフローテ
ィングにされる。
ィングにされる。
【００２８】 この発明のさらに別の局面に従うと、ドレインおよびソースは、消去手順の間
、ウェルに接続される。
、ウェルに接続される。
【００２９】 この発明のさらに別の局面に従うと、完全消去および自動プログラムディスタ
ーブ（ＡＰＤ）手順は、メモリセルのコントロールゲートへの消去パルスの各々
の印加の後に、メモリセルに適用される。
ーブ（ＡＰＤ）手順は、メモリセルのコントロールゲートへの消去パルスの各々
の印加の後に、メモリセルに適用される。
【００３０】 このように、説明された方法は、多くのプログラム／消去サイクル後のセルの
消去時間の低下を低減する、フラッシュＥＥＰＲＯＭセルを消去する方法を提供
する。
消去時間の低下を低減する、フラッシュＥＥＰＲＯＭセルを消去する方法を提供
する。
【００３１】 この発明は、添付の図面と関連して以下の詳細な説明を考察するとよりよく理
解される。以下の説明から当業者には容易に明らかとなるように、この発明を実
行する最良モードの例示の単に目的のためにこの発明の実施例が示される。理解
されるように、この発明は他の実施例も可能であり、そのいくつかの詳細例は、
すべてこの発明の範囲から逸脱することなく、さまざまな明らかな局面において
修正が可能である。したがって、図面および詳細な説明は制限としてではなく、
本質的に例示的なものとみなされるであろう。
解される。以下の説明から当業者には容易に明らかとなるように、この発明を実
行する最良モードの例示の単に目的のためにこの発明の実施例が示される。理解
されるように、この発明は他の実施例も可能であり、そのいくつかの詳細例は、
すべてこの発明の範囲から逸脱することなく、さまざまな明らかな局面において
修正が可能である。したがって、図面および詳細な説明は制限としてではなく、
本質的に例示的なものとみなされるであろう。
【００３２】 この発明の特徴であると考えられる新しい特徴が添付の請求項に述べられる。
しかしながら、この発明そのものおよび好ましい使用モードならびにそのさらな
る目的および利点は、添付の図面と関連して読まれると、例示的な実施例の以下
の詳細な説明を参照することにより、最もよく理解されるであろう。
しかしながら、この発明そのものおよび好ましい使用モードならびにそのさらな
る目的および利点は、添付の図面と関連して読まれると、例示的な実施例の以下
の詳細な説明を参照することにより、最もよく理解されるであろう。
【００３３】
この発明を実践するための、発明者が現在企図する最良モードを図示する、こ
の発明の具体的な実施例が詳細に参照される。最良モードの説明は単に例示的な
ものであり、限定の意味でとらえられるべきものではないことを理解されたい。
の発明の具体的な実施例が詳細に参照される。最良モードの説明は単に例示的な
ものであり、限定の意味でとらえられるべきものではないことを理解されたい。
【００３４】 図１Ａは、この発明が有利に適用されるＮＯＲ型フラッシュ電気消去可能プロ
グラマブル読出専用メモリ（ＥＥＰＲＯＭ）１００の基本的な構成を図示する。
フラッシュメモリ１００は、矩形のマトリックスまたは行および列のアレイに配
置される複数のコアまたはメモリセルを含む。各行はワード線（ＷＬ）と関連付
けられ、各列はビット線（ＢＬ）と関連付けられる。
グラマブル読出専用メモリ（ＥＥＰＲＯＭ）１００の基本的な構成を図示する。
フラッシュメモリ１００は、矩形のマトリックスまたは行および列のアレイに配
置される複数のコアまたはメモリセルを含む。各行はワード線（ＷＬ）と関連付
けられ、各列はビット線（ＢＬ）と関連付けられる。
【００３５】 ｎ本の列およびｍ本の行が存在すると仮定して、ビット線はＢＬ0からＢＬnと
示され、ワード線はＷＬ0からＷＬmと示される。ビット線ドライバ１０２によっ
て適切な電圧がビット線に印加され、ワード線ドライバ１０４によって適切な電
圧がワード線に印加される。ドライバ１０２および１０４に印加される電圧は、
典型的にオンチップの論理回路構成であるコントローラ１０８の制御下で電源１
０６によって生成される。コントローラ１０８はドライバ１０２および１０４も
制御し、以下に説明されるように、メモリセルを個別にまたはまとめてアドレス
指定する。
示され、ワード線はＷＬ0からＷＬmと示される。ビット線ドライバ１０２によっ
て適切な電圧がビット線に印加され、ワード線ドライバ１０４によって適切な電
圧がワード線に印加される。ドライバ１０２および１０４に印加される電圧は、
典型的にオンチップの論理回路構成であるコントローラ１０８の制御下で電源１
０６によって生成される。コントローラ１０８はドライバ１０２および１０４も
制御し、以下に説明されるように、メモリセルを個別にまたはまとめてアドレス
指定する。
【００３６】 メモリセルはワード線とビット線との各接合部に位置決めされる。各セルは金
属酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）を含み、これは、半
導体基板に形成されたソースおよびドレイン、フローティングゲートならびに酸
化物の層によってフローティングゲートから分離されたコントロールゲートを有
する。認められるように、フラッシュＥＥＰＲＯＭのセルは、それらがフローテ
ィングゲートならびに、コントロールゲートとソースおよびドレインが形成され
る半導体基板との間に配置されたトンネル酸化物層を含むという点において、従
来のＦＥＴとは異なっている。
属酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）を含み、これは、半
導体基板に形成されたソースおよびドレイン、フローティングゲートならびに酸
化物の層によってフローティングゲートから分離されたコントロールゲートを有
する。認められるように、フラッシュＥＥＰＲＯＭのセルは、それらがフローテ
ィングゲートならびに、コントロールゲートとソースおよびドレインが形成され
る半導体基板との間に配置されたトンネル酸化物層を含むという点において、従
来のＦＥＴとは異なっている。
【００３７】 図１Ａに図示されるセルは記号Ｔn,mを用いて示され、ここでｍは行（ワード
線）の数であり、ｎは列（ビット線）の数である。図示されたように、セルのコ
ントロールゲートはそれぞれのワード線に接続され、セルのドレインはそれぞれ
のビット線に接続される。すべてのセルのソースは電源１０６に接続される。
線）の数であり、ｎは列（ビット線）の数である。図示されたように、セルのコ
ントロールゲートはそれぞれのワード線に接続され、セルのドレインはそれぞれ
のビット線に接続される。すべてのセルのソースは電源１０６に接続される。
【００３８】 図１Ｂは、セルが（ページまたはセクタとしても公知である）バンクに分割さ
れることを除いてメモリ１００と同様の別のフラッシュＥＥＰＲＯＭメモリ１１
０を図示し、図１Ｂにはそのうち２つが示され、その各々は独立してプログラム
、消去および読出が可能である。メモリ１１０は第１のセルバンクまたはページ
１１２および第２のセルバンクまたはページ１１４を含む。第１のバンク１１２
中のメモリセルは図１Ａと同じ態様で示されるが、第２のバンク１１４中のセル
の指定にはプライム符号が加えられる。バンク１１２および１１４のワード線は
、それぞれ別個のワード線ドライバ１１６および１１８に接続される。
れることを除いてメモリ１００と同様の別のフラッシュＥＥＰＲＯＭメモリ１１
０を図示し、図１Ｂにはそのうち２つが示され、その各々は独立してプログラム
、消去および読出が可能である。メモリ１１０は第１のセルバンクまたはページ
１１２および第２のセルバンクまたはページ１１４を含む。第１のバンク１１２
中のメモリセルは図１Ａと同じ態様で示されるが、第２のバンク１１４中のセル
の指定にはプライム符号が加えられる。バンク１１２および１１４のワード線は
、それぞれ別個のワード線ドライバ１１６および１１８に接続される。
【００３９】 メモリセルに加えて、各バンク１１２および１１４は各ビット線ごとに選択ト
ランジスタを含む。バンク１１２および１１４のための選択トランジスタはそれ
ぞれ、Ｓ0からＳnおよびＳ′0からＳ′nと示される。選択トランジスタのドレイ
ンはそれぞれのビット線に接続され、選択トランジスタのソースは、ワード線Ｗ
Ｌ0からＷＬmおよびＷＬ′0からＷＬ′mに対するトランジスタのドレインに接続
される。
ランジスタを含む。バンク１１２および１１４のための選択トランジスタはそれ
ぞれ、Ｓ0からＳnおよびＳ′0からＳ′nと示される。選択トランジスタのドレイ
ンはそれぞれのビット線に接続され、選択トランジスタのソースは、ワード線Ｗ
Ｌ0からＷＬmおよびＷＬ′0からＷＬ′mに対するトランジスタのドレインに接続
される。
【００４０】 選択トランジスタは、それらが従来のＭＯＳＦＥＴであり、したがってフロー
ティングゲートがないという点において、メモリセルトランジスタとは異なって
いる。選択トランジスタはメモリ素子というよりはむしろスイッチング素子であ
る。バンク１１２に対する選択トランジスタのゲートはセクタデコーダ１２０の
バンク選択ＢＳ1に接続され、バンク１１４に対する選択トランジスタのゲート
はセクタデコーダ１２２のバンク選択出力ＢＳ2に接続される。
ティングゲートがないという点において、メモリセルトランジスタとは異なって
いる。選択トランジスタはメモリ素子というよりはむしろスイッチング素子であ
る。バンク１１２に対する選択トランジスタのゲートはセクタデコーダ１２０の
バンク選択ＢＳ1に接続され、バンク１１４に対する選択トランジスタのゲート
はセクタデコーダ１２２のバンク選択出力ＢＳ2に接続される。
【００４１】 バンク１１２中のセルのソースは共通のソース電源電圧Ｖss1１２４に接続さ
れ、バンク１１４中のセルのソースは共通のソース電源電圧Ｖss2１２６に接続
される。
れ、バンク１１４中のセルのソースは共通のソース電源電圧Ｖss2１２６に接続
される。
【００４２】 バンク１１２は、バンク選択線ＢＳ1に論理的にハイの信号を印加してトラン
ジスタＳ0からＳnをターンオンし、下にあるメモリセルにビット線ＢＬ0からＢ
Ｌnを接続することにより、選択される。バンク１１２は、バンク選択線ＢＳ1に
論理的にローの信号を印加してトランジスタＳ0からＳnをターンオフし、メモリ
セルをビット線から切断することにより、非選択にされる。バンク１１４は、バ
ンク選択信号ＢＳ2および選択トランジスタＳ′0からＳ′nを用いて、本質的に
同様の態様で選択されたり非選択にされたりする。メモリ１１０の動作は、プロ
グラム、消去および読出動作を独立してバンク１１２および１１４上で行なうこ
とができることを除いて、メモリ１００（図１Ａ）と本質的に同じである。
ジスタＳ0からＳnをターンオンし、下にあるメモリセルにビット線ＢＬ0からＢ
Ｌnを接続することにより、選択される。バンク１１２は、バンク選択線ＢＳ1に
論理的にローの信号を印加してトランジスタＳ0からＳnをターンオフし、メモリ
セルをビット線から切断することにより、非選択にされる。バンク１１４は、バ
ンク選択信号ＢＳ2および選択トランジスタＳ′0からＳ′nを用いて、本質的に
同様の態様で選択されたり非選択にされたりする。メモリ１１０の動作は、プロ
グラム、消去および読出動作を独立してバンク１１２および１１４上で行なうこ
とができることを除いて、メモリ１００（図１Ａ）と本質的に同じである。
【００４３】 図２Ａは、メモリセル２００の１タイプの構造を示す単純化された断面図であ
る。メモリセル２００は、プログラミングのためのホットエレクトロンおよび、
消去のための、負コントロールゲート電圧を用いるファウラー−ノルドハイムト
ンネリングを用いる。メモリセル２００はｐ型基板２０２上に作製され、これは
動作の間は接地電位に維持される。メモリセルを消去するには、負コントロール
ゲート電圧技術を用い、これにより約−１１ボルトの大きな負電圧が、絶縁体２
０６の上に作られるコントロールゲート２０４に印加される。同時に、約５ボル
トの適度な正電圧が、ｎ＋領域２０８およびｎ−領域２１０からなるソース領域
に印加される。ドレイン領域２１２は消去の間はフローティングにされる。フロ
ーティングゲート２１６とソース領域２０８、２１０との間に位置するフローテ
ィングゲート二酸化ケイ素層２１４を横切る垂直方向の電界により、電子２１８
は、矢印２１９で示されるように、誘電体層２１４を通りソース領域２０８、２
１０に通り抜ける。
る。メモリセル２００は、プログラミングのためのホットエレクトロンおよび、
消去のための、負コントロールゲート電圧を用いるファウラー−ノルドハイムト
ンネリングを用いる。メモリセル２００はｐ型基板２０２上に作製され、これは
動作の間は接地電位に維持される。メモリセルを消去するには、負コントロール
ゲート電圧技術を用い、これにより約−１１ボルトの大きな負電圧が、絶縁体２
０６の上に作られるコントロールゲート２０４に印加される。同時に、約５ボル
トの適度な正電圧が、ｎ＋領域２０８およびｎ−領域２１０からなるソース領域
に印加される。ドレイン領域２１２は消去の間はフローティングにされる。フロ
ーティングゲート２１６とソース領域２０８、２１０との間に位置するフローテ
ィングゲート二酸化ケイ素層２１４を横切る垂直方向の電界により、電子２１８
は、矢印２１９で示されるように、誘電体層２１４を通りソース領域２０８、２
１０に通り抜ける。
【００４４】 メモリセル２００に対して用いられる消去方法に伴い２つの重要な問題が存在
する。第１の問題は、図２Ａに示されたように、ソース接合２２０が、濃くドー
プされたｎ＋ソース領域２０８を取り囲む、薄くドープされたさらなるｎ拡散領
域２１０を必要とし得ることである。このさらなる拡散領域は、新たなプロセス
手順が現われたときにメモリセル２００がより小さなデバイスに小型化するのを
制限してしまう。第２の問題は、ソース接合２２０が消去の間に逆バイアスされ
ると、組合せソース領域２０８、２１０から基板２０２に電流がいくらか流れる
ことである。この電流はバンド間（ＢＢ）トンネリング電流と称される。バンド
間トンネリング電流の大きさは、ソース領域２２０に印加される逆バイアス電圧
の大きさに依存する。コントロールゲート２０４が負電圧でバイアスされると、
バンド間トンネリング電流の（「ホットホール」と呼ばれる）正孔成分は電界に
従って半導体誘電界面２２２および誘電体層２１４をボンバードメントしやすい
。これらのホットホールは、不所望な界面状態を生成することによって界面２２
２を損傷し得る。さらに、これらのホットホールのいくつかは実際に十分なエネ
ルギを有するために誘電体層２１４に注入され得、ここでそれらはトラップされ
る。これらのトラップされたホットホールはメモリデバイスの性能を劣化させる
。メモリセルを消去するための負コントロールゲート電圧技術は、窓の開口、電
荷損失、むらのある消去およびゲートディスターブの強調などの信頼性の問題を
引起すホールトラップアップおよび界面状態を生成する。これらの界面状態およ
びトラップされた正孔は、ソースＰＮ接合２２０からチャネル領域２２４の中へ
横方向に分布する。このトラップされた正孔分布のピーク濃度および幅は、消去
動作の間の接合バイアスとコントロールゲートバイアスとの両者に依存する。長
いチャネルデバイスについては、この正孔分布の幅はチャネルの長さ全体に対し
て小さく、デバイスの信頼性および性能に対するその好ましくない影響は小さい
。しかしながら、ディープサブミクロンデバイスについては、この分布の幅はチ
ャネルの長さのかなりの部分となる。したがって、デバイスの信頼性および性能
に対するその好ましくない影響ははるかに大きい。
する。第１の問題は、図２Ａに示されたように、ソース接合２２０が、濃くドー
プされたｎ＋ソース領域２０８を取り囲む、薄くドープされたさらなるｎ拡散領
域２１０を必要とし得ることである。このさらなる拡散領域は、新たなプロセス
手順が現われたときにメモリセル２００がより小さなデバイスに小型化するのを
制限してしまう。第２の問題は、ソース接合２２０が消去の間に逆バイアスされ
ると、組合せソース領域２０８、２１０から基板２０２に電流がいくらか流れる
ことである。この電流はバンド間（ＢＢ）トンネリング電流と称される。バンド
間トンネリング電流の大きさは、ソース領域２２０に印加される逆バイアス電圧
の大きさに依存する。コントロールゲート２０４が負電圧でバイアスされると、
バンド間トンネリング電流の（「ホットホール」と呼ばれる）正孔成分は電界に
従って半導体誘電界面２２２および誘電体層２１４をボンバードメントしやすい
。これらのホットホールは、不所望な界面状態を生成することによって界面２２
２を損傷し得る。さらに、これらのホットホールのいくつかは実際に十分なエネ
ルギを有するために誘電体層２１４に注入され得、ここでそれらはトラップされ
る。これらのトラップされたホットホールはメモリデバイスの性能を劣化させる
。メモリセルを消去するための負コントロールゲート電圧技術は、窓の開口、電
荷損失、むらのある消去およびゲートディスターブの強調などの信頼性の問題を
引起すホールトラップアップおよび界面状態を生成する。これらの界面状態およ
びトラップされた正孔は、ソースＰＮ接合２２０からチャネル領域２２４の中へ
横方向に分布する。このトラップされた正孔分布のピーク濃度および幅は、消去
動作の間の接合バイアスとコントロールゲートバイアスとの両者に依存する。長
いチャネルデバイスについては、この正孔分布の幅はチャネルの長さ全体に対し
て小さく、デバイスの信頼性および性能に対するその好ましくない影響は小さい
。しかしながら、ディープサブミクロンデバイスについては、この分布の幅はチ
ャネルの長さのかなりの部分となる。したがって、デバイスの信頼性および性能
に対するその好ましくない影響ははるかに大きい。
【００４５】 図２Ｂは、第２のタイプのメモリセル２２６の構造を示す単純化された断面図
である。メモリセル２２６はｐウェル２２８に形成され、これはｐ＋領域２３０
を用いてコンタクトされ得る。ｐウェル２２８はｎウェル領域２３２に形成され
、これはｎ＋領域２３４を用いてコンタクトされ得る。ｎウェル領域２３２はｐ
基板２３６に形成される。メモリセル２２６を消去するには、約−１１ボルトの
大きな負電圧がコントロールゲート２３８に印加される。コントロールゲート２
３８は絶縁体２４０の上にあり、これはフローティングゲート２４２の上にある
。負電圧がコントロールゲートに印加されるのと同時に、ｐ＋領域２３０および
ｐウェル領域２２８を通して約５ボルトの適度な正電圧がｐ型チャネル領域２４
４に印加される。ｐ型基板２３６は接地されるため、ｐ＋コンタクト領域２３０
を通したｐ型チャネル領域２４４への正電圧の印加は、ｎウェル２３２内側に、
分離されたｐウェル２２８の形成を必要とする。消去の間に、ソース領域２４６
およびドレイン領域２４８は、ｐウェル２２８のバイアス電圧よりも下の電位で
フローティングにされる。この電位は、ソースおよびドレイン領域２４６および
２４８の形状ならびにドレインおよびソース領域からの漏れ電流の量にも依存す
る。この消去技術は負ゲートチャネル消去技術と称される。負ゲートチャネル消
去技術においては、垂直方向の下向き矢印２５２が示すように、フローティング
ゲート２４２の電子は、フローティングゲート誘電体２５０を垂直方向に通って
チャネル領域２４４に通り抜ける。ソース領域２４６とｐウェル領域２２８との
間に電気バイアスは存在せずかつソース領域２４６はフローティングであるため
、バンド間電流は存在しない。しかしながら、スタックゲートフラッシュメモリ
では、デバイス信頼性の他の問題が生じ得る。たとえば、消去はチャネル領域２
４４の上で行なわれるため、界面状態の生成および酸化物のトラップアップはす
べてチャネル領域２４４に沿って分布される。界面状態および酸化物トラップア
ップのそのような集中は、メモリセル読出電流を低下させ、これは読出速度を遅
くし、結局は読出エラーを生じ得る。フローティングゲート２４２の下およびド
レイン接合２５６の上にある酸化物層２５０の部分２５４でのトラップアップも
、プログラミングの間のホットエレクトロン注入を遅延させることがある。
である。メモリセル２２６はｐウェル２２８に形成され、これはｐ＋領域２３０
を用いてコンタクトされ得る。ｐウェル２２８はｎウェル領域２３２に形成され
、これはｎ＋領域２３４を用いてコンタクトされ得る。ｎウェル領域２３２はｐ
基板２３６に形成される。メモリセル２２６を消去するには、約−１１ボルトの
大きな負電圧がコントロールゲート２３８に印加される。コントロールゲート２
３８は絶縁体２４０の上にあり、これはフローティングゲート２４２の上にある
。負電圧がコントロールゲートに印加されるのと同時に、ｐ＋領域２３０および
ｐウェル領域２２８を通して約５ボルトの適度な正電圧がｐ型チャネル領域２４
４に印加される。ｐ型基板２３６は接地されるため、ｐ＋コンタクト領域２３０
を通したｐ型チャネル領域２４４への正電圧の印加は、ｎウェル２３２内側に、
分離されたｐウェル２２８の形成を必要とする。消去の間に、ソース領域２４６
およびドレイン領域２４８は、ｐウェル２２８のバイアス電圧よりも下の電位で
フローティングにされる。この電位は、ソースおよびドレイン領域２４６および
２４８の形状ならびにドレインおよびソース領域からの漏れ電流の量にも依存す
る。この消去技術は負ゲートチャネル消去技術と称される。負ゲートチャネル消
去技術においては、垂直方向の下向き矢印２５２が示すように、フローティング
ゲート２４２の電子は、フローティングゲート誘電体２５０を垂直方向に通って
チャネル領域２４４に通り抜ける。ソース領域２４６とｐウェル領域２２８との
間に電気バイアスは存在せずかつソース領域２４６はフローティングであるため
、バンド間電流は存在しない。しかしながら、スタックゲートフラッシュメモリ
では、デバイス信頼性の他の問題が生じ得る。たとえば、消去はチャネル領域２
４４の上で行なわれるため、界面状態の生成および酸化物のトラップアップはす
べてチャネル領域２４４に沿って分布される。界面状態および酸化物トラップア
ップのそのような集中は、メモリセル読出電流を低下させ、これは読出速度を遅
くし、結局は読出エラーを生じ得る。フローティングゲート２４２の下およびド
レイン接合２５６の上にある酸化物層２５０の部分２５４でのトラップアップも
、プログラミングの間のホットエレクトロン注入を遅延させることがある。
【００４６】 さらに、トンネル酸化物２５０中の電子トラッピングにより、５０，０００サ
イクル後、ほぼ７−８倍のファクタで消去速度を低下させる。
イクル後、ほぼ７−８倍のファクタで消去速度を低下させる。
【００４７】 これらの消去技術に対するバックグラウンドおよび関連のデバイス信頼性の問
題は、以下の刊行物の中に記載されている。ハダッド他（Haddad et al.）の「
フラッシュメモリセル中の正孔トラッピングによる劣化」（“Degradation Due
to Hole Trapping in Flash Memory Cell,”IEEE Electronic Devices Letters,
Vol.10., No.3, March 1989, pp.177-179）；チュン他（Chun et al.）の「フ
ラッシュＥＰＲＯＭデバイスにおける、消去誘導された損傷の横方向分布」（“
Lateral Distribution of Erase Induced Damage in Flash EPROM Device,”SRC
Techcon, September 1996）；チュン他（Chun et al.）の「フラッシュＥＰＲ
ＯＭ ＮＭＯＳＦＥＴデバイスにおける、消去誘導された正孔トラッピングおよ
び界面トラップの横方向分布」（“Lateral Distribution of Erase Induced Ho
le Trapping and Interface Traps in Flash EPROM NMOSFET Device,”IEEE Sem
iconductor Interface Specialists Conference, 1996）；ウィッタース他（Wit
ters, et al.）の「トンネル酸化物フローティングゲートＥＰＲＯＭデバイスの
劣化および薄いゲート酸化物の高電界電流誘導された劣化との相関関係」（“De
gradation of Tunnel-Oxide Floating Gate EPROM Devices and Correlation Wi
th High-Field-Current-Induced Degradation of Thin Gate Oxides,”IEEE Tra
nsactions On Electron Devices, Vol.36, No.9, September 1989, pp.1663；お
よびコバヤシ他（Kobayashi, et al.）の「３Ｖ専用セクタ消去可能ＤＩＮＯＲ
フラッシュメモリのためのメモリアレイアーキテクチャおよびデコード機構」（
“Memory Array Architecture and Decoding Scheme for 3V Only Sector Erasa
ble DINOR Flash Memory,”IEEE Journal of Solid-State Circuits, Vol.29, N
o.4 April 1994, pp.454-458）。
題は、以下の刊行物の中に記載されている。ハダッド他（Haddad et al.）の「
フラッシュメモリセル中の正孔トラッピングによる劣化」（“Degradation Due
to Hole Trapping in Flash Memory Cell,”IEEE Electronic Devices Letters,
Vol.10., No.3, March 1989, pp.177-179）；チュン他（Chun et al.）の「フ
ラッシュＥＰＲＯＭデバイスにおける、消去誘導された損傷の横方向分布」（“
Lateral Distribution of Erase Induced Damage in Flash EPROM Device,”SRC
Techcon, September 1996）；チュン他（Chun et al.）の「フラッシュＥＰＲ
ＯＭ ＮＭＯＳＦＥＴデバイスにおける、消去誘導された正孔トラッピングおよ
び界面トラップの横方向分布」（“Lateral Distribution of Erase Induced Ho
le Trapping and Interface Traps in Flash EPROM NMOSFET Device,”IEEE Sem
iconductor Interface Specialists Conference, 1996）；ウィッタース他（Wit
ters, et al.）の「トンネル酸化物フローティングゲートＥＰＲＯＭデバイスの
劣化および薄いゲート酸化物の高電界電流誘導された劣化との相関関係」（“De
gradation of Tunnel-Oxide Floating Gate EPROM Devices and Correlation Wi
th High-Field-Current-Induced Degradation of Thin Gate Oxides,”IEEE Tra
nsactions On Electron Devices, Vol.36, No.9, September 1989, pp.1663；お
よびコバヤシ他（Kobayashi, et al.）の「３Ｖ専用セクタ消去可能ＤＩＮＯＲ
フラッシュメモリのためのメモリアレイアーキテクチャおよびデコード機構」（
“Memory Array Architecture and Decoding Scheme for 3V Only Sector Erasa
ble DINOR Flash Memory,”IEEE Journal of Solid-State Circuits, Vol.29, N
o.4 April 1994, pp.454-458）。
【００４８】 図３は、フラッシュセルのうち１つの、プログラミングの間のコントロールゲ
ート、ソースおよびドレイン電圧を示す、フラッシュＥＥＰＲＯＭセル３０２、
３０４、３０６、３０８の列３００の単純化された電気的概略図である。セル３
０４は、３１０で示されるように、選択されたセルのコントロールゲートに典型
的には約９ボルトの比較的高い電圧を印加し、３１２で示されるように典型的に
約５ボルトの適度な電圧をビット線（ＢＬ）を介してドレインに印加しかつ３１
４で示されたようにソースを接地することにより、プログラムされる。選択され
ていないフラッシュセルのゲートは、３１６で示されるように接地される。プロ
グラム電圧のこの組合せにより、ドレイン空乏領域からセル３０４のフローティ
ングゲートにホットエレクトロンが注入される。さまざまなプログラム電圧を除
去すると、注入された電子はフローティングゲートにトラップされ、その中に負
電荷を発生し、これは、セル３０４のしきい値電圧を約４ボルトを超える値に上
昇させる。
ート、ソースおよびドレイン電圧を示す、フラッシュＥＥＰＲＯＭセル３０２、
３０４、３０６、３０８の列３００の単純化された電気的概略図である。セル３
０４は、３１０で示されるように、選択されたセルのコントロールゲートに典型
的には約９ボルトの比較的高い電圧を印加し、３１２で示されるように典型的に
約５ボルトの適度な電圧をビット線（ＢＬ）を介してドレインに印加しかつ３１
４で示されたようにソースを接地することにより、プログラムされる。選択され
ていないフラッシュセルのゲートは、３１６で示されるように接地される。プロ
グラム電圧のこの組合せにより、ドレイン空乏領域からセル３０４のフローティ
ングゲートにホットエレクトロンが注入される。さまざまなプログラム電圧を除
去すると、注入された電子はフローティングゲートにトラップされ、その中に負
電荷を発生し、これは、セル３０４のしきい値電圧を約４ボルトを超える値に上
昇させる。
【００４９】 セルは、コントロールゲートに典型的に５ボルトをおよびドレインが接続され
るビット線に１ボルトを印加し、ソースを接地しかつビット線電流を検知するこ
とによって読出される。セルがプログラムされ、しきい値電圧が４ボルトのオー
ダで比較的高ければ、ビット線電流は０であるかまたは少なくとも比較的低い。
セルがプログラムされないかまたは消去されると、しきい値電圧は２ボルトのオ
ーダで比較的低く、コントロールゲート電圧はチャネルをエンハンスし、ビット
線電流は比較的高い。以下に論じられる読出および検証は、クリーブランドに対
する上に参照される特許に開示されるように、センスアンプおよび基準電流アレ
イを用いて好ましくは行われる。これらの素子の詳細はこの発明の特定の主題で
はない。
るビット線に１ボルトを印加し、ソースを接地しかつビット線電流を検知するこ
とによって読出される。セルがプログラムされ、しきい値電圧が４ボルトのオー
ダで比較的高ければ、ビット線電流は０であるかまたは少なくとも比較的低い。
セルがプログラムされないかまたは消去されると、しきい値電圧は２ボルトのオ
ーダで比較的低く、コントロールゲート電圧はチャネルをエンハンスし、ビット
線電流は比較的高い。以下に論じられる読出および検証は、クリーブランドに対
する上に参照される特許に開示されるように、センスアンプおよび基準電流アレ
イを用いて好ましくは行われる。これらの素子の詳細はこの発明の特定の主題で
はない。
【００５０】 図４Ａは、図３に示されたようなフラッシュＥＥＰＲＯＭセル３０２、３０４
、３０６および３０８の列３００の単純化された電気的概略図であり、すべての
フラッシュセルの消去の間のコントロールゲート、ソースおよびドレイン電圧を
示す。技術分野で公知のように、すべてのセルは同時に消去される。図４Ａに示
される消去方法では、４００で示されるように典型的に５ボルトの適度に高い電
圧がソースに印加され、４０２で示されるように約−１０ボルトの負電圧がコン
トロールゲートに印加され、４０４で示されるようにドレインはフローティング
にされる。これにより、プログラミングの間にフローティングゲートに注入され
た電子が、フローティングゲートの各々からそれぞれのトンネル酸化物層を通し
てそれぞれのソース領域にファウラー−ノルドハイムトンネリングによって除去
される。
、３０６および３０８の列３００の単純化された電気的概略図であり、すべての
フラッシュセルの消去の間のコントロールゲート、ソースおよびドレイン電圧を
示す。技術分野で公知のように、すべてのセルは同時に消去される。図４Ａに示
される消去方法では、４００で示されるように典型的に５ボルトの適度に高い電
圧がソースに印加され、４０２で示されるように約−１０ボルトの負電圧がコン
トロールゲートに印加され、４０４で示されるようにドレインはフローティング
にされる。これにより、プログラミングの間にフローティングゲートに注入され
た電子が、フローティングゲートの各々からそれぞれのトンネル酸化物層を通し
てそれぞれのソース領域にファウラー−ノルドハイムトンネリングによって除去
される。
【００５１】 図４Ｂは、図４Ａに示されたようなフラッシュＥＥＰＲＯＭセル３０２、３０
４、３０６および３０８の列３００を消去する代替的な方法を示し、ここでＰウ
ェルは５Ｖでバイアスされ、４０６で示されたように−１０ボルトのオーダの負
電圧がコントロールゲートに印加され、それぞれ４０８および４１０で示される
ようにソースおよびドレインはフローティングにされる。
４、３０６および３０８の列３００を消去する代替的な方法を示し、ここでＰウ
ェルは５Ｖでバイアスされ、４０６で示されたように−１０ボルトのオーダの負
電圧がコントロールゲートに印加され、それぞれ４０８および４１０で示される
ようにソースおよびドレインはフローティングにされる。
【００５２】 上記消去方法の各々において、メモリセルは、１つまたはそれ以上の消去パル
スをメモリのすべてのセル（またはバンクもしくはセクタ中のすべてのセル）に
印加することによって消去される。以下の説明では、メモリセルはＮＭＯＳエン
ハンスメントモードＦＥＴであると仮定される。しかしながら、この発明はその
ように限定されるものではなく、またその範囲は、本明細書中に記載される原則
を、たとえばＰＭＯＳおよび／またはいずれの組合せの空乏モードＦＥＴを含む
他のタイプおよび構成への適用を包含することが理解されるであろう。
スをメモリのすべてのセル（またはバンクもしくはセクタ中のすべてのセル）に
印加することによって消去される。以下の説明では、メモリセルはＮＭＯＳエン
ハンスメントモードＦＥＴであると仮定される。しかしながら、この発明はその
ように限定されるものではなく、またその範囲は、本明細書中に記載される原則
を、たとえばＰＭＯＳおよび／またはいずれの組合せの空乏モードＦＥＴを含む
他のタイプおよび構成への適用を包含することが理解されるであろう。
【００５３】 消去パルスの印加に続いて、消去不足訂正はまず各行ごとに１列ずつ行なわれ
る。まず、第１の行および列位置の中のセルが、典型的に４ボルトをコントロー
ルゲート（ワード線）に印加し、１ボルトをドレイン（ビット線）に印加し、ソ
ースを接地しかつセンスアンプを用いてビット線電流を検知し、それによりセル
が消去不足であるか否かを判断することによって、アドレス指定されかつ消去検
証される。
る。まず、第１の行および列位置の中のセルが、典型的に４ボルトをコントロー
ルゲート（ワード線）に印加し、１ボルトをドレイン（ビット線）に印加し、ソ
ースを接地しかつセンスアンプを用いてビット線電流を検知し、それによりセル
が消去不足であるか否かを判断することによって、アドレス指定されかつ消去検
証される。
【００５４】 セルが消去不足ならば、ビット線電流は０であるかまたは少なくとも比較的低
い。この場合、消去パルスがすべてのセルに印加され、第１のセルが再度消去検
証される。この手順は、ビット線電流が、消去されたセルに対応する予め定めら
れた値よりも上にされるまで、必要に応じて何度も繰返される。次に、この手順
は、メモリ中のすべてのセルを消去検証するまで、第１の行および以後の行の中
のセルの残余に対して行なわれる。
い。この場合、消去パルスがすべてのセルに印加され、第１のセルが再度消去検
証される。この手順は、ビット線電流が、消去されたセルに対応する予め定めら
れた値よりも上にされるまで、必要に応じて何度も繰返される。次に、この手順
は、メモリ中のすべてのセルを消去検証するまで、第１の行および以後の行の中
のセルの残余に対して行なわれる。
【００５５】 過消去訂正手順は、上述の消去方法に従うメモリへの各消去パルスの印加の後
に好ましくは行なわれる。各消去パルスの印加の後におよびその後の消去検証動
作に先だって、メモリのすべてのセルに対して過消去訂正が行なわれる。過消去
検証はアレイのビット線に対して順次行なわれる。これは、ワード線を接地し、
典型的に１ボルトを第１のビット線に印加しかつビット線電流を検知することに
よって達成される。電流が予め定められた値よりも上であれば、これは、ビット
線に接続されたセルの少なくとも１つが過消去されかつ漏れ電流を引いているこ
とを示す。この場合、過消去訂正パルスがビット線に印加される。これは、１０
０μｓなどの予め定められた長さの時間、ビット線に約５ボルトを印加すること
によって達成される。
に好ましくは行なわれる。各消去パルスの印加の後におよびその後の消去検証動
作に先だって、メモリのすべてのセルに対して過消去訂正が行なわれる。過消去
検証はアレイのビット線に対して順次行なわれる。これは、ワード線を接地し、
典型的に１ボルトを第１のビット線に印加しかつビット線電流を検知することに
よって達成される。電流が予め定められた値よりも上であれば、これは、ビット
線に接続されたセルの少なくとも１つが過消去されかつ漏れ電流を引いているこ
とを示す。この場合、過消去訂正パルスがビット線に印加される。これは、１０
０μｓなどの予め定められた長さの時間、ビット線に約５ボルトを印加すること
によって達成される。
【００５６】 過消去訂正パルスの印加の後、ビット線が再検証される。ビット線電流が依然
として高く、過消去されたセルが依然としてビット線に接続されたままであるこ
とを示せば、別の過消去訂正パルスが印加される。すべてのビット線に対して順
次この手順が繰返される。
として高く、過消去されたセルが依然としてビット線に接続されたままであるこ
とを示せば、別の過消去訂正パルスが印加される。すべてのビット線に対して順
次この手順が繰返される。
【００５７】 各消去パルスの後に過消去訂正手順を行なうことにより、セルが過消去される
程度が減じられ、セルの耐久性を向上させる。さらに、過消去されたセルが各パ
ルスの後に訂正されるため、消去検証の間にビット線漏れ電流が減じられ、した
がって消去検証手順の完了の際に消去不足のセルが存在するのを防止する。
程度が減じられ、セルの耐久性を向上させる。さらに、過消去されたセルが各パ
ルスの後に訂正されるため、消去検証の間にビット線漏れ電流が減じられ、した
がって消去検証手順の完了の際に消去不足のセルが存在するのを防止する。
【００５８】 過消去訂正手順は、１つまたはそれ以上の過消去訂正パルスをメモリのすべて
のセルに対して、または代替的にビット線もしくはセクタ（バンク）中のすべて
のセルに対して印加するステップを含む。予め定められた時間の間、パルスまた
は複数のパルスが印加されて、所望の結果を達成する。
のセルに対して、または代替的にビット線もしくはセクタ（バンク）中のすべて
のセルに対して印加するステップを含む。予め定められた時間の間、パルスまた
は複数のパルスが印加されて、所望の結果を達成する。
【００５９】 消去手順により、トンネル酸化物において電子トラッピングが起こる。さらに
、消去不足および過消去手順により、トンネル酸化物において電子トラッピング
が起こる。認められるように、各プログラミング／消去サイクルはごく少数の電
子トラッピングしか付加しないが、各プログラミング／消去サイクルが完了する
に従い、累積電子トラッピングは消去時間をますます低下させる。
、消去不足および過消去手順により、トンネル酸化物において電子トラッピング
が起こる。認められるように、各プログラミング／消去サイクルはごく少数の電
子トラッピングしか付加しないが、各プログラミング／消去サイクルが完了する
に従い、累積電子トラッピングは消去時間をますます低下させる。
【００６０】 図５は、消去の間に一定のコントロールゲート電圧を用いる従来のフラッシュ
メモリデバイスに対する、消去速度対プログラミング／消去サイクル数のグラフ
である。図５に示されるように、消去時間はだんだんと長くなり、５０，０００
プログラミング／消去サイクルの後、消去時間は初期消去時間の約７倍である。
メモリデバイスに対する、消去速度対プログラミング／消去サイクル数のグラフ
である。図５に示されるように、消去時間はだんだんと長くなり、５０，０００
プログラミング／消去サイクルの後、消去時間は初期消去時間の約７倍である。
【００６１】 図６Ａは、消去の間に一定のコントロールゲート電圧ＶCGを用いるフラッシュ
メモリデバイスに対する、消去された増分ビット数対時間のグラフである。図６
Ｂは、消去手順の間の一定のコントロールゲート電圧ＶCG６００対時間のグラフ
である。Ｐウェル電圧も一定に保持され、６０２で示される。電圧差ＶP-well−
ＶCGは６０４で示され、認められるように、電圧差ＶP-well−ＶCGは、消去手順
の間一定である。
メモリデバイスに対する、消去された増分ビット数対時間のグラフである。図６
Ｂは、消去手順の間の一定のコントロールゲート電圧ＶCG６００対時間のグラフ
である。Ｐウェル電圧も一定に保持され、６０２で示される。電圧差ＶP-well−
ＶCGは６０４で示され、認められるように、電圧差ＶP-well−ＶCGは、消去手順
の間一定である。
【００６２】 図７Ａは、図６Ａのグラフを生成するのに用いられるデバイスと同様のフラッ
シュメモリデバイスに対する、消去された増分ビット数対時間のグラフである。
しかしながら、図７Ａに示されたグラフは、段階的もしくは傾斜付きコントロー
ルゲート電圧、段階的もしくは傾斜付きＰウェル電圧または段階的もしくは傾斜
付きコントロールゲート電圧と段階的もしくは傾斜付きＰウェル電圧との組合せ
を用いる。
シュメモリデバイスに対する、消去された増分ビット数対時間のグラフである。
しかしながら、図７Ａに示されたグラフは、段階的もしくは傾斜付きコントロー
ルゲート電圧、段階的もしくは傾斜付きＰウェル電圧または段階的もしくは傾斜
付きコントロールゲート電圧と段階的もしくは傾斜付きＰウェル電圧との組合せ
を用いる。
【００６３】 図７Ｂは、消去手順の間に段階的コントロールゲート電圧７００または傾斜付
きコントロールゲート電圧７０２を用いる半導体メモリデバイスを消去する方法
を示す。破線７０３で消去手順の終わりが示される。Ｐウェルとコントロールゲ
ートとの間の電圧差は７０４で示される。コントロールゲート電圧は、選択され
た数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜
を付けられるが、破線７０５が示すように、そのときにコントロールゲート電圧
がクランプされる。この実施例および以下の実施例では、傾斜付き電圧は一定の
傾斜を有してもまたは傾斜は変化してもよい。
きコントロールゲート電圧７０２を用いる半導体メモリデバイスを消去する方法
を示す。破線７０３で消去手順の終わりが示される。Ｐウェルとコントロールゲ
ートとの間の電圧差は７０４で示される。コントロールゲート電圧は、選択され
た数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜
を付けられるが、破線７０５が示すように、そのときにコントロールゲート電圧
がクランプされる。この実施例および以下の実施例では、傾斜付き電圧は一定の
傾斜を有してもまたは傾斜は変化してもよい。
【００６４】 図７Ｃは、消去手順の間に段階的Ｐウェル電圧７０６または傾斜付きＰウェル
電圧７０８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終
わりは破線７０９で示される。Ｐウェルとコントロールゲートとの間の電圧差は
７１０で示される。Ｐウェル電圧は、選択された数のメモリセルが消去されたと
検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線７１１が示
すように、そのときにＰウェル電圧がクランプされる。
電圧７０８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終
わりは破線７０９で示される。Ｐウェルとコントロールゲートとの間の電圧差は
７１０で示される。Ｐウェル電圧は、選択された数のメモリセルが消去されたと
検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線７１１が示
すように、そのときにＰウェル電圧がクランプされる。
【００６５】 図７Ｄは、段階的Ｐウェル電圧７１２または傾斜付きＰウェル電圧７１４およ
び段階的コントロールゲート電圧７１６または傾斜付きコントロールゲート電圧
７１８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終わり
は破線７１９で示される。Ｐウェル電圧とコントロールゲートとの間の電圧差は
７２０で示される。Ｐウェル電圧およびコントロールゲート電圧は、選択された
数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を
付けられるが、破線７２１が示すように、そのときにＰウェル電圧およびコント
ロールゲート電圧がクランプされる。
び段階的コントロールゲート電圧７１６または傾斜付きコントロールゲート電圧
７１８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終わり
は破線７１９で示される。Ｐウェル電圧とコントロールゲートとの間の電圧差は
７２０で示される。Ｐウェル電圧およびコントロールゲート電圧は、選択された
数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を
付けられるが、破線７２１が示すように、そのときにＰウェル電圧およびコント
ロールゲート電圧がクランプされる。
【００６６】 図面に示された段階的電圧は、段階的電圧が均等に増分するのを示しているが
、段階的電圧は増加量または減少量において均等な量増分することができる。図
７Ｂ、図７Ｃおよび図７Ｄに示されたように段階的または傾斜付き電圧を用いる
フラッシュメモリデバイスに対する消去時間は、図６Ａに示されたような、一定
のコントロールゲートデバイスを用いるフラッシュメモリデバイスのための消去
時間と本質的に同じである。図７Ｂ、図７Ｃおよび図７Ｄに示される初期コント
ロールゲート電圧Ｖiは、一定コントロールゲート方法について図６Ａに示され
たような一定のコントロールゲート電圧に対して用いられた電圧よりも低い。段
階付けまたは傾斜付けをクランプする最終電圧Ｖfを定めるいくつかの方法が存
在する。単純なコントロールゲート電圧段階付け機構、すなわち一切のインテリ
ジェントな検証および最大ゲート電圧クランプ機構を有しないコントロールゲー
ト電圧段階付け機構を用いることができる。しかしながら、消去の終わりに最大
ゲート電圧をクランプする自己調節機構を用いて最大の消去終了電界を制限する
ことができる。そのような機構の１つは、消去の初期部分の間に対角線方向の検
証またはいくつかの選択された列もしくは選択された数のビットの検証のいずれ
かを組入れる消去アルゴリズムを用いることである。初期段階の間に、ゲート電
圧は予め定められた率で増分し続ける。消去の初期段階が対角線方向の検証また
は選択された列の検証を用いて一旦完了すると、ゲート電圧がクランプされ、セ
クタはセクタ中のすべてのビットに対して通常の消去／消去検証を進める。この
方法は、セクタの消去速度に依存して消去終了電界を自動的に調節する利点を有
する。
、段階的電圧は増加量または減少量において均等な量増分することができる。図
７Ｂ、図７Ｃおよび図７Ｄに示されたように段階的または傾斜付き電圧を用いる
フラッシュメモリデバイスに対する消去時間は、図６Ａに示されたような、一定
のコントロールゲートデバイスを用いるフラッシュメモリデバイスのための消去
時間と本質的に同じである。図７Ｂ、図７Ｃおよび図７Ｄに示される初期コント
ロールゲート電圧Ｖiは、一定コントロールゲート方法について図６Ａに示され
たような一定のコントロールゲート電圧に対して用いられた電圧よりも低い。段
階付けまたは傾斜付けをクランプする最終電圧Ｖfを定めるいくつかの方法が存
在する。単純なコントロールゲート電圧段階付け機構、すなわち一切のインテリ
ジェントな検証および最大ゲート電圧クランプ機構を有しないコントロールゲー
ト電圧段階付け機構を用いることができる。しかしながら、消去の終わりに最大
ゲート電圧をクランプする自己調節機構を用いて最大の消去終了電界を制限する
ことができる。そのような機構の１つは、消去の初期部分の間に対角線方向の検
証またはいくつかの選択された列もしくは選択された数のビットの検証のいずれ
かを組入れる消去アルゴリズムを用いることである。初期段階の間に、ゲート電
圧は予め定められた率で増分し続ける。消去の初期段階が対角線方向の検証また
は選択された列の検証を用いて一旦完了すると、ゲート電圧がクランプされ、セ
クタはセクタ中のすべてのビットに対して通常の消去／消去検証を進める。この
方法は、セクタの消去速度に依存して消去終了電界を自動的に調節する利点を有
する。
【００６７】 図８Ａは、段階的コントロールゲート電圧を用いる５０，０００プログラミン
グ／消去サイクルの後にアレイをシミュレーションするフラッシュメモリデバイ
スに対する、消去されたビット数対時間のグラフである。初期電圧Ｖiは、５０
，０００プログラミング／消去サイクルの後に、消去の間に一定のコントロール
ゲート電圧を用いたときに約７倍の消去速度の低下とともに有効なゲート電圧の
電圧低下が存在することに留意することによって定められる。図８Ａは、初期電
圧Ｖiを電圧低下の量減じて、５０，０００のプログラミング／消去サイクルの
影響および約５−２０ミリ秒ごとの範囲の期間に約０．１から０．４Ｖの範囲の
量だけ増分された電圧をシミュレーションしたとき、得られた消去速度は約１０
Ｘであり、これは、図７Ａに示されたグラフと比較すると、約２倍の速度低下で
しかないことを示す。
グ／消去サイクルの後にアレイをシミュレーションするフラッシュメモリデバイ
スに対する、消去されたビット数対時間のグラフである。初期電圧Ｖiは、５０
，０００プログラミング／消去サイクルの後に、消去の間に一定のコントロール
ゲート電圧を用いたときに約７倍の消去速度の低下とともに有効なゲート電圧の
電圧低下が存在することに留意することによって定められる。図８Ａは、初期電
圧Ｖiを電圧低下の量減じて、５０，０００のプログラミング／消去サイクルの
影響および約５−２０ミリ秒ごとの範囲の期間に約０．１から０．４Ｖの範囲の
量だけ増分された電圧をシミュレーションしたとき、得られた消去速度は約１０
Ｘであり、これは、図７Ａに示されたグラフと比較すると、約２倍の速度低下で
しかないことを示す。
【００６８】 図８Ｂは、消去手順の間に段階的コントロールゲート電圧８００または傾斜付
きコントロールゲート電圧８０２を用いる半導体メモリデバイスを消去する方法
を示す。消去手順の終わりは破線８０３で示される。Ｐウェルとコントロールゲ
ートとの間の電圧差は８０４で示される。コントロールゲート電圧は、選択され
た数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜
を付けられるが、８０５で示すように、このときにコントロールゲート電圧がク
ランプされる。
きコントロールゲート電圧８０２を用いる半導体メモリデバイスを消去する方法
を示す。消去手順の終わりは破線８０３で示される。Ｐウェルとコントロールゲ
ートとの間の電圧差は８０４で示される。コントロールゲート電圧は、選択され
た数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜
を付けられるが、８０５で示すように、このときにコントロールゲート電圧がク
ランプされる。
【００６９】 図８Ｃは、消去手順の間に段階的Ｐウェル電圧８０６または傾斜付きＰウェル
電圧８０８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終
わりは破線８０９で示される。Ｐウェルとコントロールゲートとの間の電圧差は
８１０で示される。Ｐウェル電圧は、選択された数のメモリセルが消去されたと
検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線８１１が示
すように、このときにＰウェル電圧がクランプされる。
電圧８０８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終
わりは破線８０９で示される。Ｐウェルとコントロールゲートとの間の電圧差は
８１０で示される。Ｐウェル電圧は、選択された数のメモリセルが消去されたと
検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線８１１が示
すように、このときにＰウェル電圧がクランプされる。
【００７０】 図８Ｄは、段階的Ｐウェル電圧８１２または傾斜付きＰウェル電圧８１４およ
び段階的コントロールゲート電圧８１６または傾斜付きコントロールゲート電圧
８１８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終了は
破線８１７で示される。Ｐウェル電圧とコントロールゲートとの間の電圧差は８
２０で示される。Ｐウェル電圧およびコントロールゲート電圧は、選択された数
のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を付
けられるが、破線８２１が示すように、このときにＰウェル電圧およびコントロ
ールゲート電圧がクランプされる。段階的または傾斜付き電圧をクランプする方
法は、図７Ｂ−図７Ｄと関連して上述されている。
び段階的コントロールゲート電圧８１６または傾斜付きコントロールゲート電圧
８１８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終了は
破線８１７で示される。Ｐウェル電圧とコントロールゲートとの間の電圧差は８
２０で示される。Ｐウェル電圧およびコントロールゲート電圧は、選択された数
のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を付
けられるが、破線８２１が示すように、このときにＰウェル電圧およびコントロ
ールゲート電圧がクランプされる。段階的または傾斜付き電圧をクランプする方
法は、図７Ｂ−図７Ｄと関連して上述されている。
【００７１】 図９Ａは、段階的コントロールゲート電圧を用いる１００，０００のプログラ
ミング／消去サイクル後にアレイをシミュレーションするフラッシュメモリデバ
イスに対する、消去されたビット数対時間のグラフである。初期電圧Ｖiは、１
００，０００のプログラミング／消去サイクルをシミュレーションする電圧であ
り、図８Ａと関連して上述されたように定められる。図９Ａは、初期電圧Ｖiを
減じて、１００，０００のプログラミング／消去サイクル効果および約５−２０
ミリ秒の範囲の期間に約０．１から０．４Ｖの範囲の量だけ増分された電圧をシ
ミュレーションしたとき、得られた消去速度が約１５Ｘであり、これは、図７Ａ
に示されたグラフと比較して約２倍の速度低下でしかないことを示す。
ミング／消去サイクル後にアレイをシミュレーションするフラッシュメモリデバ
イスに対する、消去されたビット数対時間のグラフである。初期電圧Ｖiは、１
００，０００のプログラミング／消去サイクルをシミュレーションする電圧であ
り、図８Ａと関連して上述されたように定められる。図９Ａは、初期電圧Ｖiを
減じて、１００，０００のプログラミング／消去サイクル効果および約５−２０
ミリ秒の範囲の期間に約０．１から０．４Ｖの範囲の量だけ増分された電圧をシ
ミュレーションしたとき、得られた消去速度が約１５Ｘであり、これは、図７Ａ
に示されたグラフと比較して約２倍の速度低下でしかないことを示す。
【００７２】 図９Ｂは、消去手順の間に段階的コントロールゲート電圧９００または傾斜付
きコントロールゲート電圧９０２を用いる半導体メモリデバイスを消去する方法
を示す。消去手順の終了は破線９０３で示される。Ｐウェルとコントロールゲー
トとの間の電圧差は９０４で示される。コントロールゲート電圧は、選択された
数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を
付けられるが、破線９０５が示すように、このときにコントロールゲート電圧が
クランプされる。
きコントロールゲート電圧９０２を用いる半導体メモリデバイスを消去する方法
を示す。消去手順の終了は破線９０３で示される。Ｐウェルとコントロールゲー
トとの間の電圧差は９０４で示される。コントロールゲート電圧は、選択された
数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を
付けられるが、破線９０５が示すように、このときにコントロールゲート電圧が
クランプされる。
【００７３】 図９Ｃは、消去手順の間に段階的Ｐウェル電圧９０６または傾斜付きＰウェル
電圧９０８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終
わりは破線９０９で示される。Ｐウェルとコントロールゲートとの間の電圧差は
９１０で示される。Ｐウェル電圧は、選択された数のメモリセルが消去されたと
検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線９１１が示
すように、このときにＰウェル電圧がクランプされる。
電圧９０８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終
わりは破線９０９で示される。Ｐウェルとコントロールゲートとの間の電圧差は
９１０で示される。Ｐウェル電圧は、選択された数のメモリセルが消去されたと
検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線９１１が示
すように、このときにＰウェル電圧がクランプされる。
【００７４】 図９Ｄは、段階的Ｐウェル電圧９１２または傾斜付きＰウェル電圧９１４およ
び段階的コントロールゲート電圧９１６または傾斜付きコントロールゲート電圧
９１８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終わり
は破線９１９で示される。Ｐウェル電圧とコントロールゲートとの間の電圧差は
９２０で示される。Ｐウェル電圧およびコントロールゲート電圧は、選択された
数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を
付けられるが、破線９２１が示すように、このときにＰウェル電圧およびコント
ロールゲート電圧がクランプされる。段階的または傾斜付き電圧をクランプする
方法は、図７Ｂと関連して上述されている。
び段階的コントロールゲート電圧９１６または傾斜付きコントロールゲート電圧
９１８を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終わり
は破線９１９で示される。Ｐウェル電圧とコントロールゲートとの間の電圧差は
９２０で示される。Ｐウェル電圧およびコントロールゲート電圧は、選択された
数のメモリセルが消去されたと検証されるまで段階を付けられるかまたは傾斜を
付けられるが、破線９２１が示すように、このときにＰウェル電圧およびコント
ロールゲート電圧がクランプされる。段階的または傾斜付き電圧をクランプする
方法は、図７Ｂと関連して上述されている。
【００７５】 図１０は、消去の間に一定のコントロールゲート電圧を用いるフラッシュメモ
リデバイスに対する消去速度対プログラミング／消去サイクル数のグラフと、消
去の間に測定から得られる段階的コントロールゲート電圧を用いるフラッシュメ
モリデバイスに対する消去速度対プログラミング／消去サイクル数のグラフとを
比較する。この比較が示すのは、消去速度の低下は、約６−７倍の低下から約２
倍の低下に減少するということである。
リデバイスに対する消去速度対プログラミング／消去サイクル数のグラフと、消
去の間に測定から得られる段階的コントロールゲート電圧を用いるフラッシュメ
モリデバイスに対する消去速度対プログラミング／消去サイクル数のグラフとを
比較する。この比較が示すのは、消去速度の低下は、約６−７倍の低下から約２
倍の低下に減少するということである。
【００７６】 したがって、消去の間に段階的ゲート電圧を用いることは、一定のゲート電圧
チャネル消去を用いて観察されたはるかに急速な低下と比較して、消去速度の線
形の低下しか生じない。段階的ゲート電圧の他の利点は、初期ゲート電圧の適切
な値を選択することにより、トンネル酸化物を横切る初期電界を消去の間は制限
可能なことであり、これは、トンネル酸化物の向上された信頼性を与える。
チャネル消去を用いて観察されたはるかに急速な低下と比較して、消去速度の線
形の低下しか生じない。段階的ゲート電圧の他の利点は、初期ゲート電圧の適切
な値を選択することにより、トンネル酸化物を横切る初期電界を消去の間は制限
可能なことであり、これは、トンネル酸化物の向上された信頼性を与える。
【００７７】 この発明の実施例の以上の説明は、例示および説明の目的のために提示された
。これは網羅的または開示された正確な形にこの発明を限定することを意図する
ものではない。上記教示に照らして、明らかな修正および変形が可能である。実
施例は、この発明の原則の最良の例示を与えるように選ばれかつ説明され、その
実践的な適用は、当業者がこの発明をさまざまな実施例においておよび企図され
る特定の使用に適するようなさまざまな修正によって利用できるようにしている
。すべてのそのような修正および変形は、それらが公正に、合法的にかつ公平に
権利を与えられる範囲に従って解釈されると、添付の請求項が定めるようにこの
発明の範囲内にあるものである。
。これは網羅的または開示された正確な形にこの発明を限定することを意図する
ものではない。上記教示に照らして、明らかな修正および変形が可能である。実
施例は、この発明の原則の最良の例示を与えるように選ばれかつ説明され、その
実践的な適用は、当業者がこの発明をさまざまな実施例においておよび企図され
る特定の使用に適するようなさまざまな修正によって利用できるようにしている
。すべてのそのような修正および変形は、それらが公正に、合法的にかつ公平に
権利を与えられる範囲に従って解釈されると、添付の請求項が定めるようにこの
発明の範囲内にあるものである。
【図１Ａ】 フラッシュＥＥＰＲＯＭの単純化された電気的概略図である。
【図１Ｂ】 図１Ａと同様であるが、セルが２つのページまたはバンクに配
置されたフラッシュＥＥＰＲＯＭを示す図である。
置されたフラッシュＥＥＰＲＯＭを示す図である。
【図２Ａ】 セルを消去する負コントロールゲート電圧法を示すフラッシュ
ＥＥＰＲＯＭセルの断面図である。
ＥＥＰＲＯＭセルの断面図である。
【図２Ｂ】 セルを消去する負ゲートチャネル消去方法を示すフラッシュＥ
ＥＰＲＯＭセルの断面図である。
ＥＰＲＯＭセルの断面図である。
【図３】 セルの１つのプログラミングの間のコントロールゲート、ソース
およびドレイン電圧を示すフラッシュＥＥＰＲＯＭセルの列の単純化された電気
的概略図である。
およびドレイン電圧を示すフラッシュＥＥＰＲＯＭセルの列の単純化された電気
的概略図である。
【図４Ａ】 列中のセルを消去する第１の方法の間のコントロールゲート、
ソースおよびドレイン電圧を示すフラッシュＥＥＰＲＯＭセルの列の単純化され
た電気的概略図である。
ソースおよびドレイン電圧を示すフラッシュＥＥＰＲＯＭセルの列の単純化され
た電気的概略図である。
【図４Ｂ】 列中のセルを消去する第２の方法の間のコントロールゲート、
ソースおよびドレイン電圧を示す、フラッシュＥＥＰＲＯＭセルの列の単純化さ
れた電気的概略図である。
ソースおよびドレイン電圧を示す、フラッシュＥＥＰＲＯＭセルの列の単純化さ
れた電気的概略図である。
【図５】 消去の間に一定のコントロールゲート電圧を用いるフラッシュメ
モリデバイスに対する、消去速度対プログラミング／消去サイクル数のグラフの
図である。
モリデバイスに対する、消去速度対プログラミング／消去サイクル数のグラフの
図である。
【図６Ａ】 消去の間に一定のコントロールゲート電圧を用いるフラッシュ
メモリデバイスに対する、消去されたビット数対時間のグラフの図である。
メモリデバイスに対する、消去されたビット数対時間のグラフの図である。
【図６Ｂ】 図６Ａに対応する、コントロールゲート電圧対時間のグラフの
図である。
図である。
【図７Ａ】 消去の間に段階的コントロールゲート電圧、消去の間に段階的
Ｐウェル電圧または、消去の間に段階的コントロールゲート電圧および段階的Ｐ
ウェル電圧を用いるフラッシュメモリデバイスに対する、消去されたビット数対
時間のグラフの図である。
Ｐウェル電圧または、消去の間に段階的コントロールゲート電圧および段階的Ｐ
ウェル電圧を用いるフラッシュメモリデバイスに対する、消去されたビット数対
時間のグラフの図である。
【図７Ｂ】 図７Ａに対応する、段階的または傾斜付きコントロールゲート
電圧対時間のグラフの図である。
電圧対時間のグラフの図である。
【図７Ｃ】 図７Ａに対応する、段階的または傾斜付きＰウェル電圧対時間
のグラフの図である。
のグラフの図である。
【図７Ｄ】 図７Ａに対応する、段階的または傾斜付きＰウェル電圧および
段階的または傾斜付きコントロールゲート電圧対時間のグラフの図である。
段階的または傾斜付きコントロールゲート電圧対時間のグラフの図である。
【図８Ａ】 消去の間に段階的コントロールゲート電圧、消去の間に段階的
Ｐウェル電圧または消去の間に段階的コントロールゲート電圧および段階的Ｐウ
ェル電圧を用いる５０，０００のプログラミング／消去サイクルの後にアレイを
シミュレーションするフラッシュメモリデバイスに対する、消去されたビット数
対時間のグラフの図である。
Ｐウェル電圧または消去の間に段階的コントロールゲート電圧および段階的Ｐウ
ェル電圧を用いる５０，０００のプログラミング／消去サイクルの後にアレイを
シミュレーションするフラッシュメモリデバイスに対する、消去されたビット数
対時間のグラフの図である。
【図８Ｂ】 図８Ａに対応する、段階的または傾斜付きコントロールゲート
電圧対時間のグラフの図である。
電圧対時間のグラフの図である。
【図８Ｃ】 図８Ａに対応する、段階的または傾斜付きＰウェル電圧対時間
のグラフの図である。
のグラフの図である。
【図８Ｄ】 図８Ａに対応する、段階的または傾斜付きＰウェル電圧および
段階的または傾斜付きコントロールゲート対時間のグラフの図である。
段階的または傾斜付きコントロールゲート対時間のグラフの図である。
【図９Ａ】 消去の間に段階的コントロールゲート電圧、消去の間に段階的
Ｐウェル電圧または消去の間に段階的コントロールゲート電圧および段階的Ｐウ
ェル電圧を用いる１００，０００のプログラミング／消去サイクルの後にアレイ
をシミュレーションするフラッシュメモリデバイスに対する、消去されたビット
数対時間のグラフの図である。
Ｐウェル電圧または消去の間に段階的コントロールゲート電圧および段階的Ｐウ
ェル電圧を用いる１００，０００のプログラミング／消去サイクルの後にアレイ
をシミュレーションするフラッシュメモリデバイスに対する、消去されたビット
数対時間のグラフの図である。
【図９Ｂ】 図９Ａに対応する、段階的または傾斜付きコントロールゲート
電圧対時間のグラフの図である。
電圧対時間のグラフの図である。
【図９Ｃ】 図９Ａに対応する、段階的または傾斜付きＰウェル電圧対時間
のグラフの図である。
のグラフの図である。
【図９Ｄ】 図９Ａに対応する、段階的または傾斜付きＰウェル電圧および
段階的または傾斜付きコントロールゲート対時間のグラフの図である。
段階的または傾斜付きコントロールゲート対時間のグラフの図である。
【図１０】 消去の間に一定のコントロールゲート電圧を用いるフラッシュ
メモリデバイスに対する、消去速度対プログラミング／消去サイクル数のグラフ
と、消去の間に段階的コントロールゲート電圧を用いるフラッシュメモリデバイ
スに対する、消去速度対プログラミング／消去サイクル数のグラフとを比較する
図である。
メモリデバイスに対する、消去速度対プログラミング／消去サイクル数のグラフ
と、消去の間に段階的コントロールゲート電圧を用いるフラッシュメモリデバイ
スに対する、消去速度対プログラミング／消去サイクル数のグラフとを比較する
図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年４月２７日（２００１．４．２７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】 ２．関連技術の説明 ＷＯ９８／４７１５１Ａは、コントロールゲートが負にバイアスされ、一方、
ウェルが正にバイアスされかつソースがフローティングにされて保たれるかまた
はウェルの電位と等しい電位に保たれる、電気消去可能不揮発性メモリのセルを
消去する方法を開示している。 超小型フラッシュまたはブロック消去電気消去可能プログラマブル読出専用メ
モリ（フラッシュＥＥＰＲＯＭ）は、独立してプログラム可能なおよび読出可能
なセルのアレイを含む。各セルのサイズおよびそれによりメモリは、独立してセ
ルを消去できるようにする選択トランジスタとして公知のトランジスタを省略す
ることによって小型化される。その結果、すべてのセルがブロックとしてともに
消去される。
ウェルが正にバイアスされかつソースがフローティングにされて保たれるかまた
はウェルの電位と等しい電位に保たれる、電気消去可能不揮発性メモリのセルを
消去する方法を開示している。 超小型フラッシュまたはブロック消去電気消去可能プログラマブル読出専用メ
モリ（フラッシュＥＥＰＲＯＭ）は、独立してプログラム可能なおよび読出可能
なセルのアレイを含む。各セルのサイズおよびそれによりメモリは、独立してセ
ルを消去できるようにする選択トランジスタとして公知のトランジスタを省略す
ることによって小型化される。その結果、すべてのセルがブロックとしてともに
消去される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】 自動プログラミングディスターブ消去（ＡＰＤＥ）と称される好ましいＡＰＤ
法は、１９９７年６月２４日にリー・クリーブランド（Lee Cleveland）に発行
された「過消去を限定しかつ消去検証エラーを防止するフラッシュメモリのため
の過消去訂正」（“OVERERASE CORRECTION FOR FLASH MEMORY WHICH LIMITS OVE
RERASE AND PREVENTS ERASE VERIFY ERRORS”）と題された米国特許第５，６４
２，３１１号に開示されている。この方法は、過消去されたセルを検知し、プロ
グラミングパルスをそれに印加して、それらのしきい値電圧を許容できる値に戻
すステップを含む。
法は、１９９７年６月２４日にリー・クリーブランド（Lee Cleveland）に発行
された「過消去を限定しかつ消去検証エラーを防止するフラッシュメモリのため
の過消去訂正」（“OVERERASE CORRECTION FOR FLASH MEMORY WHICH LIMITS OVE
RERASE AND PREVENTS ERASE VERIFY ERRORS”）と題された米国特許第５，６４
２，３１１号に開示されている。この方法は、過消去されたセルを検知し、プロ
グラミングパルスをそれに印加して、それらのしきい値電圧を許容できる値に戻
すステップを含む。
【手続補正書】
【提出日】平成１３年１１月２７日（２００１．１１．２７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】 図８Ｃは、消去手順の間に段階的Ｐウェル電圧８０８または傾斜付きＰウェル
電圧８０６を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終
わりは破線８０９で示される。Ｐウェルとコントロールゲートとの間の電圧差は
８１０で示される。Ｐウェル電圧は、選択された数のメモリセルが消去されたと
検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線８１１が示
すように、このときにＰウェル電圧がクランプされる。
電圧８０６を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終
わりは破線８０９で示される。Ｐウェルとコントロールゲートとの間の電圧差は
８１０で示される。Ｐウェル電圧は、選択された数のメモリセルが消去されたと
検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線８１１が示
すように、このときにＰウェル電圧がクランプされる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】 図９Ｃは、消去手順の間に段階的Ｐウェル電圧９０８または傾斜付きＰウェル
電圧９０６を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終
わりは破線９０９で示される。Ｐウェルとコントロールゲートとの間の電圧差は
９１０で示される。Ｐウェル電圧は、選択された数のメモリセルが消去されたと
検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線９１１が示
すように、このときにＰウェル電圧がクランプされる。
電圧９０６を用いる半導体メモリデバイスを消去する方法を示す。消去手順の終
わりは破線９０９で示される。Ｐウェルとコントロールゲートとの間の電圧差は
９１０で示される。Ｐウェル電圧は、選択された数のメモリセルが消去されたと
検証されるまで段階を付けられるかまたは傾斜を付けられるが、破線９１１が示
すように、このときにＰウェル電圧がクランプされる。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図７Ｄ
【補正方法】変更
【補正の内容】
【図７Ｄ】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図８Ｄ
【補正方法】変更
【補正の内容】
【図８Ｄ】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図９Ｂ
【補正方法】変更
【補正の内容】
【図９Ｂ】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スンカバリ，ラビ アメリカ合衆国、94051 カリフォルニア 州、サンタ・クララ、ハルフォード・アベ ニュ、1901、ナンバー・49 (72)発明者 ハダッド，サミール・エス アメリカ合衆国、95123 カリフォルニア 州、サン・ノゼ、ブロッサム・アベニュ、 6277 Ｆターム(参考） 5B025 AA01 AB01 AC01 AD08 AD09 5F083 EP02 EP22 EP77 ER05 ER19 ER22 ER30 GA17 5F101 BA01 BB02 BC11 BD36 BE05 BE07 BH26
Claims (31)
- 【請求項１】 複数の電界効果トランジスタメモリセルを含むフラッシュ電
気消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）を消去するための方
法であって、前記メモリセルの各々はソース、ドレイン、フローティングゲート
、ウェルおよびコントロールゲートを有し、この方法は、 （ａ） コントロールゲートとウェルとの間に電圧差を印加するステップと、 （ｂ） ΔＶだけ電圧差を増分するステップとを含む、方法。 - 【請求項２】 （ｃ） 選択された数の複数のメモリセルが消去されたと検
証されるまでステップ（ｂ）を繰返すステップをさらに含む、請求項１に記載の
方法。 - 【請求項３】 ステップ（ｂ）は、複数のメモリセルが消去されたと検証さ
れたときに電圧差をクランプするステップをさらに含む、請求項２に記載の方法
。 - 【請求項４】 選択された列が消去されたと検証されたときに、複数のメモ
リセルが消去されたと検証される、請求項３に記載の方法。 - 【請求項５】 コントロールゲートとウェルとの間に電圧差を印加するステ
ップは、 （ｃ） 正電圧をウェルに印加するステップと、 （ｄ） 負電圧をコントロールゲートに印加するステップとによって達成され
る、請求項１に記載の方法。 - 【請求項６】 ステップ（ｂ）は、傾斜付き電圧をコントロールゲートに印
加することによって達成される、請求項５に記載の方法。 - 【請求項７】 傾斜付き電圧は負側に増加する負電圧である、請求項６に記
載の方法。 - 【請求項８】 ステップ（ｂ）は、段階付き電圧をコントロールゲートに印
加することによって達成される、請求項５に記載の方法。 - 【請求項９】 段階付き電圧はより負になるように段階付けられる、請求項
８に記載の方法。 - 【請求項１０】 段階付き電圧は、均等な増分に段階付けられる、請求項９
に記載の方法。 - 【請求項１１】 段階付き電圧は、不均等な増分に段階付けられる、請求項
９に記載の方法。 - 【請求項１２】 コントロールゲートとウェルとの間に電圧差を印加するス
テップは、 （ｅ） コントロールゲートに負電圧を印加するステップと、 （ｆ） ウェルに正電圧を印加するステップとによって達成される、請求項１
に記載の方法。 - 【請求項１３】 ステップ（ｂ）は、傾斜付き電圧をウェルに印加すること
によって達成される、請求項１２に記載の方法。 - 【請求項１４】 傾斜付き電圧は増加する正電圧である、請求項１３に記載
の方法。 - 【請求項１５】 ステップ（ｂ）は段階付き電圧をウェルに印加することに
よって達成される、請求項１５に記載の方法。 - 【請求項１６】 段階付き電圧は、より正になるように段階付けられる、請
求項１５に記載の方法。 - 【請求項１７】 段階付き電圧は、均等な増分に段階付けられる、請求項１
６に記載の方法。 - 【請求項１８】 段階付き電圧は、不均等な増分に段階付けられる、請求項
１６に記載の方法。 - 【請求項１９】 コントロールゲートとウェルとの間に電圧差を印加するス
テップは、 （ｇ） 負電圧をコントロールゲートに印加するステップと、 （ｈ） 正電圧をウェルに印加するステップとによって達成される、請求項１
に記載の方法。 - 【請求項２０】 ステップ（ｂ）は、 （ｉ） ウェルに傾斜付き電圧を印加するステップと、 （ｊ） コントロールゲートに傾斜付き電圧を印加するステップとによって達
成される、請求項１９に記載の方法。 - 【請求項２１】 ウェルに印加された傾斜付き電圧は増加する正電圧である
、請求項２０に記載の方法。 - 【請求項２２】 コントロールゲートに印加される傾斜付き電圧は負側に増
加する負電圧である、請求項２１に記載の方法。 - 【請求項２３】 ステップ（ｂ）は、 （ｋ） ウェルに段階付き電圧を印加するステップと、 （ｌ） コントロールゲートに段階付き電圧を印加するステップとによって達
成される、請求項１９に記載の方法。 - 【請求項２４】 ウェルに印加される段階付き電圧は、均等な増分に段階付
けられる、請求項２３に記載の方法。 - 【請求項２５】 ウェルに印加される段階付き電圧は、不均等な増分に段階
付けられる、請求項２３に記載の方法。 - 【請求項２６】 コントロールゲートに印加される段階付き電圧は、均等な
増分に段階付けられる、請求項２３に記載の方法。 - 【請求項２７】 コントロールゲートに印加される段階付き電圧は、不均等
な増分に段階付けられる、請求項２４に記載の方法。 - 【請求項２８】 セルは複数のセクタに配置され、 方法は、セクタ上でステップ（ａ）、（ｂ）および（ｃ）を順次行なうステッ
プを含む、請求項２に記載の方法。 - 【請求項２９】 ステップ（ｂ）は、ソースおよびドレインをフローティン
グにするステップをさらに含む、請求項１に記載の方法。 - 【請求項３０】 ステップ（ｂ）は、ソースおよびドレインをウェルに電気
的に接続するステップをさらに含む、請求項１に記載の方法。 - 【請求項３１】 ステップ（ａ）は、複数のメモリセルに対して完全な消去
および自動プログラムディスターブ（ＡＰＤ）手順を行なうステップを含み、 ステップ（ｂ）はステップ（ａ）の完了の後に行なわれる、請求項１に記載の
方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/307,259 US6188609B1 (en) | 1999-05-06 | 1999-05-06 | Ramped or stepped gate channel erase for flash memory application |
| US09/307,259 | 1999-05-06 | ||
| PCT/US2000/012343 WO2000068952A1 (en) | 1999-05-06 | 2000-05-05 | Ramped or stepped gate channel erase for flash memory application |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002544643A true JP2002544643A (ja) | 2002-12-24 |
| JP2002544643A5 JP2002544643A5 (ja) | 2005-11-17 |
| JP3811760B2 JP3811760B2 (ja) | 2006-08-23 |
Family
ID=23188932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000617455A Expired - Fee Related JP3811760B2 (ja) | 1999-05-06 | 2000-05-05 | フラッシュメモリ用途のための傾斜付きまたは段階的ゲートチャネル消去 |
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| Country | Link |
|---|---|
| US (1) | US6188609B1 (ja) |
| EP (1) | EP1175680B1 (ja) |
| JP (1) | JP3811760B2 (ja) |
| KR (1) | KR100578582B1 (ja) |
| DE (1) | DE60001497T2 (ja) |
| TW (1) | TW461095B (ja) |
| WO (1) | WO2000068952A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008117504A (ja) * | 2006-11-06 | 2008-05-22 | Hynix Semiconductor Inc | フラッシュメモリ装置及びその消去動作制御方法 |
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2000
- 2000-05-04 TW TW089108495A patent/TW461095B/zh not_active IP Right Cessation
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- 2000-05-05 KR KR1020017014034A patent/KR100578582B1/ko not_active IP Right Cessation
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