JPH07320490A - フローティングゲートメモリセルのプログラミングに関する方法 - Google Patents
フローティングゲートメモリセルのプログラミングに関する方法Info
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- JPH07320490A JPH07320490A JP5980692A JP5980692A JPH07320490A JP H07320490 A JPH07320490 A JP H07320490A JP 5980692 A JP5980692 A JP 5980692A JP 5980692 A JP5980692 A JP 5980692A JP H07320490 A JPH07320490 A JP H07320490A
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- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【目的】セルの集合を電気的に消去した後に、フローテ
ィングゲート上の電荷の分布を狭くして、消去後のプロ
グラミングを速くすることを可能にする。 【構成】消去後に比較的高いフローティングゲート電圧
ＶFGを持つセルを修復して、フローティングゲート電圧
をほとんど正ではなくし、同時に、過度に消去されてい
ないセルのフローティングゲート電圧への効果をほとん
ど、または、完全になくす。修復は、消去またはプログ
ラム操作とは独立した単独の修復過程として消去操作の
最後の過程として行われるか、または、プログラミング
操作中の予備的な過程として行われる。修復は、メモリ
セル全体について同時に実行可能であり、メモリセルの
ブロック、またはグループについては順番に実行可能で
あり、個々のメモリセルについては順番に実行可能であ
る。
ィングゲート上の電荷の分布を狭くして、消去後のプロ
グラミングを速くすることを可能にする。 【構成】消去後に比較的高いフローティングゲート電圧
ＶFGを持つセルを修復して、フローティングゲート電圧
をほとんど正ではなくし、同時に、過度に消去されてい
ないセルのフローティングゲート電圧への効果をほとん
ど、または、完全になくす。修復は、消去またはプログ
ラム操作とは独立した単独の修復過程として消去操作の
最後の過程として行われるか、または、プログラミング
操作中の予備的な過程として行われる。修復は、メモリ
セル全体について同時に実行可能であり、メモリセルの
ブロック、またはグループについては順番に実行可能で
あり、個々のメモリセルについては順番に実行可能であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
メモリセルの、新しいプログラミング方法に、関するも
のである。
メモリセルの、新しいプログラミング方法に、関するも
のである。
【０００２】
【従来の技術】従来の、フローティングゲートメモリセ
ルのプログラミング方法は、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、フラッシュＥＥＰＲＯＭデバイスに、用いられるよ
うに、チャネルから、フローティングゲートに注入され
る、熱電子を利用していた。
ルのプログラミング方法は、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、フラッシュＥＥＰＲＯＭデバイスに、用いられるよ
うに、チャネルから、フローティングゲートに注入され
る、熱電子を利用していた。
【０００３】そのようなプログラミングでは、コントロ
ールゲート電圧と、ドレイン電圧の両方を、高い電位に
して、チャネル内に熱電子を生みだし、フローティング
ゲート内に、熱電子を注入している。
ールゲート電圧と、ドレイン電圧の両方を、高い電位に
して、チャネル内に熱電子を生みだし、フローティング
ゲート内に、熱電子を注入している。
【０００４】従来の、プログラミング方法が、使用され
た場合、セルを電気的に消去した後、フローティングゲ
ートメモリセルを、プログラムするので、プログラミン
グ速度の低下が、見られる。低下とは、セルを電気的に
消去した後の、プログラミングのスローダウンを、表現
している。
た場合、セルを電気的に消去した後、フローティングゲ
ートメモリセルを、プログラムするので、プログラミン
グ速度の低下が、見られる。低下とは、セルを電気的に
消去した後の、プログラミングのスローダウンを、表現
している。
【０００５】低下の程度は、表１のデータに示されてい
るように、セルの消去された程度に依存する。
るように、セルの消去された程度に依存する。
【０００６】
【表１】 消去 セルＶT プログラミング時間 電圧 及びＩD ───────────────────────── 0 5μs 10μs 20μs 30μs 50μs 70μs １３Ｖ ＶT（Ｖ） 2.36 7.10 8.42 9.33 ＩD（μＡ） 24.80 0 0 0 １５Ｖ ＶT（Ｖ） 2.01 2.27 7.89 9.09 ＩD（μＡ） 45.10 29.09 0 0 １７Ｖ ＶT（Ｖ） 1.80 1.81 1.84 2.10 9.65 ＩD（μＡ） 56.36 50.06 44.58 39.43 0 １９Ｖ ＶT（Ｖ） 1.68 1.69 1.69 1.70 1.71 1.76 8.59 ＩD（μＡ） 61.38 61.14 60.96 60.46 60.02 58.11 0
【０００７】プログラミング速度の低下は、フラッシュ
ＥＥＰＲＯＭ技術の中で、用いられる、両方のタイプの
セルで見られる。 （１） 米国特許番号２０４、１７５に、記述されてい
る、分割ゲートセルで、これはハラリ（Harari）により
記述され、「高度小型ＥＰＲＯＭと、フラッシュＥＥＰ
ＲＯＭデバイス」という表題がつけられている。 （２） 単体トランジスタセルまたは、ＥＰＲＯＭに類
似したセルで、「非対称のソースとドレイン構造を持つ
フラッシュ消去ＥＥＰＲＯＭセル」、５６０ＩＥＤＭ８
７、ＩＥＥＥ、１９８７年の中で、クーム（Kume）及
び、その他の者によって、記述されている。
ＥＥＰＲＯＭ技術の中で、用いられる、両方のタイプの
セルで見られる。 （１） 米国特許番号２０４、１７５に、記述されてい
る、分割ゲートセルで、これはハラリ（Harari）により
記述され、「高度小型ＥＰＲＯＭと、フラッシュＥＥＰ
ＲＯＭデバイス」という表題がつけられている。 （２） 単体トランジスタセルまたは、ＥＰＲＯＭに類
似したセルで、「非対称のソースとドレイン構造を持つ
フラッシュ消去ＥＥＰＲＯＭセル」、５６０ＩＥＤＭ８
７、ＩＥＥＥ、１９８７年の中で、クーム（Kume）及
び、その他の者によって、記述されている。
【０００８】この速度低下の背景にある物理的現象は、
電気的にセルを消去した後、同じ条件でプログラミング
したとき、チャネル長手方向の、電界の最大値の減少で
ある。電気的消去後、フローティングゲートの電位に対
する、長手方向の電界の感度がより高いので、速度の低
下は、分割ゲートセルに於て、より顕著に現れる。
電気的にセルを消去した後、同じ条件でプログラミング
したとき、チャネル長手方向の、電界の最大値の減少で
ある。電気的消去後、フローティングゲートの電位に対
する、長手方向の電界の感度がより高いので、速度の低
下は、分割ゲートセルに於て、より顕著に現れる。
【０００９】分割ゲートセルを電気的に消去した後のプ
ログラミング速度の低下の原因をより深く理解するため
に、図１ａと図１ｂに、消去後のフローティングゲート
の状態を示す。図１ａのセル１００ａは、適度に消去さ
れている。図１ｂのセル１００ｂは、過度に消去されて
いて、しばしば「過消去（オーバーイレース）」と呼ば
れる。適度に消去されたセル１００ａ（図１ａ）に於
て、消去の終わった時には、フローティングゲート１０
１ａは、電気的に中性か、極弱く正の電荷を帯びている
かのいずれかである。過消去のセル１００ｂ（図１ｂ）
では、フローティングゲート１０１ｂは消去の終わった
時には、電子が涸渇した状態で、従って、フローティン
グゲートは正の電荷を帯びている。この正電荷はフロー
ティングゲートの電位を増加させＱ／ＣTOTと等しくす
る。ここでＱは、フローティングゲート１０１ｂの全て
の正の電荷を表し、ＣTOTはフローティングゲートの全
ての合成静電容量を表す。ＣTOT＝Ｃ1＋Ｃ2＋ＣDは、適
度に消去されたセル１０１ａ（図１ａ）に比べ、フロー
ティングゲートをより正に帯電させる。
ログラミング速度の低下の原因をより深く理解するため
に、図１ａと図１ｂに、消去後のフローティングゲート
の状態を示す。図１ａのセル１００ａは、適度に消去さ
れている。図１ｂのセル１００ｂは、過度に消去されて
いて、しばしば「過消去（オーバーイレース）」と呼ば
れる。適度に消去されたセル１００ａ（図１ａ）に於
て、消去の終わった時には、フローティングゲート１０
１ａは、電気的に中性か、極弱く正の電荷を帯びている
かのいずれかである。過消去のセル１００ｂ（図１ｂ）
では、フローティングゲート１０１ｂは消去の終わった
時には、電子が涸渇した状態で、従って、フローティン
グゲートは正の電荷を帯びている。この正電荷はフロー
ティングゲートの電位を増加させＱ／ＣTOTと等しくす
る。ここでＱは、フローティングゲート１０１ｂの全て
の正の電荷を表し、ＣTOTはフローティングゲートの全
ての合成静電容量を表す。ＣTOT＝Ｃ1＋Ｃ2＋ＣDは、適
度に消去されたセル１０１ａ（図１ａ）に比べ、フロー
ティングゲートをより正に帯電させる。
【００１０】過消去セル１００ｂのフローティングゲー
ト１０１ｂの下にあるチャネル１０２ｂの伝導度は、適
度に消去されたセル１０１ａの伝導度よりも、同じプロ
グラミング条件下では大きい。同じプログラミング条件
とは、プログラミング中は、ゲート電圧ＶCGと、ドレイ
ン電圧ＶDを、各々等しくするということである。
ト１０１ｂの下にあるチャネル１０２ｂの伝導度は、適
度に消去されたセル１０１ａの伝導度よりも、同じプロ
グラミング条件下では大きい。同じプログラミング条件
とは、プログラミング中は、ゲート電圧ＶCGと、ドレイ
ン電圧ＶDを、各々等しくするということである。
【００１１】過消去の程度によっては、フローティング
ゲート１０１ｂの下の、チャネル１０２ｂの伝導度は、
プログラミングバイアス条件に於ける、選択されたトラ
ンジスタ１０３ｂの伝導度と同程度か、それより高くな
ることさえある。フローティングゲート１０１ｂの下
の、チャネルの伝導度が高いことにより、図１ｂの過消
去されたセル１００ｂのチャネル１０２ｂの電界の最大
値は、図１ａの適度に消去されたセル１００ａのチャネ
ル１０２ａの電界の最大値よりも低くなる。これは、同
じプログラミング条件（制御電圧ＶCG＝１２Ｖ、ドレイ
ン電圧ＶD＝７Ｖ）に於てであり、図１ａの適度に消去
されたセル１００ａは、図１ｂの過度に消去されたセル
１００ｂよりも早くプログラムされる。これは過度に消
去されたセルのプログラムが遅いことを意味する。
ゲート１０１ｂの下の、チャネル１０２ｂの伝導度は、
プログラミングバイアス条件に於ける、選択されたトラ
ンジスタ１０３ｂの伝導度と同程度か、それより高くな
ることさえある。フローティングゲート１０１ｂの下
の、チャネルの伝導度が高いことにより、図１ｂの過消
去されたセル１００ｂのチャネル１０２ｂの電界の最大
値は、図１ａの適度に消去されたセル１００ａのチャネ
ル１０２ａの電界の最大値よりも低くなる。これは、同
じプログラミング条件（制御電圧ＶCG＝１２Ｖ、ドレイ
ン電圧ＶD＝７Ｖ）に於てであり、図１ａの適度に消去
されたセル１００ａは、図１ｂの過度に消去されたセル
１００ｂよりも早くプログラムされる。これは過度に消
去されたセルのプログラムが遅いことを意味する。
【００１２】結論として、過度に消去されたセルのプロ
グラム速度が遅くなることは、図２のフローティングゲ
ート電流ＩFG対フローティングゲート電圧ＶFG特性を考
慮することによっても確認される。図２の曲線は、注目
されているフローティングゲートセルと形状に於て、同
一のテストセルから得られたものである。しかし、ここ
でフローティングゲートは測定が可能となるように、電
気的に接続されている。図２のＩFG対ＶFGの特性は、よ
く知られたＭＯＳトランジスタのベルの形をしたゲート
電流特性である。もし、適度に消去されたセル１００ａ
に於て、プログラミングの始めにフローティングゲート
の電位が、およそＶFGA（図２を参照）ならば、過度に
消去されたセル１００ｂのフローティングゲート電位Ｖ
FGBは、Ｑ／ＣTOTの量に於て、ＶFGAよりも高くなる。
過度に消去された量の度合いに依存して、プログラミン
グの始めに於て、過度に消去されたセルに流れるフロー
ティングゲート電流を非常に小さくすることができる。
（図２のＶFG≧ＶFGBに対応する。）よって、ＶFG≧Ｖ
FGBでのセルは非常にゆっくりとプログラムされる。そ
の理由は、プログラミングの始めのフローティングゲー
ト電流が、非常に小さいからである。
グラム速度が遅くなることは、図２のフローティングゲ
ート電流ＩFG対フローティングゲート電圧ＶFG特性を考
慮することによっても確認される。図２の曲線は、注目
されているフローティングゲートセルと形状に於て、同
一のテストセルから得られたものである。しかし、ここ
でフローティングゲートは測定が可能となるように、電
気的に接続されている。図２のＩFG対ＶFGの特性は、よ
く知られたＭＯＳトランジスタのベルの形をしたゲート
電流特性である。もし、適度に消去されたセル１００ａ
に於て、プログラミングの始めにフローティングゲート
の電位が、およそＶFGA（図２を参照）ならば、過度に
消去されたセル１００ｂのフローティングゲート電位Ｖ
FGBは、Ｑ／ＣTOTの量に於て、ＶFGAよりも高くなる。
過度に消去された量の度合いに依存して、プログラミン
グの始めに於て、過度に消去されたセルに流れるフロー
ティングゲート電流を非常に小さくすることができる。
（図２のＶFG≧ＶFGBに対応する。）よって、ＶFG≧Ｖ
FGBでのセルは非常にゆっくりとプログラムされる。そ
の理由は、プログラミングの始めのフローティングゲー
ト電流が、非常に小さいからである。
【００１３】速いプログラミングのためには、消去をコ
ントロールして、消去の後プログラミングバイアス条件
の下での、フローティングゲート電位を、およそＶFGA
とすれば、プログラミング中のフローティングゲート電
流を、比較的高くできることが、図２から明らかとな
る。
ントロールして、消去の後プログラミングバイアス条件
の下での、フローティングゲート電位を、およそＶFGA
とすれば、プログラミング中のフローティングゲート電
流を、比較的高くできることが、図２から明らかとな
る。
【００１４】残念ながら、電気的消去は、セルフリミッ
トのメカニズムを持たない。つまり、消去電圧が加えら
れている限り、消去は（異なった速度で）継続する。こ
れは、セル消去の量をコントロールするためには、消去
時間と消去電圧がコントロールされる必要がある、とい
うことである。
トのメカニズムを持たない。つまり、消去電圧が加えら
れている限り、消去は（異なった速度で）継続する。こ
れは、セル消去の量をコントロールするためには、消去
時間と消去電圧がコントロールされる必要がある、とい
うことである。
【００１５】従来の方法では、セル消去の量をコントロ
ールするための試みがなされている。例えば、「非対称
のソースとドレイン構造を持ったフラッシュ−消去ＥＥ
ＰＲＯＭセル」５６０−ＩＥＤＭ８７、ＩＥＥＥ、１９
８７年は、消去中の高度なコントロールを提供する試み
としての、非対称ソースとドレイン領域を持つ、ＥＥＰ
ＲＯＭセルについて記述している。１９８９年１月１０
日に刊行された、米国特許第４，７９４，８５６号明細
書は過度の消去を防止するためのセルフリミットの技術
について記述している。その技術では、ドレイン電圧が
フローティングゲートにフィードバックされ、トンネル
酸化物の間の電界を減少させている。しかしながら、前
の技法中で知られた技術を使って、不均一なプログラミ
ングレベルを持った大多数のセルを消去したり、特性を
消去することはできるが、消去後、セルの特性の狭い分
布や、閾値電圧を確保することは、難しい。更に、この
サイクルを通して消去が実行される、プログラミング／
消去サイクルに伴う、各セルの消去特性の変化は、電子
が酸化物中に捕獲されることが原因である。
ールするための試みがなされている。例えば、「非対称
のソースとドレイン構造を持ったフラッシュ−消去ＥＥ
ＰＲＯＭセル」５６０−ＩＥＤＭ８７、ＩＥＥＥ、１９
８７年は、消去中の高度なコントロールを提供する試み
としての、非対称ソースとドレイン領域を持つ、ＥＥＰ
ＲＯＭセルについて記述している。１９８９年１月１０
日に刊行された、米国特許第４，７９４，８５６号明細
書は過度の消去を防止するためのセルフリミットの技術
について記述している。その技術では、ドレイン電圧が
フローティングゲートにフィードバックされ、トンネル
酸化物の間の電界を減少させている。しかしながら、前
の技法中で知られた技術を使って、不均一なプログラミ
ングレベルを持った大多数のセルを消去したり、特性を
消去することはできるが、消去後、セルの特性の狭い分
布や、閾値電圧を確保することは、難しい。更に、この
サイクルを通して消去が実行される、プログラミング／
消去サイクルに伴う、各セルの消去特性の変化は、電子
が酸化物中に捕獲されることが原因である。
【００１６】セルのグループの消去特性の分布と、数度
に亘るプログラム／消去サイクルによる分布の変化と
が、消去するセルの量をコントロールすることを、より
困難にしている。例え、洗練された消去コントロールの
方法を用いたとしても、セル同士に於ける消去の量の分
布が存在し、その結果として、電気的にセルを消去した
後のプログラミング速度の分布が存在する。
に亘るプログラム／消去サイクルによる分布の変化と
が、消去するセルの量をコントロールすることを、より
困難にしている。例え、洗練された消去コントロールの
方法を用いたとしても、セル同士に於ける消去の量の分
布が存在し、その結果として、電気的にセルを消去した
後のプログラミング速度の分布が存在する。
【００１７】「ＳＩＭＯＳストアレッジセルを用いた８
ｋ ＥＥＰＲＯＭ」バークハード・ギーベル（Burkhard
Giebel）、ＩＥＥＥのソリッドステート回路の雑誌の
ＳＣ−１５巻Ｎｏ．３、１９８０年６月号第３１１〜３
１５頁では、フローティングゲートＥＥＰＲＯＭデバイ
スについて記述している。それは、チャネル熱電子注入
によってプログラムを行い、フローティングゲートと、
補助Ｎ＋ジャンクションの間のホーラー−ノードハイム
（Fowler-Nordheim）のトンネルを通した電気的消去が
行われる。各セルは二重の多結晶シリコンフローティン
グゲートメモリトランジスタを持つ、一重の多結晶シリ
コンＭＯＳトランジスタを直列に含む。一重の多結晶シ
リコンＭＯＳトランジスタは、過度に消去されたセルに
於ける漏洩を妨ぐためのセレクトトランジスタとして働
く。
ｋ ＥＥＰＲＯＭ」バークハード・ギーベル（Burkhard
Giebel）、ＩＥＥＥのソリッドステート回路の雑誌の
ＳＣ−１５巻Ｎｏ．３、１９８０年６月号第３１１〜３
１５頁では、フローティングゲートＥＥＰＲＯＭデバイ
スについて記述している。それは、チャネル熱電子注入
によってプログラムを行い、フローティングゲートと、
補助Ｎ＋ジャンクションの間のホーラー−ノードハイム
（Fowler-Nordheim）のトンネルを通した電気的消去が
行われる。各セルは二重の多結晶シリコンフローティン
グゲートメモリトランジスタを持つ、一重の多結晶シリ
コンＭＯＳトランジスタを直列に含む。一重の多結晶シ
リコンＭＯＳトランジスタは、過度に消去されたセルに
於ける漏洩を妨ぐためのセレクトトランジスタとして働
く。
【００１８】過度に消去した後の低速度プログラミン
グ。高速プログラミングに対してギーベルは、２段階プ
ログラミング法を記述した。第１段階ではコントロール
ゲートは、１５ボルトに保たれ、第２段階では、コント
ロールゲートは２５ボルトに保たれる。いずれの段階に
於ても、セレクトトランジスタは２０ボルトに保たれ
る。ギーベルの構造は、分割ゲートセルを利用せず、ギ
ーベルのメモリトランジスタとセレクトトランジスタの
間のＮ＋接合の存在は、分割ゲートセルのため、このデ
バイスに、図３に示す第２の山Ｌ2を含まないＩFG対Ｖ
FGの特性を持たせ、むしろ図２に描かれるようなベル形
の特性となる。
グ。高速プログラミングに対してギーベルは、２段階プ
ログラミング法を記述した。第１段階ではコントロール
ゲートは、１５ボルトに保たれ、第２段階では、コント
ロールゲートは２５ボルトに保たれる。いずれの段階に
於ても、セレクトトランジスタは２０ボルトに保たれ
る。ギーベルの構造は、分割ゲートセルを利用せず、ギ
ーベルのメモリトランジスタとセレクトトランジスタの
間のＮ＋接合の存在は、分割ゲートセルのため、このデ
バイスに、図３に示す第２の山Ｌ2を含まないＩFG対Ｖ
FGの特性を持たせ、むしろ図２に描かれるようなベル形
の特性となる。
【００１９】従って、図３に描かれている特性を持つ分
割ゲートセルを利用した場合に対して、ギーベルセルが
より過度に消去されると、プログラミング中のフローテ
ィングゲート電流は小さくなる。
割ゲートセルを利用した場合に対して、ギーベルセルが
より過度に消去されると、プログラミング中のフローテ
ィングゲート電流は小さくなる。
【００２０】分割ゲートセルを利用した場合、消去の度
合いを過度にするほど、本発明で記述する、或るプログ
ラミング条件に於て、プログラミング中のフローティン
グゲート電流の量も大きくなる。
合いを過度にするほど、本発明で記述する、或るプログ
ラミング条件に於て、プログラミング中のフローティン
グゲート電流の量も大きくなる。
【００２１】
【発明が解決しようとする課題】本発明の主な目的は、
フローティングゲートメモリの、プログラミング速度に
対する、過消去の効果を低減し、電気的消去後のセル
の、プログラミング速度を早めることを目的とする。
フローティングゲートメモリの、プログラミング速度に
対する、過消去の効果を低減し、電気的消去後のセル
の、プログラミング速度を早めることを目的とする。
【００２２】
【課題を解決するための手段】このような目的は、本説
明によれば、複数のメモリセルを有する、電気的に消去
可能な、プログラマブルリードオンリーメモリ（ＥＥＰ
ＲＯＭ）の使用方法であって、複数の前記メモリセルを
消去する過程と、次のプログラミング過程の準備とし
て、前記消去過程で、過度に消去された複数の前記メモ
リセルの、過度に消去された度合を少なくする修復過程
を実行する過程とを、有することを特徴とするＥＥＰＲ
ＯＭの使用方法、
明によれば、複数のメモリセルを有する、電気的に消去
可能な、プログラマブルリードオンリーメモリ（ＥＥＰ
ＲＯＭ）の使用方法であって、複数の前記メモリセルを
消去する過程と、次のプログラミング過程の準備とし
て、前記消去過程で、過度に消去された複数の前記メモ
リセルの、過度に消去された度合を少なくする修復過程
を実行する過程とを、有することを特徴とするＥＥＰＲ
ＯＭの使用方法、
【００２３】第１の過度に消去されたメモリセルのグル
ープと、第２の過度に消去されていないメモリセルのグ
ループとからなるＥＥＰＲＯＭに対して、前記の第１の
過度に消去されたメモリセルのグループを、ほとんど過
度に消去されていない状態にするための修復過程を、有
することを特徴とするＥＥＰＲＯＭの使用方法、或い
は、
ープと、第２の過度に消去されていないメモリセルのグ
ループとからなるＥＥＰＲＯＭに対して、前記の第１の
過度に消去されたメモリセルのグループを、ほとんど過
度に消去されていない状態にするための修復過程を、有
することを特徴とするＥＥＰＲＯＭの使用方法、或い
は、
【００２４】第１の過度に消去されたメモリセルのグル
ープと、第２の過度に消去されていないメモリセルのグ
ループとからなるＥＥＰＲＯＭに対して、前記の第１の
過度に消去されたメモリセルのグループを、ほとんど過
度に消去されていない状態にするための修復過程と、前
記の第１と第２のメモリセルのグループのプログラミン
グ過程とを有することを、特徴とするＥＥＰＲＯＭの使
用方法を、提供することにより達成される。
ープと、第２の過度に消去されていないメモリセルのグ
ループとからなるＥＥＰＲＯＭに対して、前記の第１の
過度に消去されたメモリセルのグループを、ほとんど過
度に消去されていない状態にするための修復過程と、前
記の第１と第２のメモリセルのグループのプログラミン
グ過程とを有することを、特徴とするＥＥＰＲＯＭの使
用方法を、提供することにより達成される。
【００２５】
【作用】本発明の内容に従えば、新しい方法と構造が、
セルのグループを消去した後の、フローティングゲート
上の、電荷の分布を狭くするために、述べられている。
セルのグループを消去した後の、フローティングゲート
上の、電荷の分布を狭くするために、述べられている。
【００２６】これは、消去後のより速いプログラミング
を可能にする。本発明の示すところによれば、従来の技
術に於て試みられた限界の結果のように、消去の制限を
試みるというよりは、本発明では、この問題に対して異
なった観点からアプローチする。この発明の示すところ
に従えば、付加的な修復過程が、消去後とプログラミン
グに先行して実行される。修復過程は、セルの消去の状
態を調整して、セルのグループ中の、各セルの消去され
た程度の分布が、縮められるようにする。
を可能にする。本発明の示すところによれば、従来の技
術に於て試みられた限界の結果のように、消去の制限を
試みるというよりは、本発明では、この問題に対して異
なった観点からアプローチする。この発明の示すところ
に従えば、付加的な修復過程が、消去後とプログラミン
グに先行して実行される。修復過程は、セルの消去の状
態を調整して、セルのグループ中の、各セルの消去され
た程度の分布が、縮められるようにする。
【００２７】これは、消去後に比較的高いフローティン
グ電圧ＶFGを持つ、これらのセルを修復して、そのフロ
ーティング電圧を殆ど正でなくし、同時に過度に消去さ
れていないセルの、フローティングゲート電圧への効果
を、殆ど、または完全になくすために成し遂げられる。
グ電圧ＶFGを持つ、これらのセルを修復して、そのフロ
ーティング電圧を殆ど正でなくし、同時に過度に消去さ
れていないセルの、フローティングゲート電圧への効果
を、殆ど、または完全になくすために成し遂げられる。
【００２８】本発明の１つ具体例に於て、この修復過程
は、消去またはプログラム操作とは独立した、単独の修
復過程としての消去操作の最終過程として実行される
か、又は、プログラミング操作中の、予備的な過程とし
て実行される。修復は、全てのセルに対しては、同時に
実行され、ブロック又はグループのセルに対しては、順
番に実行され、個々のセルに対しては、順番に実行され
る。
は、消去またはプログラム操作とは独立した、単独の修
復過程としての消去操作の最終過程として実行される
か、又は、プログラミング操作中の、予備的な過程とし
て実行される。修復は、全てのセルに対しては、同時に
実行され、ブロック又はグループのセルに対しては、順
番に実行され、個々のセルに対しては、順番に実行され
る。
【００２９】この発明の教えるところに従えば、修復は
事実上、或る低いコントロールゲート電圧で行われるプ
ログラミング操作である。これは、従来の技術で知られ
るプログラミング過程中での、高いコントロールゲート
電圧の使用とは対照をなしている。
事実上、或る低いコントロールゲート電圧で行われるプ
ログラミング操作である。これは、従来の技術で知られ
るプログラミング過程中での、高いコントロールゲート
電圧の使用とは対照をなしている。
【００３０】修復操作中の低いコントロールゲート電圧
の利用によって、比較的高いフローティングゲート電流
が、過度に消去されたセルに対して発生し、それらのセ
ルを、殆ど過度に消去された状態ではなくする。同時
に、修復過程中の低いコントロールゲート電圧によっ
て、過度に消去されていないセルは、この条件下に於
て、比較的低いフローティングゲート電流のために、実
質上の影響は受けない。
の利用によって、比較的高いフローティングゲート電流
が、過度に消去されたセルに対して発生し、それらのセ
ルを、殆ど過度に消去された状態ではなくする。同時
に、修復過程中の低いコントロールゲート電圧によっ
て、過度に消去されていないセルは、この条件下に於
て、比較的低いフローティングゲート電流のために、実
質上の影響は受けない。
【００３１】本発明の１つの具体例に従えば、正の電圧
をフローティングゲート（例えば第３のゲート）に加え
ることで、修復操作の能力を高めることができる。
をフローティングゲート（例えば第３のゲート）に加え
ることで、修復操作の能力を高めることができる。
【００３２】
【実施例】本発明の内容に従えば、新しい方法は、過度
に消去されたセルのプログラミング速度を改善し、その
結果、消去された回数が広い分布を持つセルのグループ
の、プログラミング速度の不均一性を縮めることにな
る。
に消去されたセルのプログラミング速度を改善し、その
結果、消去された回数が広い分布を持つセルのグループ
の、プログラミング速度の不均一性を縮めることにな
る。
【００３３】セルのグループの、消去された回数の広い
分布は、プログラミングの始めには、フローティングゲ
ートメモリに於ける広い分布に移される。本発明の内容
に従えば、消去後にフローティングゲート電位が、Ｖ
FGB又はそれ以上の（図２）セルを、プログラミングの
始めに、フローティング電位が約ＶFGAであるセルと同
じ速さでプログラムすることが可能である。これは、テ
ストセルに於けるフローティングゲート電流ＩFG対フロ
ーティングゲート電圧ＶFGの特性が、コントロールゲー
ト電圧の異なる値に関してプロットされている、図３に
示されている。ドレイン電圧は一定値ＶD＝７Ｖに保た
れ、この値はプログラミングの行われている間、使用さ
れる。
分布は、プログラミングの始めには、フローティングゲ
ートメモリに於ける広い分布に移される。本発明の内容
に従えば、消去後にフローティングゲート電位が、Ｖ
FGB又はそれ以上の（図２）セルを、プログラミングの
始めに、フローティング電位が約ＶFGAであるセルと同
じ速さでプログラムすることが可能である。これは、テ
ストセルに於けるフローティングゲート電流ＩFG対フロ
ーティングゲート電圧ＶFGの特性が、コントロールゲー
ト電圧の異なる値に関してプロットされている、図３に
示されている。ドレイン電圧は一定値ＶD＝７Ｖに保た
れ、この値はプログラミングの行われている間、使用さ
れる。
【００３４】図３の曲線Ｌは、低いコントロールゲート
電圧（例えば、約１Ｖから４Ｖ）に於て、ＩFG−ＶFG特
性が２つの山を持つことを示している。比較的低いフロ
ーティングゲート電圧に於ける最初の山（Ｌ1）は、Ｍ
ＯＳトランジスタのよく知られたベル型のゲート電流特
性である。２番目の山（Ｌ2）はより高いフローティン
グゲート電圧から始まり、フローティングゲート電圧が
増加するに従って、フローティングゲート電流の増加が
続く。
電圧（例えば、約１Ｖから４Ｖ）に於て、ＩFG−ＶFG特
性が２つの山を持つことを示している。比較的低いフロ
ーティングゲート電圧に於ける最初の山（Ｌ1）は、Ｍ
ＯＳトランジスタのよく知られたベル型のゲート電流特
性である。２番目の山（Ｌ2）はより高いフローティン
グゲート電圧から始まり、フローティングゲート電圧が
増加するに従って、フローティングゲート電流の増加が
続く。
【００３５】ＩFG−ＶFG特性中のこの２番目の山Ｌ2の
存在が原因で、比較的大きなフローティングゲート電流
が、比較的高いフローティングゲート電圧に於て、セル
を通して流れる。曲線Ｈに示されるように、同じフロー
ティングゲート電圧の領域では、もし非常に高いコント
ロールゲート電圧（例えば１２ボルト）がセルに加えら
れた場合、非常に小さいゲート電流がセルを通して流れ
る。この高いコントロールゲート電圧が、プログラミン
グ中に用いられ、従来の技術においては、プログラミン
グの初めに、より高いＶFGが用いられることが、プログ
ラミング速度に、不利益をもたらす。
存在が原因で、比較的大きなフローティングゲート電流
が、比較的高いフローティングゲート電圧に於て、セル
を通して流れる。曲線Ｈに示されるように、同じフロー
ティングゲート電圧の領域では、もし非常に高いコント
ロールゲート電圧（例えば１２ボルト）がセルに加えら
れた場合、非常に小さいゲート電流がセルを通して流れ
る。この高いコントロールゲート電圧が、プログラミン
グ中に用いられ、従来の技術においては、プログラミン
グの初めに、より高いＶFGが用いられることが、プログ
ラミング速度に、不利益をもたらす。
【００３６】図３のＩFG−ＶFG特性曲線の２番目の山Ｌ
2に対する説明は、とても簡単である。与えられたドレ
イン電圧に対し、コントロールゲート電圧を低い電位で
一定に保ち、フローティングゲート電圧を増加していく
ことで、コントロールゲートの下からフローティングゲ
ートギャップまでの、チャネルに向かう電界が、ＶFGと
共に増加する。（フローティングゲートの下のチャネル
へ向かう電界は小さい。）この電界中で電子は非常に大
きなエネルギを得て熱電子になる。チャネル内の熱電子
の存在と、フローティングゲートの高い電位とは、ゲー
ト電流を生み出し、ＩFG−ＶFG特性の２番目の山を生み
出す。
2に対する説明は、とても簡単である。与えられたドレ
イン電圧に対し、コントロールゲート電圧を低い電位で
一定に保ち、フローティングゲート電圧を増加していく
ことで、コントロールゲートの下からフローティングゲ
ートギャップまでの、チャネルに向かう電界が、ＶFGと
共に増加する。（フローティングゲートの下のチャネル
へ向かう電界は小さい。）この電界中で電子は非常に大
きなエネルギを得て熱電子になる。チャネル内の熱電子
の存在と、フローティングゲートの高い電位とは、ゲー
ト電流を生み出し、ＩFG−ＶFG特性の２番目の山を生み
出す。
【００３７】本発明の内容に従えば、ＩFG−ＶFG特性の
２番目の山は、過度に消去されたセルの、プログラミン
グの速度を上げることと、消去済のセルのグループに於
て、プログラミングの均一性を改善することに利用され
る。
２番目の山は、過度に消去されたセルの、プログラミン
グの速度を上げることと、消去済のセルのグループに於
て、プログラミングの均一性を改善することに利用され
る。
【００３８】本発明の内容に従えば、セルの消去と、消
去済のセルの再プログラミングは、３つのステップで実
行される。
去済のセルの再プログラミングは、３つのステップで実
行される。
【００３９】１．フローティングゲートメモリセルの消
去 消去は、従来の技術に於てよく知られている、いくつか
の通常の方法によって行われる。
去 消去は、従来の技術に於てよく知られている、いくつか
の通常の方法によって行われる。
【００４０】フォウラー・ノードハイム（Fowler-Nordh
eim）の薄い消去酸化膜を通して、電子をフローティン
グゲートからドレイン電極へトンネルさせる方法は、Ｉ
ＥＥＥのソリッドステート回路の雑誌ＳＣ−２２巻Ｎ
ｏ．５、１９８９年１０月第６７６〜６８３頁「２重の
ポリシリコン技術を使った１２８ＫフラッシュＥＥＰＲ
ＯＭ」に述べられている。
eim）の薄い消去酸化膜を通して、電子をフローティン
グゲートからドレイン電極へトンネルさせる方法は、Ｉ
ＥＥＥのソリッドステート回路の雑誌ＳＣ−２２巻Ｎ
ｏ．５、１９８９年１０月第６７６〜６８３頁「２重の
ポリシリコン技術を使った１２８ＫフラッシュＥＥＰＲ
ＯＭ」に述べられている。
【００４１】フォウラー・ノードハイムの薄い消去酸化
膜を通して、電子をフローティングゲートからソース電
極へトンネルさせる方法は、５６０ＩＥＤＭ ８７、Ｉ
ＥＥＥ、１９８７年「非対称のソースとドレイン構造を
持つフラッシュ消去ＥＥＰＲＯＭセル」に述べられてい
る。
膜を通して、電子をフローティングゲートからソース電
極へトンネルさせる方法は、５６０ＩＥＤＭ ８７、Ｉ
ＥＥＥ、１９８７年「非対称のソースとドレイン構造を
持つフラッシュ消去ＥＥＰＲＯＭセル」に述べられてい
る。
【００４２】フォウラー・ノードハイム（Fowler-Nordh
eim）の厚いインターポリ酸化物を通して、電子をフロ
ーティングゲートから消去多結晶シリコンラインまでト
ンネルさせる方法は、前述の米国特許第２０４，１７５
号に述べられている。
eim）の厚いインターポリ酸化物を通して、電子をフロ
ーティングゲートから消去多結晶シリコンラインまでト
ンネルさせる方法は、前述の米国特許第２０４，１７５
号に述べられている。
【００４３】２．過度に消去されたセルの修復 修復は、低いコントロール電圧での、プログラミング操
作である。ドレイン電圧は、比較的高い電圧に保たれ
る。修復の間、図３の低いコントロールゲート電圧に於
ける、ＩFG−ＶFG特性曲線Ｌの、２番目の山Ｌ2が使わ
れる。過度に消去されたセルのみが、この修復ステップ
の間、実際に影響される。その理由は、過度に消去され
たセルのみが、重要なフローティングゲート電流ＩFGを
発生させるのに、十分高いフローティングゲート電位Ｖ
FGを、持っているからである。
作である。ドレイン電圧は、比較的高い電圧に保たれ
る。修復の間、図３の低いコントロールゲート電圧に於
ける、ＩFG−ＶFG特性曲線Ｌの、２番目の山Ｌ2が使わ
れる。過度に消去されたセルのみが、この修復ステップ
の間、実際に影響される。その理由は、過度に消去され
たセルのみが、重要なフローティングゲート電流ＩFGを
発生させるのに、十分高いフローティングゲート電位Ｖ
FGを、持っているからである。
【００４４】過度に消去されたセルのフローティングゲ
ートは、チャネルからの熱電子注入による電子によって
帯電され、これらの過度に消去されたセルのフローティ
ングゲートの電位は、大きなフローティングゲート電流
によって、極めて早く減少する。この修復ステップの終
わりに於て、過度に消去されたセルのフローティングゲ
ート電位は、図３の２番目の山Ｌ2の最低点ＬBに近づ
く。修復は、過度に消去されたセルの、フローティング
ゲートの電荷を低い値にする効果を持つので、セルは僅
かに過消去された状態になる。消去されたフローティン
グゲートメモリのグループの間のフローティングゲート
電位の分布は、消去ステップ１の後の分布に比べて、か
なり均一なものとなる。
ートは、チャネルからの熱電子注入による電子によって
帯電され、これらの過度に消去されたセルのフローティ
ングゲートの電位は、大きなフローティングゲート電流
によって、極めて早く減少する。この修復ステップの終
わりに於て、過度に消去されたセルのフローティングゲ
ート電位は、図３の２番目の山Ｌ2の最低点ＬBに近づ
く。修復は、過度に消去されたセルの、フローティング
ゲートの電荷を低い値にする効果を持つので、セルは僅
かに過消去された状態になる。消去されたフローティン
グゲートメモリのグループの間のフローティングゲート
電位の分布は、消去ステップ１の後の分布に比べて、か
なり均一なものとなる。
【００４５】本発明のもう１つの具体例に於て、プログ
ラミング中に使用される電圧よりも、低いドレイン電圧
を利用して実行され、図３のＩFG−ＶFG特性に於ける、
第１の山Ｌ1によって起こされる、修復中のドレインの
熱電子注入を最小にする。
ラミング中に使用される電圧よりも、低いドレイン電圧
を利用して実行され、図３のＩFG−ＶFG特性に於ける、
第１の山Ｌ1によって起こされる、修復中のドレインの
熱電子注入を最小にする。
【００４６】３．高いコントロールゲートによるプログ
ラミング この過程は、よく知られたフローティングゲートデバイ
スのプログラミング操作であり、プログラミングにチャ
ネル熱電子注入のメカニズムを用いており、それは従来
の技術のフラッシュＥＥＰＲＯＭセルで用いられてい
る。
ラミング この過程は、よく知られたフローティングゲートデバイ
スのプログラミング操作であり、プログラミングにチャ
ネル熱電子注入のメカニズムを用いており、それは従来
の技術のフラッシュＥＥＰＲＯＭセルで用いられてい
る。
【００４７】そのプログラミング操作の間、コントロー
ルゲート電圧とドレイン電圧の、両方が高い電位にされ
る。（例えば、各々１２Ｖと７Ｖ）本発明の内容によれ
ば、この過程は、修復過程に続いて行われ、適度に消去
されたセルと、修復を受ける前には、過度に消去されて
いたセルの両方を含む、全てのセルが速くプログラムさ
れる。
ルゲート電圧とドレイン電圧の、両方が高い電位にされ
る。（例えば、各々１２Ｖと７Ｖ）本発明の内容によれ
ば、この過程は、修復過程に続いて行われ、適度に消去
されたセルと、修復を受ける前には、過度に消去されて
いたセルの両方を含む、全てのセルが速くプログラムさ
れる。
【００４８】修復過程の継続時間は、決定的なものでは
ない。修復過程の継続時間は、長いほど良いが、その継
続時間は、消去とプログラミングの合計時間を短くする
ために制限され、特に修復がプログラミング操作の最初
の部分として実行されるときに制限される。本発明の１
つの具体例に於て、修復はプログラミング操作の前の過
程としてよりは、消去操作の最後の過程として実行され
る。この具体例では、修復過程の継続時間は、フローテ
ィングゲート電圧をより減少させるために、長くするこ
とが可能である。なぜならば、消去時間は一般的にプロ
グラミング時間ほど厳密でないとみなされるからであ
る。もう１つの具体例に於て修復は消去プロセスの最後
の過程と、プログラミング操作の最初の過程の両方とし
て実行される。この具体例では、消去操作の一部として
実行される修復の継続時間は、修復がプログラミング操
作の、最初の過程として実行される継続時間と、同じも
のにも異なるものにも、設定可能である。
ない。修復過程の継続時間は、長いほど良いが、その継
続時間は、消去とプログラミングの合計時間を短くする
ために制限され、特に修復がプログラミング操作の最初
の部分として実行されるときに制限される。本発明の１
つの具体例に於て、修復はプログラミング操作の前の過
程としてよりは、消去操作の最後の過程として実行され
る。この具体例では、修復過程の継続時間は、フローテ
ィングゲート電圧をより減少させるために、長くするこ
とが可能である。なぜならば、消去時間は一般的にプロ
グラミング時間ほど厳密でないとみなされるからであ
る。もう１つの具体例に於て修復は消去プロセスの最後
の過程と、プログラミング操作の最初の過程の両方とし
て実行される。この具体例では、消去操作の一部として
実行される修復の継続時間は、修復がプログラミング操
作の、最初の過程として実行される継続時間と、同じも
のにも異なるものにも、設定可能である。
【００４９】修復中のコントロールゲート電圧値は、厳
密ではない。良い結果が得られるのはＶCG＝ＶT＋．５
ＶからＶT＝２．０Ｖの間であり、ここでＶTはセレクト
トランジスタの閾値電圧である。
密ではない。良い結果が得られるのはＶCG＝ＶT＋．５
ＶからＶT＝２．０Ｖの間であり、ここでＶTはセレクト
トランジスタの閾値電圧である。
【００５０】表２は、本発明のプログラミング方法の能
力を示す。２３００個のセルの集合から得られた実験デ
ータを表す。興味を引くのは、本発明による５μｓｅｃ
のプログラミング（修復過程）後では、プログラミング
の対象となる全てのセルが失敗して、プログラミングが
起こらず、１０μｓｅｃのプログラミング（５μｓｅｃ
の修復と５μｓｅｃのプログラミング）の後では、失敗
は観測されない。これは従来の技術に於ける１０μｓｅ
ｃのパルスと比較して重大な進歩である。
力を示す。２３００個のセルの集合から得られた実験デ
ータを表す。興味を引くのは、本発明による５μｓｅｃ
のプログラミング（修復過程）後では、プログラミング
の対象となる全てのセルが失敗して、プログラミングが
起こらず、１０μｓｅｃのプログラミング（５μｓｅｃ
の修復と５μｓｅｃのプログラミング）の後では、失敗
は観測されない。これは従来の技術に於ける１０μｓｅ
ｃのパルスと比較して重大な進歩である。
【００５１】事実、このデバイスでは、本発明に従った
１０μｓｅｃのプログラミングの結果が、従来の方法を
利用した４０μｓｅｃのプログラミングに匹敵する。
１０μｓｅｃのプログラミングの結果が、従来の方法を
利用した４０μｓｅｃのプログラミングに匹敵する。
【００５２】
【表２】 従来の技術 本 発 明 ＶCG＝１２Ｖ 修復：ＶCG＝３Ｖ ＶD ＝７Ｖ ＶD ＝ ７Ｖ １パルス：＝５μｓｅｃ プログラミング：ＶCG＝１２Ｖ ＶD ＝ ７Ｖ プログラミング プログラムに失敗 修復／プログラミング プログラムに失敗 時間（μｓ） したセルの数 時間（μｓ） したセルの数 ５ １９８ ５ ２３００ １０ ２８ １０ ０ １５ ８ ２０ ３ ２５ ２ ３０ １ ３５ １ ４０ ０
【００５３】３状態ＥＥＰＲＯＭ又は、それ以上の状態
を持つＥＥＰＲＯＭのセルもまた、この過度に消去され
るという問題に、より強い影響を受ける。例えば、３状
態ＥＥＰＲＯＭのセルは、相互未決定中の米国特許第３
３７，５７９号のメロトラ（Mehrotra）とその他の者の
発明「マルチステートＥＥＰＲＯＭの読み出しと書き込
み回路と技術」と相互未決定中の米国特許第２０４，１
７５号のハラリ（Harari）の発明「高度小型ＥＰＲＯＭ
とフラッシュＥＥＰＲＯＭデバイス」に記述されてい
る。
を持つＥＥＰＲＯＭのセルもまた、この過度に消去され
るという問題に、より強い影響を受ける。例えば、３状
態ＥＥＰＲＯＭのセルは、相互未決定中の米国特許第３
３７，５７９号のメロトラ（Mehrotra）とその他の者の
発明「マルチステートＥＥＰＲＯＭの読み出しと書き込
み回路と技術」と相互未決定中の米国特許第２０４，１
７５号のハラリ（Harari）の発明「高度小型ＥＰＲＯＭ
とフラッシュＥＥＰＲＯＭデバイス」に記述されてい
る。
【００５４】３状態ＥＥＰＲＯＭに於て図４ａに示すよ
うにリード電流（ＩREAD）の量が、セルが、３つの可能
なデータ状態（論理０、１、２）の、いずれの状態をと
るかを決定する。
うにリード電流（ＩREAD）の量が、セルが、３つの可能
なデータ状態（論理０、１、２）の、いずれの状態をと
るかを決定する。
【００５５】３つの状態の可能な値の例を挙げると、 ＩREAD＞４０μＡ（論理０） ３０Ａ＞ＩREAD＞２０μＡ（論理１） ＩREAD＜１０μＡ（論理２） となる。与えられた読み出し条件、例えばＶCG＝５Ｖ、
ＶD＝１．５Ｖに於てＩREADはフローティングゲート上
の電荷（又は等価な電圧）だけの関数であり、適切なプ
ログラミングアルゴリズムによって設定することができ
る。
ＶD＝１．５Ｖに於てＩREADはフローティングゲート上
の電荷（又は等価な電圧）だけの関数であり、適切なプ
ログラミングアルゴリズムによって設定することができ
る。
【００５６】電気的消去の後、全てのセルは、論理０の
状態に分布している。論理１の状態を保持すべきセル
は、３０μＡ＞ＩREAD＞２０μＡとなるようにプログラ
ムされなければならない。（図４ａ） これは、２状態ＥＥＰＲＯＭセルとは対照をなし、そこ
では、セルをプログラムするためにＩREADが２０μＡ未
満になることが唯一の要求である（図４ｂ）。論理１の
状態にセルをプログラムするには、正確性が要求される
ので、プログラミングに先だって、論理０の状態のセル
の分布を隙間のないようにしておくことが有益である。
状態に分布している。論理１の状態を保持すべきセル
は、３０μＡ＞ＩREAD＞２０μＡとなるようにプログラ
ムされなければならない。（図４ａ） これは、２状態ＥＥＰＲＯＭセルとは対照をなし、そこ
では、セルをプログラムするためにＩREADが２０μＡ未
満になることが唯一の要求である（図４ｂ）。論理１の
状態にセルをプログラムするには、正確性が要求される
ので、プログラミングに先だって、論理０の状態のセル
の分布を隙間のないようにしておくことが有益である。
【００５７】この発明の１つの具体例に於て、過消去さ
れた複数の状態のセルの修復は、無条件に多くのセルに
ついて、同時に、消去後、プログラミングに先立って行
われる。これは、プログラミング直前に修復を行う具体
例とは反対に、より少ないセル（例えば２０００に対す
る１００）に対して、より長い修復時間を許す。その理
由は、プログラミング時間は、一般的に消去時間よりも
厳密であるとみなされるからである。修復は全てのセル
に無条件に行われ、論理０と論理１の状態を保つことに
なるセルについても行われるので、この修復ステップの
後のＩREADは、この例に於て、４０μＡより大きくなけ
ればならない。
れた複数の状態のセルの修復は、無条件に多くのセルに
ついて、同時に、消去後、プログラミングに先立って行
われる。これは、プログラミング直前に修復を行う具体
例とは反対に、より少ないセル（例えば２０００に対す
る１００）に対して、より長い修復時間を許す。その理
由は、プログラミング時間は、一般的に消去時間よりも
厳密であるとみなされるからである。修復は全てのセル
に無条件に行われ、論理０と論理１の状態を保つことに
なるセルについても行われるので、この修復ステップの
後のＩREADは、この例に於て、４０μＡより大きくなけ
ればならない。
【００５８】特に、複数の状態のセルのグループを修復
することの目的は、消去操作を原因とするフローティン
グゲート電圧の分布を、小さくすることであり、高いフ
ローティングゲート電圧を持つセル（とても過度に消去
されたセル）は、最も大きく修復され、少し過度に消去
されたセルは、多少修復され、ほんの僅かに消去された
セルは全く修復されない。この例に関して、ＩREADにつ
いて言えば、初め典型的には４０から６５μＡまでのＩ
READの分布がある。修復後には、ＩREADの分布は、およ
そ４０から４５μＡに小さくなる。
することの目的は、消去操作を原因とするフローティン
グゲート電圧の分布を、小さくすることであり、高いフ
ローティングゲート電圧を持つセル（とても過度に消去
されたセル）は、最も大きく修復され、少し過度に消去
されたセルは、多少修復され、ほんの僅かに消去された
セルは全く修復されない。この例に関して、ＩREADにつ
いて言えば、初め典型的には４０から６５μＡまでのＩ
READの分布がある。修復後には、ＩREADの分布は、およ
そ４０から４５μＡに小さくなる。
【００５９】表３は、ドレイン電圧ＶD＝７Ｖ、コント
ロールゲート電圧ＶCG＝２．５Ｖに於て、２００μｓｅ
ｃの修復パルスを加えた結果を示したものである。長い
修復はＩREADを２０μＡより小さくする。論理０と論理
１の状態のセルを含む全てのセルに無条件に修復が行わ
れるので、これは明らかに受け入れられない。なぜなら
ば、セルの集団全体が望まないにも拘らず、殆ど論理２
の状態にプログラムされるからである。より短い修復時
間（１０μｓｅｃ）は、修復を４０μＡより上の値に制
限する。しかし表４に示すように、比較的広いＩREADの
分布がまだ存在する。
ロールゲート電圧ＶCG＝２．５Ｖに於て、２００μｓｅ
ｃの修復パルスを加えた結果を示したものである。長い
修復はＩREADを２０μＡより小さくする。論理０と論理
１の状態のセルを含む全てのセルに無条件に修復が行わ
れるので、これは明らかに受け入れられない。なぜなら
ば、セルの集団全体が望まないにも拘らず、殆ど論理２
の状態にプログラムされるからである。より短い修復時
間（１０μｓｅｃ）は、修復を４０μＡより上の値に制
限する。しかし表４に示すように、比較的広いＩREADの
分布がまだ存在する。
【００６０】修復後に、セルを論理０の状態にするため
の電流値（４０μＡ）を保ちながら、ＩREADの分布をよ
り狭くするために、本発明の具体例に於て、修復の質を
高めるために、フローティングゲートと容量性の結合を
している補助電極（例えば消去ゲート）から、フローテ
ィングゲートの正の電圧をオプションとして結合させた
低いドレイン電圧での修復が利用される。
の電流値（４０μＡ）を保ちながら、ＩREADの分布をよ
り狭くするために、本発明の具体例に於て、修復の質を
高めるために、フローティングゲートと容量性の結合を
している補助電極（例えば消去ゲート）から、フローテ
ィングゲートの正の電圧をオプションとして結合させた
低いドレイン電圧での修復が利用される。
【００６１】表４からＶD＝７Ｖの１０μｓｅｃの修復
は、非常に過度に消去されたセルと同じように、ほんの
僅か消去されたセルに影響を及ぼす。これは、図５に示
すようなＩFG−ＶFG曲線の谷の部分（領域Ａ）が原因で
ある。このゲート注入機構（ドレイン熱電子注入）は、
より高いドレイン電圧（例えば、ＶD＝７Ｖ）を要求す
るので、ＶDを減少させることで（ＶD＝５Ｖ）、ＩFG−
ＶFG曲線の最初の山Ｈ1と谷Ａは削除される。一方、Ｉ
FG−ＶFG曲線の２番目の山Ｈ2は、高いドレイン電圧を
必要としないので、ほんの少し低くなるだけである。
は、非常に過度に消去されたセルと同じように、ほんの
僅か消去されたセルに影響を及ぼす。これは、図５に示
すようなＩFG−ＶFG曲線の谷の部分（領域Ａ）が原因で
ある。このゲート注入機構（ドレイン熱電子注入）は、
より高いドレイン電圧（例えば、ＶD＝７Ｖ）を要求す
るので、ＶDを減少させることで（ＶD＝５Ｖ）、ＩFG−
ＶFG曲線の最初の山Ｈ1と谷Ａは削除される。一方、Ｉ
FG−ＶFG曲線の２番目の山Ｈ2は、高いドレイン電圧を
必要としないので、ほんの少し低くなるだけである。
【００６２】領域Ｂは、ＶD＝７Ｖに比べてＶD＝５Ｖに
したときのＶFGの分布を示す。ＶD＝７Ｖに比べてＶD＝
５Ｖにしたときの、低いＩFGを補償するために、より長
い修復時間が要求される。表５は、ＶCG＝２．５Ｖ、Ｖ
D＝５Ｖと、消去ゲートから結合された、０ボルトに於
ける２００μｓｅｃの修復の結果を示す。注目すべきこ
とは、意図した通り、殆ど消去されていないセルは、全
く修復されていない。非常に過度に消去されたセルの修
復をより高めるために、ある具体例に於て、ＶFGは、補
助電極に正電荷を加えることによって、例えば、消去電
極（図５の領域Ｃ）がより大きなＩFGを生ずるように、
より高く結合される。消去ゲートから結合された正の１
０Ｖの電圧による修復の結果は、表６に示されている。
したときのＶFGの分布を示す。ＶD＝７Ｖに比べてＶD＝
５Ｖにしたときの、低いＩFGを補償するために、より長
い修復時間が要求される。表５は、ＶCG＝２．５Ｖ、Ｖ
D＝５Ｖと、消去ゲートから結合された、０ボルトに於
ける２００μｓｅｃの修復の結果を示す。注目すべきこ
とは、意図した通り、殆ど消去されていないセルは、全
く修復されていない。非常に過度に消去されたセルの修
復をより高めるために、ある具体例に於て、ＶFGは、補
助電極に正電荷を加えることによって、例えば、消去電
極（図５の領域Ｃ）がより大きなＩFGを生ずるように、
より高く結合される。消去ゲートから結合された正の１
０Ｖの電圧による修復の結果は、表６に示されている。
【００６３】
【表３】修復パルス：ＶD＝７Ｖ、ＶCG＝２．５Ｖ 時
間２００μｓｅｃ 消去後の 修復後の △ ＩREAD ＩREAD（μＡ） ＩREAD（μＡ） （μＡ） ４１．３ １０．９ ３０．４ ５０．８ １１．９ ３８．９ ５４．９ １３．７ ４１．２ ５９．４ １５．１ ４４．３ ６１．９ １５．４ ４６．５
間２００μｓｅｃ 消去後の 修復後の △ ＩREAD ＩREAD（μＡ） ＩREAD（μＡ） （μＡ） ４１．３ １０．９ ３０．４ ５０．８ １１．９ ３８．９ ５４．９ １３．７ ４１．２ ５９．４ １５．１ ４４．３ ６１．９ １５．４ ４６．５
【００６４】
【表４】修復パルス：ＶD＝７Ｖ、ＶCG＝２．５Ｖ 時
間１０μｓｅｃ 消去後の 修復後の △ ＩREAD ＩREAD（μＡ） ＩREAD（μＡ） （μＡ） ４７．１ ４２．４ ４．７ ５１．５ ４９．８ １．７ ５４．９ ５４．１ ０．８ ５９．８ ５６．５ ３．３ ６１．６ ５６．６ ５．０
間１０μｓｅｃ 消去後の 修復後の △ ＩREAD ＩREAD（μＡ） ＩREAD（μＡ） （μＡ） ４７．１ ４２．４ ４．７ ５１．５ ４９．８ １．７ ５４．９ ５４．１ ０．８ ５９．８ ５６．５ ３．３ ６１．６ ５６．６ ５．０
【００６５】
【表５】修復パルス：ＶD＝５Ｖ、ＶCG＝２．５Ｖ 時
間２００μｓｅｃ ＶE＝０Ｖ 消去後の 修復後の △ ＩREAD ＩREAD（μＡ） ＩREAD（μＡ） （μＡ） ４６．１ ４６．０ ０．１ ５１．９ ５１．９ ０．０ ５６．０ ５４．８ １．２ ６０．３ ５５．３ ５．０ ６１．６ ５５．３ ６．３
間２００μｓｅｃ ＶE＝０Ｖ 消去後の 修復後の △ ＩREAD ＩREAD（μＡ） ＩREAD（μＡ） （μＡ） ４６．１ ４６．０ ０．１ ５１．９ ５１．９ ０．０ ５６．０ ５４．８ １．２ ６０．３ ５５．３ ５．０ ６１．６ ５５．３ ６．３
【００６６】
【表６】修復パルス：ＶD＝５Ｖ、ＶCG＝２．５Ｖ 時
間２００μｓｅｃ ＶE＝１０Ｖ 消去後の 修復後の △ ＩREAD ＩREAD（μＡ） ＩREAD（μＡ） （μＡ） ４２．４ ４１．９ ０．５ ４８．７ ４５．０ ３．７ ５３．８ ４５．５ ８．３ ５９．０ ４５．６ １３．４ ６１．６ ４５．９ １５．７
間２００μｓｅｃ ＶE＝１０Ｖ 消去後の 修復後の △ ＩREAD ＩREAD（μＡ） ＩREAD（μＡ） （μＡ） ４２．４ ４１．９ ０．５ ４８．７ ４５．０ ３．７ ５３．８ ４５．５ ８．３ ５９．０ ４５．６ １３．４ ６１．６ ４５．９ １５．７
【００６７】全ての発表と、特許応用はここで同じ程度
に参考文献によって組み入れられ、それはあたかも個々
の公表又は特許応用が、特別にそして個々に参考文献に
よって合体されているかのように示されている。
に参考文献によって組み入れられ、それはあたかも個々
の公表又は特許応用が、特別にそして個々に参考文献に
よって合体されているかのように示されている。
【００６８】以上、本発明について全て記述したが、当
業者にとって明らかなように、本発明は、請求項のの考
え方や視点から逸脱することなしに、多くの変更、修正
が可能である。
業者にとって明らかなように、本発明は、請求項のの考
え方や視点から逸脱することなしに、多くの変更、修正
が可能である。
【００６９】
【発明の効果】上述したように本発明によれば、一つの
新しい方法により、セルの集合を電気的に消去した後
に、フローティングゲート上の電荷の分布を均一にし、
この方法が、消去後のプログラミングを速くすることを
可能にしている。
新しい方法により、セルの集合を電気的に消去した後
に、フローティングゲート上の電荷の分布を均一にし、
この方法が、消去後のプログラミングを速くすることを
可能にしている。
【図１】図１は、ａ及びｂからなり、ａは、消去後の典
型的な従来の技術によるＥＥＰＲＯＭセルの断面図であ
り、ｂは、過度に消去された後の典型的な従来の技術に
よるＥＥＰＲＯＭセルの断面図である。
型的な従来の技術によるＥＥＰＲＯＭセルの断面図であ
り、ｂは、過度に消去された後の典型的な従来の技術に
よるＥＥＰＲＯＭセルの断面図である。
【図２】図２は、典型的なフローティングゲートセルの
ＩFG−ＶFG特性曲線である。
ＩFG−ＶFG特性曲線である。
【図３】図３は、典型的なスプリットゲート、フローテ
ィングゲートセルのコントロールゲート電圧が低い場合
に於けるＩFG−ＶFG特性を描いたものである。
ィングゲートセルのコントロールゲート電圧が低い場合
に於けるＩFG−ＶFG特性を描いたものである。
【図４】図４は、ａ及びｂからなり、ａは、スリーステ
ートＥＥＰＲＯＭセルの異なるデータ状態に対するＩ
READの可能なレンジを描いたものであり、ｂは、ａと同
じであるが、ツーステートＥＥＰＲＯＭセルについて描
いたものである。
ートＥＥＰＲＯＭセルの異なるデータ状態に対するＩ
READの可能なレンジを描いたものであり、ｂは、ａと同
じであるが、ツーステートＥＥＰＲＯＭセルについて描
いたものである。
【図５】図５は、ＶCG＝２．５Ｖとし、異なる２つのＶ
Ｄについて描いたＩFG−ＶFG特性である。
Ｄについて描いたＩFG−ＶFG特性である。
１００ａ 適度に消去されたメモリセル １０１ａ フローティングゲート １０２ａ チャネル １００ｂ 過度に消去されたメモリセル １０１ｂ フローティングゲート １０２ｂ チャネル １０３ｂ 選択されたトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユーピン・コーイング・フォング アメリカ合衆国カリフォルニア州94536・ フリモント・サンドストーンドライブ 443
Claims (29)
- 【請求項１】 複数のメモリセルを有する電気的に消
去可能なプログラマブルリードオンリーメモリ（ＥＥＰ
ＲＯＭ）の使用方法であって、 複数の前記メモリセルを消去する過程と、 次のプログラミング過程の準備として、前記消去過程で
過度に消去された複数の前記メモリセルの過度に消去さ
れた度合を少なくする修復過程を実行する過程とを有す
ることを特徴とするＥＥＰＲＯＭの使用方法。 - 【請求項２】 前記メモリセルは、ソース、ドレイ
ン、コントロールゲート及びフローティングゲートから
なり、前記修復ステップは前記の過度に消去されたセル
のフローティングゲート電圧を減らすステップからな
り、そのステップは、実質上、過度に消去されていない
メモリセルのフローティングゲート電圧には影響しない
ようにしたことを特徴とする請求項１に記載の方法。 - 【請求項３】 前記修復過程は、前記の過度に消去さ
れたメモリセルに比較的大きいフローティングゲート電
流を流す過程からなり、この過程は、過度に消去されて
いないメモリセルには極小さいフローティングゲート電
流を流すようにしたことを特徴とする請求項２に記載の
方法。 - 【請求項４】 修復中の前記フローティングゲート電
流が、少し過度に消去されたセルを流れるフローティン
グゲート電流に比べ、より多く過度に消去されたセルに
大きな値で流れるようにしたことを特徴とする請求項３
に記載の方法。 - 【請求項５】 前記修復過程が、前記メモリセルをプ
ログラミングするのではなく、修復をするために低いプ
ログラミング電圧で実行されるプログラミング過程から
なることを特徴とする請求項１に記載の方法。 - 【請求項６】 前記プログラミング電圧が、前記メモ
リセルのコントロールゲートに加えられることを特徴と
する請求項５に記載の方法。 - 【請求項７】 前記修復過程が、比較的高いドレイン
電圧と比較的低いコントロールゲート電圧を利用して実
行されるようにしたことを特徴とする請求項１に記載の
方法。 - 【請求項８】 前記修復過程が、ドレインの熱電子注
入を減らすために、比較的低いドレイン電圧と比較的低
いコントロールゲート電圧を利用して実行されるように
したことを特徴とする請求項１に記載の方法。 - 【請求項９】 前記修復過程に続く前記プログラミン
グ過程が、比較的高いドレイン電圧と比較的高いコント
ロールゲート電圧を利用して実行されるようにしたこと
を特徴とする請求項７に記載の方法。 - 【請求項１０】 前記修復過程に続くプログラミング
過程が、比較的高いドレイン電圧と比較的高いコントロ
ールゲート電圧を利用して実行されるようにしたことを
特徴とする請求項８に記載の方法。 - 【請求項１１】 前記修復過程が、更に前記フローテ
ィングゲートに印加された正の電圧を利用するようにし
たことを特徴とする請求項７に記載の方法。 - 【請求項１２】 前記正の電圧が、消去ゲートを通し
て前記フローティングゲートに印加されるようにしたこ
とを特徴とする請求項１１に記載の方法。 - 【請求項１３】 前記修復過程が、更に前記フローテ
ィングゲートに印加された前記正の電圧を利用するよう
にしたことを特徴とする請求項８に記載の方法。 - 【請求項１４】 前記正の電圧が、消去ゲートを通し
て前記フローティングゲートに印加されるようにしたこ
とを特徴とする請求項１３に記載の方法。 - 【請求項１５】 第１の過度に消去されたメモリセル
のグループと、第２の過度に消去されていないメモリセ
ルのグループとからなるＥＥＰＲＯＭに対して、前記の
第１の過度に消去されたメモリセルのグループをほとん
ど過度に消去されていない状態にするための修復過程を
有することを特徴とするＥＥＰＲＯＭの使用方法。 - 【請求項１６】 第１の過度に消去されたメモリセル
のグループと、第２の過度に消去されていないメモリセ
ルのグループとからなるＥＥＰＲＯＭに対して、 前記の第１の過度に消去されたメモリセルのグループ
を、ほとんど過度に消去されていない状態にするための
修復過程と、 前記の第１と第２のメモリセルのグループのプログラミ
ング過程とを有することを特徴とするＥＥＰＲＯＭの使
用方法。 - 【請求項１７】 前記の各メモリセルはソース、ドレ
イン、コントロールゲート及びフローティングゲートか
らなり、実質上、過度に消去されていないメモリセルの
フローティングゲート電圧には影響を与えず、前記の過
度に消去されたメモリセルのフローティングゲート電圧
を低くする前記の修復過程を有することを特徴とする請
求項１６に記載の方法 - 【請求項１８】 前記の過度に消去されていないメモ
リセルには、比較的低いフローティングゲート電流を流
し、前記の過度に消去されたメモリセルには比較的高い
フローティングゲート電流を流す修復過程を有すること
を特徴とする請求項１７に記載の方法。 - 【請求項１９】 前記の修復中のフローティングゲー
ト電流が、少し過度に消去されたセルに流れるフローテ
ィングゲート電流に比較して、より過度に消去されたセ
ルにより多く流れることを特徴とする請求項１８に記載
の方法。 - 【請求項２０】 前記の修復過程が前記のメモリセル
をプログラムするのではなく、前記修復を実行するため
に低いプログラミング電圧で実行されるプログラミング
過程からなることを特徴とする請求項１６に記載の方
法。 - 【請求項２１】 前記プログラミング電圧が、前記メ
モリセルのコントロールゲートに印加されることを特徴
とする請求項２０に記載の方法。 - 【請求項２２】 前記修復過程が比較的高いドレイン
電圧と、比較的低いコントロールゲート電圧を用いて実
行されることを特徴とする請求項１６に記載の方法。 - 【請求項２３】 ドレインへの熱電子の注入を少なく
するために、前記修復ステップが比較的低いドレイン電
圧と比較的低いコントロールゲート電圧を用いて実行さ
れることを特徴とする請求項１６に記載の方法。 - 【請求項２４】 引き続いて行われるプログラミング
過程が、比較的高いドレイン電圧と比較的高いコントロ
ールゲート電圧を用いて実行されることを特徴とする請
求項２２に記載の方法。 - 【請求項２５】 引き続いて行われるプログラミング
過程が、比較的高いドレイン電圧と比較的高いコントロ
ールゲート電圧を用いて実行されることを、特徴とする
請求項２３に記載の方法。 - 【請求項２６】 前記修復過程が、更に前記フローテ
ィングゲートに印加された正の電圧を利用することを特
徴とする請求項２２に記載の方法。 - 【請求項２７】 前記正の電圧が、消去ゲートを通し
て前記フローティングゲートに印加されることを特徴と
する請求項２６に記載の方法。 - 【請求項２８】 前記修復過程が、更に前記フローテ
ィングゲートに印加された正の電圧を利用することを特
徴とする請求項２３に記載の方法。 - 【請求項２９】 前記正の電圧が、消去ゲートを通し
て前記フローティングゲートに印加されることを特徴と
する請求項２８に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/658,098 | 1991-02-20 | ||
| US07/658,098 US5272669A (en) | 1991-02-20 | 1991-02-20 | Method and structure for programming floating gate memory cells |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07320490A true JPH07320490A (ja) | 1995-12-08 |
| JP3258065B2 JP3258065B2 (ja) | 2002-02-18 |
Family
ID=24639888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5980692A Expired - Lifetime JP3258065B2 (ja) | 1991-02-20 | 1992-02-14 | フローティングゲートメモリセルのプログラミングに関する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5272669A (ja) |
| EP (1) | EP0501289A2 (ja) |
| JP (1) | JP3258065B2 (ja) |
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