JPH1166872A - データ書き込み方法 - Google Patents

Abstract

(57)【要約】 【課題】 プログラムに要する時間を長くせずに、プロ
グラム時にメモリセルに流れる電流値を小さくできるよ
うにする。 【解決手段】 時点１３において、メモリセルの制御ゲ
ートに印加する印加電圧１２を９Ｖにし、ドレインに６
Ｖでパルス幅が１０μｓｅｃのプログラムパルス１１を
印加してプログラムを開始する。次に、プログラムパル
ス１１が印加されている期間１５の途中の、プログラム
パルス印加開始の時点１３から５μｓｅｃ後の時点１４
において、制御ゲートに印加する印加電圧１２を１２Ｖ
にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、フラッシュメモ
リなどのスタックゲート形ＭＯＳＦＥＴから構成された
不揮発性の半導体記憶装置に対するデータ書き込み方法
に関する。

【０００２】

【従来の技術】一般にフラッシュメモリは、図１１に示
すように、ｐ形の半導体からなる基板１１０６上に、形
成された浮遊ゲート１１０３と制御ゲート１１０２から
なるスタックゲート型ｎ形ＭＯＳＦＥＴをメモリセル１
１０１として使用している。メモリセル１１０１の読み
出しは、ソース１１０５と基板１１０６を、例えば接地
電位とし、ドレイン１１０４に例えば１Ｖを印加し、制
御ゲート１１０２に例えば５Ｖを印加し、ソース１１０
５とドレイン１１０４との間に流れる電流値から、セン
スアンプでメモリセル１１０１の状態の判定を行うよう
にしている。

【０００３】ここで、このソース１１０５とドレイン１
１０４との間に流れる電流値の大きさは、メモリセル１
１０１のしきい値の大きさに依存する。そのしきい値が
高ければ、メモリセル１１０１に流れる電流は小さく、
しきい値が低ければ、メモリセル１１０１に流れる電流
は大きい。センスアンプの設計にもよるが、電流値の判
定レベルと、例えば、５０μＡに設定した場合、電流値
５０μＡを境とし、メモリセル１１０１についてどちら
の状態であるかが読み出せる。電流が５０μＡ以上であ
れば、メモリセル１１０１はオン状態、５０μＡ未満で
あればメモリセル１１０１はオフ状態であるとする。

【０００４】オン状態、すなわちプログラム（データ書
き込み）されていないメモリセルは、しきい値が例えば
２Ｖである。オフ状態にするには、プログラムによって
そのしきい値を例えば７Ｖ以上にする必要がある。図１
２は、そのプログラム（データ書き込み方法）に関する
タイミングチャートである。図１１に示したメモリセル
１１０１に対するプログラムは、ソース１１０５と基板
１１０６を例えば接地電位とし、制御ゲート１１０２を
例えば１２Ｖにした状態で、ドレイン１１０４に例えば
６Ｖでパルス幅が１０μｓｅｃのプログラムパルス１２
１（図１２）を印加することで行われる。

【０００５】プログラムパルス１２１がドレイン１１０
４に印加されている期間１２２において、ドレイン１１
０４端部で発生した熱電子の一部が、ゲート酸化膜１１
０７を通り抜けて浮遊ゲート１１０３に注入される。電
子の注入される最大値は、制御ゲート１１０２に印加す
る電圧に依存している。例えば、メモリセルのしきい値
電流を２Ｖから７Ｖへシフトさせるには、制御ゲートに
例えば１２Ｖ以上の電圧を印加する必要がある。

【０００６】図１２に示した期間１２２で示される１回
のプログラムの後、一般的にベリファイが行われる。こ
のベリファイは、浮遊ゲートに注入された電子の状態を
判定するものである。すなわち、どのくらいメモリセル
のしきい値が変動したかを判定する動作であり、図１２
において期間１２３において行われる。一般的なベリフ
ァイは、例えば、ソースと基板を接地電位とし、ドレイ
ンに１Ｖを印加した状態とし、制御ゲートに例えば７Ｖ
を印加してメモリセルの読み出しを行うようにしてい
る。

【０００７】このベリファイの読み出しで、メモリセル
がオフの状態であれば、メモリセルのしきい値は十分高
くなっていると判断でき、これ以上プログラムは行わな
い。一方、このベリファイの読み出して、メモリセルが
オンの状態であれば、メモリセルのしきい値は十分に高
くなっていないと判断され、２回目のプログラムを行
う。この２回目のプログラムは、図１２の期間１２４に
おいて、次に示すようにして行う。すなわち、ソースと
基板を接地電位とし、制御ゲートに１２Ｖの電位を印加
し、ドレインに６Ｖでパルス幅１０μｓｅｃのプログラ
ムパルスを印加する。そして、図１２の期間１２５にお
いて２回目のベリファイを行う。以上示したように、メ
モリセルのしきい値が十分に高くなったと判定されるま
で、プログラムとベリファイが繰り返される。図１２で
は、プログラムとベリファイとを２回行った場合を示し
ている。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
たプログラムの方法では、プログラム時にメモリセルに
流れる電流が大きいという問題があった。上述したよう
に、制御ゲートに１２Ｖを印加してメモリセルにプログ
ラムを行う場合、メモリセルのドレインに印加される電
圧とメモリセルに流れる電流との関係は、図１３に示す
ようになる。図１３において、プログラムパルス印加直
後の電流電圧特性は特性線１３１で示され、プログラム
パルス印加終了直前の電流電圧特性は特性線１３２で示
される。

【０００９】これらに示されるように、プログラムパル
ス印加開始直後は、浮遊ゲートに電子が注入されていな
いため、メモリセルのしきい値は小さく、特性線１３１
に示すように流れる電流は大きい。これに対して、プロ
グラムパルス印加期間中は、熱電子の浮遊ゲートに対す
る注入が進むにつれて、メモリセルのしきい値は徐々に
高くなっていく。そのため、制御ゲートの電圧は一定の
ままにも関わらず、メモリセルに流れる電流は、図１３
の特性線１３１で示される状態より特性線１３２で示さ
れる状態へと、徐々に小さくなっていく。そして、プロ
グラムパルス印加終了直前になると、特性線１３２に示
すように、流れる電流はプログラムパルス印加開始直後
に比較して小さくなる。すなわち、メモリセルに大きな
電流が流れるのは、プログラムパルス印加直後であり、
このときに流れる電流を制御すれば、プログラム電流を
低減できる。

【００１０】文献（ＵＳＰ−５４８７０３３）では、次
に示すようにして、プログラム電流の低減するようにし
ている。プログラム時に、ドレインに対するプログラム
パルスの印加を繰り返す度に、制御ゲートに印加する印
加電圧を段階的に大きくしていくようにしている。図１
４に示すように、プログラムの１回目では、まず期間１
４３において、例えば、制御ゲートに印加する電圧１４
２を９Ｖにし、ソースと基板を接地電位とし、ドレイン
に６Ｖの電圧でパルス幅１０μｓｅｃのプログラムパル
ス１４１を印加する。この、１回目のプログラムパルス
印加開始直後のメモリセルの電流−電圧特性を図１５に
示す。特性線１５１は、制御ゲートに１２Ｖを印加した
場合の電圧−電流特性を示し、特性線１５２は、制御ゲ
ートに９Ｖを印加した場合の電圧−電流特性を示してい
る。制御ゲートに印加される電圧が小さい分だけ、プロ
グラム時にメモリセルに流れる電流は低減される。

【００１１】次いで、期間１４４において、１回目のプ
ログラムパルス印加終了後の１回目のベリファイを行
う。メモリセルのしきい値の判定を行い、しきい値が十
分に高くなっていればプログラムは終了する。しきい値
が十分に高くなっていなければ、さらに、期間１４５に
おいてプログラムの２回目を行う。そして、２回目のプ
ログラムでは、制御ゲートに印加する電圧１４２を１
０．５Ｖに設定する。そして、上述と同様に、ソースと
基板を接地電位とし、ドレインに６Ｖの電圧でパルス幅
１０μｓｅｃのプログラムパルス１４１を印加する。

【００１２】図１６に、上述したプログラムにおけるメ
モリセルの電流−電圧特性を示す。実線で示した特性線
１６１は、２回目のプログラムパルス印加開始直後に、
制御ゲートに１０．５Ｖを印加した場合の、メモリセル
の電流−電圧特性を示している。また、点線で示した特
性線１６２は、１回目のプログラムパルス印加開始直後
に制御ゲートに１０．５Ｖを印加した場合のメモリセル
の電流−電圧特性を示している。参考として、一点差線
で示す特性線１６３は、１回目のプログラムパルス印加
直後に、制御ゲートに１２Ｖに印加した場合のメモリセ
ルの電圧−電流特性を示している。１回目のプログラム
パルス印加開始直後よりも、２回目のプログラムパルス
印加開始直後の方が、メモリセルのしきい値は高くなっ
ているため、制御ゲートに印加される電圧が同じ１０．
５Ｖでも、メモリセルに流れる電流は小さくなる。

【００１３】２回目のプログラムパルス印加終了直後の
期間１４６で、２回目のベリファイを行う。そして、こ
のベリファイでメモリセルのしきい値判定を行い、しき
い値が十分に高くなっていればプログラムは終了する。
一方、しきい値が十分に高くなっていなければ、さらに
期間１４７で３回目のプログラムを行う。３回目のプロ
グラムでは、まず、制御ゲートに印加される電圧を例え
ば１２Ｖに設定する。そして、従来と同様に、ソースと
基板を接地電位とし、ドレインに６Ｖでパルス幅１０μ
ｓｅｃのプログラムパルスを印加して３回目のプログラ
ムを行う。

【００１４】３回目のプログラムパルス印加直後のメモ
リセルのしきい値は、２回目のプログラムパルス印加開
始直後に比べてさらに高くなっているので、３回目のプ
ログラム時には制御ゲートに１２Ｖを印加していても、
メモリセルに流れる電流は小さい。そして、３回目のプ
ログラムの後、期間１４８において３回目のベリファイ
を行う。以上のようにして、プログラムとベリファイと
を、しきい値が十分に高くなるまで繰り返す。図１４の
タイミングチャートでは、プログラムとベリファイとを
３回行った場合を示している。このように、制御ゲート
の電圧をプログラムを繰り返す毎に段階上に昇圧してい
く制御を行うことで、プログラム時にメモリセルに大き
な電流が流れることを低減することが可能となる。

【００１５】しかしながら、プログラム時にメモリセル
に流れる電流を低減するために、制御ゲートに印加する
印加電圧を低い状態よりプログラムを始めるようにして
いるため、メモリセルに対するプログラムのスピードは
低下する。すなわち、制御ゲートに印加する印加電圧を
低い状態よりプログラムパルス印加を行うため、浮遊ゲ
ートに対する電子の注入効率は低下する。この結果、１
回のプログラムパルス印加ではメモリセルのしきい値が
十分に高くならないため、プログラムパルスの印加を繰
り返す必要が発生する。したがって、上述した文献によ
る方法では、メモリセルのしきい値の十分な変動に必要
なプログラムに要する合計の時間が長くなってしまう。

【００１６】この発明は、以上のような問題点を解消す
るためになされたものであり、プログラムに要する時間
を長くせずに、プログラム時にメモリセルに流れる電流
値を小さくできるようにすることを目的とする。

【００１７】

【課題を解決するための手段】この発明のデータ書き込
み方法は、スタックゲート形ＭＯＳＦＥＴのメモリセル
において、その制御ゲートに電圧を印加した状態で、ド
レインへ電圧パルスを印加して浮遊ゲートに電子を注入
することでデータの書き込みを行うときに、制御ゲート
に印加する電圧を、ドレインへの電圧パルスの印加期間
中の途中で高くするようにした。したがって、データ書
き込み初期の段階では、制御ゲートに対して低い電圧が
印加されている状態なので、流れる電流も小さい。そし
て、データ書き込み後期の段階では、制御ゲートに対し
て高い電圧が印加されるが、この段階では、浮遊ゲート
に電子がある程度蓄積されているので、流れる電流が小
さい。また、制御ゲートに印加する電圧を、ドレインへ
の電圧パルスの印加期間中に徐々に高くするようにし
た。したがって、データ書き込み初期の段階では、制御
ゲートに対して低い電圧が印加されている状態なので、
流れる電流も小さい。そして、データ書き込み後期の段
階では、制御ゲートに対して高い電圧が印加されるが、
この段階では、浮遊ゲートに電子がある程度蓄積されて
いるので、流れる電流が小さい。

【００１８】

【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。図１は、この実施の形態におけるデ
ータ書き込み方法を説明するためのタイミングチャート
である。この実施の形態のデータ書き込み方法（プログ
ラム）では、まず、図１（ａ）に示すように、従来と同
様に、ソースと基板を接地電位とする。そして、時点１
３において、メモリセルの制御ゲートに印加する印加電
圧１２を９Ｖにし、ドレインに６Ｖでパルス幅が１０μ
ｓｅｃのプログラムパルス１１を印加してプログラムを
開始する。このプログラム開始の段階では、制御ゲート
に印加されている電圧が小さいため、プログラムパルス
印加開始の時点１３においては、メモリセルに流れる電
流は小さい。

【００１９】次に、プログラムパルス１１が印加されて
いる期間１５の途中の、プログラムパルス印加開始の時
点１３から５μｓｅｃ後の時点１４において、制御ゲー
トに印加する印加電圧１２を１２Ｖにする。この時点１
４では、メモリセルに対してある程度書き込み動作が行
われている。すなわち、メモリセルの浮遊ゲートには、
ある程度電子が注入されている状態である。このため、
メモリセルのしきい値はある程度高くなっているので、
制御ゲートに印加する印加電圧１２を大きくしても、メ
モリセルに流れる電流は小さくてすむ。そして、ドレイ
ンに対してプログラムパルス１１を印加している期間１
５の時点１４以降では、制御ゲートへ印加している印加
電圧１２を上昇させているので、メモリセルのしきい値
を十分にシフトさせることができる。なお、期間１５の
後の期間１６において、ドレインに７Ｖを印加した状態
で、制御ゲートに１Ｖを印加することで、ベリファイを
行っている。

【００２０】なお、この実施の形態では、プログラムパ
ルス１１のパルス幅（期間１５）を１０μｓｅｃとし、
プログラムパルス印加期間の半分の５μｓｅｃのタイミ
ングで、制御ゲートへの印加電圧１２を変化させるよう
にしたが、これに限るものではない。このタイミングを
変更し、例えば、２μｓｅｃで制御ゲートへの印加電圧
１２を変化させるというように、電圧上昇のタイミング
を上述よりも早めに設定するようにしても良い。またあ
るいは、電圧上昇のタイミングを例えば８μｓｅｃ以降
と、上述よりも遅くに設定するようにしても良い。ま
た、プログラムパルス１１のパルス幅を１０μｓｅｃで
はなく、５μｓｅｃと短くするようにしても良い。

【００２１】ところで、上記実施の形態では、データ書
き込み時にドレインに対するプログラムパルスの印加期
間１５の間に、制御ゲートに印加する印加電圧１２を１
回変更するようにしたが、これに限るものではない。図
１（ｂ）に示すように、初めは９Ｖ、次に１０．５Ｖ、
そして採取的には１２Ｖと、２回変更するようにしても
良い。また、３回以上変更するようにしても良い。ま
た、図１（ｃ）に示すように、プログラムパルスの印加
期間１５中に、制御ゲートへの印加電圧１２を徐々に変
化させるようにしても良い。

【００２２】また、図２（ａ）に示すように、まず、プ
ログラムパルス印加期間１５中の時点１３から時点１４
にかけて、印加電圧１２を９Ｖから１２Ｖへと徐々に上
昇させる。そして、時点１４以降のプログラムパルス印
加期間１５中は、印加電圧１２を１２Ｖの状態を維持す
るようにしても良い。また、図２（ｂ）に示すように、
まず、プログラムパルス印加期間１５中の時点１３から
時点１４にかけて、印加電圧１２を低い電圧である９Ｖ
で維持する。そして、時点１４以降のプログラムパルス
印加期間１５中で、印加電圧１２を９Ｖから１２Ｖへと
徐々に上昇させるようにしても良い。そして、プログラ
ムパルス印加毎の制御ゲートの電圧制御を、上記で述べ
たような制御ゲートへの印加電圧制御の形態を組み合わ
せるようにしても良い。

【００２３】次に、上述した実施の形態におけるデータ
書き込み方法が適用される回路の例について説明する。
図３は、図１１に示したメモリセルを複数配置した半導
体記憶装置の１構成例を示す回路図である。この回路で
は、図１１に示したメモリセルを、メモリ領域３１内
に、２ビット出力を想定して２×４のマトリクスに配置
している。また、この回路では、行方向にメモリセルの
制御ゲートを行線３２ａ，３２ｂで共通に接続し、行デ
コーダ３３に接続している。また、この回路では、列方
向にメモリセルのドレインを列線３５ａ〜３５ｄで共通
に接続し、それぞれ列セレクタ３６ａ，３６ｂに接続し
ている。

【００２４】列セレクタ３６ａ，３６ｂの出力は、それ
ぞれセンスアンプ３９ａ，３９ｂと書き込み回路４０
ａ，４０ｂに接続されている。列セレクタ３６ａ，３６
ｂは、列デコーダ４８から信号４７ａ，４７ｂを受け、
列線３５ａ〜３５ｄの各々２本のうちから１本を選択す
る動作をする。メモリ領域３１内のメモリセルのソース
は、共通にされていて接地（ＧＮＤ）に接続されてい
る。そして、高電圧制御回路４２が、読み出し，ベリフ
ァイ，データ書き込みなどの動作に必要な電圧を、書き
込み回路４０ａ，４０ｂ、行デコーダ３３、列デコーダ
４８に供給している。

【００２５】以上に示した構成において、高電圧制御回
路４２が、書き込み回路４０ａ，４０ｂ、行デコーダ３
３、列デコーダ４８に、図１，２に示した組み合わせで
制御した電圧を、それぞれメモリセルのソース，基板，
ドレイン，および，制御ゲートに印加することで、上述
した実施の形態によるデータ書き込みが可能となる。

【００２６】以下に、図３に示した行デコーダ３３のよ
り詳細な構成例を示す。これは、電源電圧Ｖccとしては
５Ｖで動作するものとする。この行デコーダ３３は、図
４に示すように、ＮＡＮＤ４３ａ，４３ｂ、インバータ
４４ａ，４４ｂ、レベルシフタトランジスタ４５ａ，４
５ｂ、伝達トランジスタ４６ａ，４６ｂから構成され
る。インバータ４４ａ，４４ｂ、レベルシフタトランジ
スタ４５ａ，４５ｂの電源電圧ＶＸは、図３に示した高
電圧制御回路４２から供給される。

【００２７】また、伝達トランジスタ４６ａ，４６ｂは
ＮＭＯＳで構成され、そのゲート電圧は、信号を伝達さ
せるときは”Ｈ”レベル、伝達させないときは”Ｌ”レ
ベルが印加される。ここでは、伝達トランジスタ４６
ａ，４６ｂのゲートには”Ｈ”レベルが印加されている
ものとする。また、電源電圧Ｖccとしては５Ｖで動作す
るものとする。ここで、動作時には、信号ＸＥ＝”Ｈ”
レベルを印加して、行デコーダ３３を活性化し、相補的
行アドレス信号（ＸＡ、＃ＸＡ）によって２本の行線３
２ａ，３２ｂのうち１本を選択する。そして、高電圧制
御回路４２から供給される電圧ＶＸを、その選択した行
線に出力する。行線に出力される電圧は、動作モードに
よって異なる。また、読み出し時には、例えば５Ｖ、ベ
リファイ時には例えば７Ｖ、プログラム時には例えば９
Ｖから１２Ｖの間の電圧を行線に出力するように動作す
る。

【００２８】次に、図３に示した列デコーダ４８のより
詳細な構成例を示す。この列デコーダ４８は、図５に示
すように、ＮＡＮＤ５３ａ，５３ｂ、インバータ５４
ａ，５４ｂ、レベルシフタトランジスタ５５ａ，５５
ｂ、伝達トランジスタ５６ａ，５６ｂから構成されてい
る。インバータ５４ａ，５４ｂ、レベルシフタトランジ
スタ５５ａ，５５ｂの電源電圧ＶＹは、図３に示した高
電圧制御回路４２から供給される。

【００２９】また、伝達トランジスタ５６ａ，５６ｂは
ＮＭＯＳで構成され、そのゲート電圧は、信号を伝達さ
せるときは”Ｈ”レベル、伝達させないときは”Ｌ”レ
ベルが印加される。ここでは、伝達トランジスタ５６
ａ，５６ｂのゲートには”Ｈ”レベルが印加されている
ものとする。ここで、動作時には、信号ＹＥ＝”Ｈ”レ
ベルを印加して、列デコーダ４８を活性化し、相補的列
アドレス信号ＹＡ，＃ＹＡによって列セレクタ制御信号
４７ａ，４７ｂのうち１本を選択する。そして、高電圧
制御回路４２から供給される電圧ＶＹを、選択した行線
に出力する。行線に出力される電圧は動作モードによっ
て異なる。また、読み出し時には例えば５Ｖ、ベリファ
イ時には例えば５Ｖ、プログラム時には例えば１２Ｖの
電圧の列セレクタ制御信号を出力するように動作する。

【００３０】次に、図３に示した高電圧制御回路４２の
より詳細な構成例を示す。この高電圧制御回路４２は、
図６に示すように、まず、電源電圧Ｖｃｃ例えば５Ｖか
ら、プログラムに必要な高電圧例えば１２Ｖを生成する
内部昇圧回路ＣＰを備える。また、その生成した高電圧
あるいはＶｃｃを所望の電圧の調節し、書き込み回路４
０ａ，４０ｂ、行デコーダ３３、列デコーダ４８に伝達
するスイッチ回路ＳＷ１〜ＳＷ８を備えている。

【００３１】内部昇圧回路ＣＰは、制御信号ＣＰＥによ
って制御される。すなわち、ＣＰＥ＝”Ｌ”で非活性の
とき内部昇圧回路ＣＰの出力ＶＣＰには、例えば５Ｖの
Ｖｃｃレベルが出力され、ＣＰＥ＝”Ｈ”で活性のとき
内部昇圧回路ＣＰの出力（ＶＣＰ）には、例えば１２Ｖ
と昇圧された電圧が出力されるように設計されている。
また、ＳＷ１，ＳＷ５，ＳＷ７は、Ｖｃｃレベルを出力
ＶＸ，ＶＹ，ＶＰＧに供給するかどうかを制御するスイ
ッチ回路である。動作モードによっては、出力の電圧が
Ｖｃｃよりも大きい場合があるが、その場合の逆流を防
止するために、ＰＭＯＳを２段縦積みにしてその基板電
位を各々の電源側に接続し、高電圧側（この場合は出力
側）のＰＭＯＳのゲートは、図７に示すような構成のレ
ベルシフタＬＳを介して制御信号Ｓ１，Ｓ５，Ｓ７を入
力している。

【００３２】また、図６において、ＳＷ４，ＳＷ８は、
ＣＰの出力ＶＣＰを出力ＶＸ，ＶＹに供給するかどうか
を制御するスイッチ回路である。そして、動作モードに
よって出力ＶＸ，ＶＹの電圧がＶＣＰよりも大きくなら
ないため、そのＳＷ４，ＳＷ８は、それぞれ１個のＰＭ
ＯＳで構成している。そのＰＭＯＳのゲートは、レベル
シフタＬＳを介してそれぞれ制御信号Ｓ４，Ｓ８を入力
している。また、ＳＷ２，ＳＷ３，ＳＷ６は、ＣＰの出
力ＶＣＰをＶｃｃとＶＣＰの中間の電位に降圧し、それ
らを出力ＶＸ，ＶＰＧに供給するかどうかを制御するス
イッチ回路である。そして、ＳＷ２，ＳＷ３，ＳＷ６
は、１個のＮＭＯＳと中間電位発生回路ＭＬ１，ＭＬ
２，ＭＬ３で構成されている。

【００３３】出力ＶＸ，ＶＰＧ側電圧に例えば９Ｖが必
要な場合、ＮＭＯＳのゲート電圧すなわち中間電位発生
回路ＭＬ１，ＭＬ２，ＭＬ３の出力電圧を、「９Ｖ＋Ｖ
ＴＮ」にすることで、出力（ＶＸ，ＶＰＧ）に９Ｖを出
力することができる。なお、このＶＴＮは、バックバイ
アス９Ｖを考慮したしきい値である。中間電位発生回路
ＭＬ１，ＭＬ２，ＭＬ３の出力電圧を設定することで、
任意の電圧に降圧することができる。本実施の形態にお
いては、ＳＷ２は例えば７Ｖに、ＳＷ３は例えば９Ｖ
に、ＳＷ６は例えば９Ｖに降圧して出力するように設定
されているものとする。図８に、その中間電位発生回路
ＭＬ１，ＭＬ２，ＭＬ３の構成例を示す。

【００３４】次に、図３に示した 高電圧制御回路４２
の動作について、図９の制御タイミングチャートを用い
て説明する。読み出し時は、内部昇圧回路ＣＰは非活性
にされ、出力ＶＣＰはＶｃｃ（例えば５Ｖ）である。ま
た、行デコーダ，列デコーダ，書き込み回路の電源電圧
ＶＸ，ＶＹ，ＶＰＧをＶｃｃにするため、ＳＷ１，ＳＷ
５，ＳＷ７を導通すなわちＳ１，Ｓ５，Ｓ７＝”Ｌ”に
する。また、他のスイッチ回路（ＳＷ２，ＳＷ３，ＳＷ
４，ＳＷ６，ＳＷ８）を非導通すなわちＳ２，Ｓ３，Ｓ
６＝”Ｌ”、Ｓ４，Ｓ８＝”Ｈ”にする。そして、高電
圧制御回路４２の三つの出力（ＶＸ，ＶＹ，ＶＰＧ）へ
５Ｖを供給する。

【００３５】ベリファイ時は、内部昇圧回路ＣＰは活性
にされ、出力ＶＣＰは１２Ｖである。列デコーダ，書き
込み回路の電源電圧ＶＹ，ＶＰＧをＶｃｃ（例えば５
Ｖ）に、行デコーダの電源電圧ＶＸを例えば９Ｖにする
ため、ＳＷ２，ＳＷ５，ＳＷ７を導通、すなわちＳ５，
Ｓ７＝”Ｌ”、Ｓ２＝”Ｈ”にする。また、他のスイッ
チ回路（ＳＷ１，ＳＷ３，ＳＷ４，ＳＷ６，ＳＷ８）を
非導通すなわちＳ３，Ｓ６＝”Ｌ”、Ｓ１，Ｓ４，Ｓ８
＝”Ｈ”に制御する。

【００３６】書き込み時（プログラム時）は、内部昇圧
回路ＣＰは活性にされ、その出力ＶＣＰは１２Ｖであ
る。プログラムパルス印加開始時には、書き込み回路の
電源電圧ＶＰＧを例えば９Ｖに、列デコーダの電源電圧
ＶＹを、例えば１２Ｖに、行デコーダの電源電圧ＶＸを
例えば１２Ｖにするため、ＳＷ３，ＳＷ６，ＳＷ８を導
通すなわちＳ３，Ｓ６＝”Ｈ”にして、他のスイッチ回
路（ＳＷ１，ＳＷ２，ＳＷ４，ＳＷ５，ＳＷ７）を非導
通、すなわちＳ１，Ｓ４，Ｓ５，Ｓ７＝”Ｈ”、Ｓ２
＝”Ｌ”に制御する。そしてプログラムパルス印加途中
で、書き込み回路の電源電圧ＶＰＧを例えば９Ｖに、行
デコーダ，列デコーダの電源電圧ＶＸを例えば１２Ｖ
に，ＶＹを（７＋ＶＴＮ）Ｖにするため、ＳＷ４，ＳＷ
６，ＳＷ８を導通、すなわちＳ４＝”Ｌ”、Ｓ６，Ｓ８
＝”Ｈ”にし、他のスイッチ回路（ＳＷ１，ＳＷ２，Ｓ
Ｗ３，ＳＷ５，ＳＷ７）を非導通、すなわちＳ１，Ｓ
５，Ｓ７＝”Ｈ”、Ｓ２，Ｓ３＝”Ｌ”に制御する。

【００３７】次に、図３を用いて書き込み動作を説明す
る。まず、書き込み動作になるとまず行デコーダ３３を
活性化（ＸＥ＝”Ｈ”）し、行アドレス信号（ＸＡ、＃
ＸＡ）によって、行線３２ａ，３２ｂから１本が選択さ
れる。ここでは、ＸＡ＝”Ｈ”レベルとなり、行線３２
ａが選択されたものとする。また、列デコーダ４８を活
性化（ＹＥ＝”Ｈ”）し、列アドレス信号ＹＡ、＃ＹＡ
によって、列選択信号４７ａ，４７ｂから１本が選択さ
れ、列セレクタ３６ａ，３６ｂによって列線をそれぞれ
１本選択する。ここでは、ＹＡ＝”Ｈ”レベルとなり列
線３５ａ，３５ｃが選択されたものとする。

【００３８】書き込み開始時には、高電圧制御回路４２
から行デコーダ３３に９Ｖが、列デコーダ４８，書き込
み回路４０ａ，４０ｂには、それぞれ１２Ｖ，９Ｖが供
給される。書き込み回路制御信号Ｄ１，Ｄ２に、書き込
みしたい、すなわち浮遊ゲートに電子を注入したい場合
は、”Ｈ”、書き込みしない場合は”Ｌ”レベルが印加
される。書き込み回路は、レベルシフタとＮＭＯＳから
なり、このＮＭＯＳのドレインに印加された９Ｖは、こ
のＮＭＯＳのＶＴＮ分、および列セレクタのＮＭＯＳの
ＶＴＮ分降下して、例えば６Ｖ程度に降下してメモリセ
ルのドレインに印加される。

【００３９】このように選択された行線、選択された列
線の交点にあるメモリセルのうち、制御信号として”
Ｈ”レベルが印加された書き込み回路に接続しているメ
モリセルに対して書き込みが開始される。この書き込み
回路に印加される”Ｈ”レベルの期間が、書き込みパル
スの印加期間（例えば１０μｓｅｃに設定されいるもの
とする）になる。この時は、メモリセルの制御ゲート電
圧は９Ｖであるため、書き込み時にメモリセルに流れる
電流は従来に比べて小さい。次に、まだ書き込みパルス
が印加されている期間中、例えばパルス印加開始後５μ
ｓｅｃ後に、行デコーダに供給している電圧を９Ｖから
１２Ｖに昇圧する（この電圧制御に関しては前述してあ
る）。

【００４０】従ってメモリセルは、書き込みパルス印加
期間の後半は、制御ゲートに１２Ｖ，ドレインに６Ｖが
供給されるので、さらに電子の注入は進む。この時メモ
リセルの制御ゲート電圧は１２Ｖと大きいが、既にある
程度浮遊ゲートに電子が注入されているためメモリセル
のしきい値が高くなっており、メモリセルに流れる電流
は小さい。なお、書き込みパルス印加が終了すると、次
にベリファイを行う。メモリセルのしきい値が十分に高
くなっていれば、書き込みは終了する。十分に高くなっ
ていなければ２回目の書き込みをおこなう。このように
書き込みとベリファイを繰り返しをメモリセルのしきい
値が十分に高くなるまでおこなう。

【００４１】ところで、図３に示した高電圧制御回路４
２は、図１０に示すような構成としても良い。この図１
０に示す回路構成において、図６と異なる部分は、スイ
ッチ回路ＳＷ３である。この図１０の構成では、スイッ
チ回路ＳＷ３を、レベルシフタＬＳとその出力をゲート
に受けるＰＭＯＳ、および、ディプレッション形ＮＭＯ
Ｓで構成している。ディプレッション形ＮＭＯＳのゲー
トはドレインに共通にされているので、このＮＭＯＳ
は、定電流を流すように動作する。

【００４２】従って、このスイッチ回路を導通させた場
合（Ｓ３＝”Ｌ”）、出力先であるＶＸの電位は定電流
であるため、電位レベルはなだらかにスロープ状に１２
Ｖまで増加する。設定すべき定電流値は、出力先である
電源線ＶＸの持つ寄生容量と、昇圧に要する時間、そし
て昇圧電位差による。定電流値をＩＣＯＮＳＴ、寄生容
量をＣＬ、昇圧に要する時間をＴＣＰ、そして昇圧電位
差をＶＤＩＦＦとすると、「ＩＣＯＮＳＴ＝（ＣＬ×Ｖ
ＤＩＦＦ）／ＴＣＰ」という式で、設定すべき定電流値
を決めることができる。

【００４３】この、図１０に示した高電圧制御回路の動
作制御については、Ｓ３以外については図９で示した制
御を行って全く問題無い。Ｓ３についてはＳＷ３の伝達
トランジスタをＰＭＯＳにしたため、”Ｈ”レベルは”
Ｌ”レベルへ、”Ｌ”レベルは”Ｈ”レベルへと信号を
逆相に置き換えればよい。この図１０に示した高電圧制
御回路を使用すれば、図２（ａ）に示したように、書き
込みパルス印加の期間中における、メモリセルの制御ゲ
ートへの印加電圧をなだらかに昇圧させる、スロープ状
の昇圧制御が実現できる。

【００４４】

【発明の効果】以上説明したように、この発明では、ス
タックゲート形ＭＯＳＦＥＴのメモリセルにおいて、そ
の制御ゲートに電圧を印加した状態で、ドレインへ電圧
パルスを印加して浮遊ゲートに電子を注入することでデ
ータの書き込みを行うときに、制御ゲートに印加する電
圧を、ドレインへの電圧パルスの印加期間中の途中で高
くするようにした。また、制御ゲートに印加する電圧
を、ドレインへの電圧パルスの印加期間中に徐々に高く
するようにした。したがって、データ書き込み初期の段
階では、制御ゲートに対して低い電圧が印加されている
状態なので、流れる電流も小さい。そして、データ書き
込み後期の段階では、制御ゲートに対して高い電圧が印
加されるが、この段階では、浮遊ゲートに電子がある程
度蓄積されているので、流れる電流が小さい。

【００４５】以上のことにより、本発明によれば、まず
第１に、書き込み時にメモリセルに流れる電流が少ない
にも関わらず、書き込みスピードの低下を招かない。ま
た、本発明によれば、第２に、電流供給能力が小さい電
源電圧、例えば内部昇圧回路による電源電圧を使用する
場合でも、メモリセルへの書き込みが可能でありしかも
書き込みスピードの低下を招かない。そして、第３に、
書き込み時のメモリセル１個当たりの消費電流が小さい
ので、従来よりも多数の複数メモリセルに対して、同時
に書き込みが可能になる。

【図面の簡単な説明】

【図１】 この実施の形態におけるデータ書き込み方法
を説明するためのタイミングチャートである。

【図２】 この実施の形態におけるデータ書き込み方法
を説明するためのタイミングチャートである。

【図３】 メモリセルを複数配置した半導体記憶装置の
１構成例を示す回路図である。

【図４】 図３の行デコーダ３３の１構成例を示す回路
図である。

【図５】 図３の列デコーダ４８の１構成例を示す回路
図である。

【図６】 図３の高電圧制御回路４２のより詳細な構成
例を示す回路図である。

【図７】 図３のレベルシフタＬＳの１構成例を示す回
路図である。

【図８】 図６の中間電位発生回路ＭＬ１，ＭＬ２，Ｍ
Ｌ３の１構成例を示す回路図である。

【図９】 高電圧制御回路４２の動作を説明するための
タイミングチャートである。

【図１０】 メモリセルを複数配置した半導体記憶装置
の他の構成例を示す回路図である。

【図１１】 一般のフラッシュメモリのメモリセルの構
成を示す断面図である。

【図１２】 従来よりあるメモリセルに対するデータ書
き込み方法を示すタイミングチャートである。

【図１３】 データ書き込みのときのメモリセルのドレ
インに印加される電圧とメモリセルに流れる電流との関
係を示す特性図である。

【図１４】 従来よりあるメモリセルに対するデータ書
き込み方法の他の例を示すタイミングチャートである。

【図１５】 図１４に示したデータ書き込み方法におけ
る１回目のプログラムパルス印加開始直後のメモリセル
の電流−電圧特性を示す特性図である。

【図１６】 図１４に示したデータ書き込み方法におけ
るメモリセルの電流−電圧特性を示す特性図である。

【符号の説明】 １１…プログラムパルス、１２…印加電圧、１３，１４
…時点、１５，１６…期間。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１導電形の半導体基板上にゲート絶縁
   膜を介して周囲より絶縁されて形成された浮遊ゲート
   と、前記浮遊ゲート上に絶縁膜を介して形成された制御
   ゲートと、前記浮遊ゲート両脇の前記半導体基板に形成
   された第２導電形の不純物が拡散されたソースおよびド
   レインとを備えたスタックゲート形ＭＯＳＦＥＴのメモ
   リセルにおいて、 前記制御ゲートに電圧を印加した状態で、前記ドレイン
   へ電圧パルスを印加して前記浮遊ゲートに電子を注入す
   ることでデータの書き込みを行うときに、 前記制御ゲートに印加する電圧を、前記電圧パルスの印
   加期間中の途中で高くすることを特徴とするデータ書き
   込み方法。
2. 【請求項２】 請求項１記載のデータ書き込み方法にお
   いて、 前記制御ゲートに印加する電圧を、前記電圧パルスの印
   加期間中の途中で徐々に高くすることを特徴とするデー
   タ書き込み方法。
3. 【請求項３】 第１導電形の半導体基板上にゲート絶縁
   膜を介して周囲より絶縁されて形成された浮遊ゲート
   と、前記浮遊ゲート上に絶縁膜を介して形成された制御
   ゲートと、前記浮遊ゲート両脇の前記半導体基板に形成
   された第２導電形の不純物が拡散されたソースおよびド
   レインとを備えたスタックゲート形ＭＯＳＦＥＴのメモ
   リセルにおいて、 前記制御ゲートに電圧を印加した状態で、前記ドレイン
   へ電圧パルスを印加して前記浮遊ゲートに電子を注入す
   ることでデータの書き込みを行うときに、前記制御ゲー
   トに印加する電圧を、前記電圧パルスの印加期間中に徐
   々に高くすることを特徴とするデータ書き込み方法。