JP2020534671A5 - - Google Patents

Claims (15)

1. 電気的消去可能プログラム可能不揮発性メモリセルであって、
   第１の基板領域、及び第１の基板領域から横方向に離れたトレンチ領域を有する半導体の基板であって、前記トレンチ領域は、底部分、及び前記半導体の基板内のトレンチに隣接する側壁部分を備える、半導体の基板と、
   前記第１の基板領域と前記トレンチ領域の前記底部分との間のチャネル領域であって、
   前記第１の基板領域に隣接する第１のチャネル部分、
   前記第１のチャネル部分及び前記トレンチ領域に隣接する第２のチャネル部分、及び、
   前記第２のチャネル部分に隣接し、前記トレンチ領域の前記側壁部分を備える第３のチャネル部分を有する、チャネル領域と、
   前記第１のチャネル部分から絶縁され、前記第２のチャネル部分及び前記第３のチャネル部分の上ではなく、前記第１のチャネル部分の上に配置された導電性の制御ゲートと、
   前記トレンチ領域の前記底部分及び前記側壁部分から絶縁された導電性の浮遊ゲートであって、
   前記トレンチの内側に配置された第１の浮遊ゲート部分、及び、
   前記第１の浮遊ゲート部分よりも長く、前記トレンチの上に配置され、前記トレンチから離れるように延びる第２の浮遊ゲート部分を有し、
   前記第２の浮遊ゲート部分は、第１の端部にて前記第１の浮遊ゲート部分に電気的に接続され、第２の端部にて先端を有する、導電性の浮遊ゲートと、
   前記制御ゲートと前記第２の浮遊ゲート部分との間の前記第２のチャネル部分の上に配置された絶縁領域と、
   前記トレンチ領域に電気的に接続された導電性のソース線であって、前記基板から離れるように延び、前記浮遊ゲートとの第１の容量結合を形成する、導電性ソース線と、
   前記浮遊ゲートと前記ソース線との間の誘電体層と、
   前記第２の浮遊ゲート部分の前記先端から絶縁され、前記先端の上に配置された導電性の消去ゲートと、
   を備える、電気的消去可能プログラム可能不揮発性メモリセル。
2. 前記ソース線は、
   前記トレンチの内側に配置され、前記トレンチ領域の前記底部分に電気的に接続された第１のソース線部分と、
   前記第１のソース線部分の上に配置された第２のソース線部分と、
   を含む、請求項１に記載の電気的消去可能プログラム可能不揮発性メモリセル。
3. 前記第１の浮遊ゲート部分及び前記第２の浮遊ゲート部分は、前記基板の水平面に対して垂直に向いている、請求項１又は２のいずれかに記載の電気的消去可能プログラム可能不揮発性メモリセル。
4. 前記消去ゲートは、前記浮遊ゲートとの第２の容量結合を形成し、前記第１の容量結合は前記第２の容量結合よりも大きい、請求項１〜３のいずれか一項に記載の電気的消去可能プログラム可能不揮発性メモリセル。
5. 前記第１の容量結合と前記第２の容量結合との比が少なくとも５対１よりも大きい、請求項４に記載の電気的消去可能プログラム可能不揮発性メモリセル。
6. 前記制御ゲートは、前記浮遊ゲートとの第３の容量結合を形成し、前記第１の容量結合は、前記第３の容量結合よりも大きい、請求項１〜５のいずれか一項に記載の電気的消去可能プログラム可能不揮発性メモリセル。
7. 前記第１の容量結合と前記第３の容量結合との比が少なくとも５対１よりも大きい、請求項６に記載の電気的消去可能プログラム可能不揮発性メモリセル。
8. 前記消去ゲートと前記第２の浮遊ゲート部分の前記先端との間に配置された消去ゲート絶縁領域を更に備え、
   前記消去ゲート絶縁領域は、前記第２の浮遊ゲート部分の前記先端から前記消去ゲートへの電子のトンネリングを可能にする厚さを有する、請求項１〜７のいずれか一項に記載の電気的消去可能プログラム可能不揮発性メモリセル。
9. 前記消去ゲート絶縁領域の厚さは、２００オングストロームよりも大きく、前記消去ゲートへの１０Ｖ以下の印加によって、電子のトンネリングが可能になる、請求項８に記載の電気的消去可能プログラム可能不揮発性メモリセル。
10. 前記第２のチャネル部分と前記浮遊ゲートとの間に配置された絶縁領域を含み、前記第２のチャネル部分と前記浮遊ゲートとの間に配置された前記絶縁領域は、プログラム動作中に、前記第２のチャネル部分内を進行している電子が前記浮遊ゲートに正面注入されることを許容する横方向の厚さを有する、請求項１〜９のいずれか一項に記載の電気的消去可能プログラム可能不揮発性メモリセル。
11. 前記第２のチャネル部分の上に配置された前記絶縁領域、制御ゲート電位、及びソース線電位は、電子が、プログラム動作中に、前記基板の水平面の下において前記第２のチャネル部分を前記横方向に進行することが可能なように構成されている、請求項１０に記載の電気的消去可能プログラム可能不揮発性メモリセル。
12. メモリセルを動作させる方法であって、前記メモリセルは、半導体の基板と；制御ゲートと；前記基板内のトレンチ内に配置された第１の浮遊ゲート部分と前記基板から離れるように延びかつ前記第１の浮遊ゲート部分よりも長い第２の浮遊ゲート部分とを有する浮遊ゲートであって、前記第２の浮遊ゲート部分は、第１の端部にて前記第１の浮遊ゲート部分に電気的に接続され、第２の端部にて先端を有する、浮遊ゲートと；前記制御ゲートと前記第２の浮遊ゲート部分との間に配置された絶縁領域と；前記浮遊ゲートに隣接し、前記浮遊ゲートから絶縁されたソース線と；前記第２の浮遊ゲート部分の前記先端から絶縁され、前記先端の上に配置された消去ゲートと；を備え、
    前記方法は、
    前記制御ゲート及び前記ソース線に第１のバイアス電位を印加することと、
    前記消去ゲートに第２のバイアス電位を印加し、前記第２の浮遊ゲート部分の前記先端から前記消去ゲートへの電子のトンネリングを誘起させることと、により前記メモリセルを消去することを含み、前記浮遊ゲートと前記ソース線との間の容量結合により、前記浮遊ゲートと前記消去ゲートとの間の容量結合によって引き起こされる前記浮遊ゲートの電位の変化が実質的に限定され、
    前記第２のバイアス電位と前記第１のバイアス電位の差は１０ボルト以下である、方法。
13. 前記メモリセルを消去した後に、
    前記ソース線に前記第１のバイアス電位を印加することと、
    前記制御ゲートに第３のバイアス電位を印加して、前記制御ゲートの下の基板領域内に反転層を形成させることと、
    前記浮遊ゲートが所定の消去状態にある場合に、前記基板のドレイン領域に第４のバイアス電位を印加して、閾値を超える電流を前記ドレイン領域から前記ソース線に流れるようにすることと、
    前記ドレイン領域から前記ソース線に流れる前記電流を、存在する場合には検知することと、によって、前記メモリセルを読み出すことを更に含む、
    請求項１２に記載の方法。
14. 前記メモリセルを消去した後に、
    前記消去ゲートに前記第１のバイアス電位を印加することと、
    前記基板のドレイン領域に第５のバイアス電位を印加することと、
    前記第５のバイアス電位よりも高い第６のバイアス電位を前記制御ゲートに印加することと、
    前記第６のバイアス電位よりも高い第７のバイアス電位を前記ソース線に印加して、前記ソース線と前記浮遊ゲートとの間の容量結合に起因して、前記第７のバイアス電位に応じて前記浮遊ゲートの電圧が上昇し、それにより、前記基板のチャネル領域内の電子がエネルギーを得て前記浮遊ゲートに注入されるようにすることと、
    によって前記メモリセルをプログラミングすることを更に含む、
    請求項１２又は１３に記載の方法。
15. 前記浮遊ゲートに注入された前記電子により、前記メモリセルが１０ｎｓ未満でプログラムされた状態に到達する、請求項１４に記載の方法。