JP2020534671A - 垂直浮遊ゲートを有するｎｏｒメモリセル - Google Patents

垂直浮遊ゲートを有するｎｏｒメモリセル Download PDF

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Abstract

電気的消去可能プログラム可能不揮発性メモリセルは、第１の基板領域、及び第１の基板領域から横方向に離れたトレンチ領域を有する半導体の基板と、第１の基板領域とトレンチ領域の前記底部分との間のチャネル領域と、第１のチャネル部分から絶縁され、第１のチャネル部分の上に配置された導電性制御ゲートと、トレンチ領域の底部分及び側壁部分から絶縁された導電性浮遊ゲートと、制御ゲートと第２の浮遊ゲート部分との間の第２のチャネル部分の上に配置された絶縁領域と、浮遊ゲートから絶縁され、基板のトレンチ領域に電気的に接続された導電性ソース線と、浮遊ゲートの先端から絶縁され、その先端の上に配置された導電性消去ゲートと、を含む。

Description

技術分野
[0001] 本発明は全般的に、垂直浮遊ゲートを有する、ＮＯＲメモリセルと呼ばれることもある電気的プログラム可能消去可能不揮発性メモリセルを含むがこれに限定されない、半導体メモリデバイスに関する。
背景
[0002] 不揮発性半導体メモリセルアレイ、例えば、各メモリセルが浮遊ゲート及び制御ゲートを有するスタックゲートメモリセルをプログラミングしている間、浮遊ゲートに電子を「注入」するためには、加速されて空乏領域内を進行している電子は、基板内の不純物又は格子欠陥と衝突して、浮遊ゲートに向かう方向の運動量を得る必要がある。更に、酸化シリコン界面（すなわち、基板−ゲート酸化物界面）におけるエネルギー障壁に、浮遊ゲート酸化膜を横切る電位変化を加えたものを克服する十分な速度を浮遊ゲートの方向に有する電子のみが、浮遊ゲートに注入されることになる。その結果、空乏領域内のプログラミング電流のうちのわずかな割合（例えば、１００万分の１程度）の電子のみが、浮遊ゲートに注入されるのに十分なエネルギーを有することになる。
[0003] 加えて、プログラミング電子は、浮遊ゲートの方向にとって不利な電界を空乏領域内で受けることが多い。電界は、浮遊ゲートから離れるような様々な方向に電子を加速する。その結果、プログラミング電流のうちのわずかな割合の電子のみが、不利な電界を克服し浮遊ゲートに注入されるのに十分なエネルギーを有することになる。
概要
[0004] 従って、ＮＯＲメモリセルなどの不揮発性メモリセルのプログラミング効率を改善する必要がある。そのような方法及びデバイスは任意選択的に、不揮発性メモリセルのデータをプログラム、消去、及び読み出すための従来の方法及びデバイスを補完又は置換する。そのような方法とデバイスは、垂直に向いた浮遊ゲートの第１の部分を基板内のトレンチの内側に配置し、浮遊ゲートをプログラミング中の電子電流の経路内に配置することにより、不揮発性メモリセルのプログラミング効率を改善する。浮遊ゲートの一部をプログラミング電流の経路内に配置することにより、電子が既に進行している経路の方向に加速されることが可能になり、それにより、より多くの電子（例えば、プログラミング電流中の電子の大部分）が、浮遊ゲートに注入されるのに適切な運動量の方向（本明細書では「十分なエネルギー」と呼ばれることもある）を有するようになる。
[0005] このような方法とデバイスは、垂直に向いた浮遊ゲートの第２の部分を、トレンチの外側に、且つ絶縁層に隣接させて配置することにより、不揮発性メモリセルのプログラミング効率を更に改善し、絶縁層は、十分な幅を有して、基板の絶縁破壊なく、浮遊ゲートの方向への有利な電界を維持し、プログラミング電流中の電子を基板の表面に引き付け、それにより更に、電子を浮遊ゲートに至る軌道上に留め、更に、より多くの電子（例えば、プログラミング電流中の電子の大部分）が、浮遊ゲートに注入されるのに十分なエネルギーを有するようになる。
[0006] いくつかの実施形態によると、ＮＯＲメモリセルとも呼ばれる電気的消去可能プログラム可能不揮発性メモリセルは、第１の基板領域と、第１の基板領域から横方向に離れたトレンチ領域とを有する半導体基板を含み、トレンチ領域は底部分と、半導体基板のトレンチに隣接する側壁部分とを有する。メモリセルは、第１の基板領域とトレンチ領域の底部分との間にチャネル領域を更に含み、チャネル領域は、第１の基板領域に隣接する第１のチャネル部分と、第１のチャネル部分及びトレンチ領域に隣接する第２のチャネル部分と、第２のチャネル部分に隣接し、トレンチ領域の側壁部分を含む第３のチャネル部分と、を有する。本開示の目的のために、「チャネル領域」及び「チャネル部分」は、特定の状況において電子が流れる領域又は経路について記載するために使用される。メモリセルは、第１のチャネル部分から絶縁され、その上に配置された導電性制御ゲートと、トレンチ領域の底部分及び側壁部分から絶縁された導電性浮遊ゲートとを更に含む。浮遊ゲートは、トレンチの内側に配置された第１の浮遊ゲート部分と、第１の浮遊ゲート部分より長く、トレンチの上に配置され、トレンチから離れて延びる第２の浮遊ゲート部分とを含む。第２の浮遊ゲート部分は、第１の端部において第１の浮遊ゲート部分に電気的に接続され、第２の端部に先端を有する。先端の第１の部分は、先端の第２の部分よりも小さい断面を有する。メモリセルは、制御ゲートと第２の浮遊ゲート部分との間の第２のチャネル部分の上に配置された絶縁領域と、トレンチ領域に電気的に接続された導電性ソース線とを更に含み、ソース線は基板から離れるように（例えば、トレンチの底部から離れるように）延び、浮遊ゲートとの第１の容量結合を形成する。メモリセルは、浮遊ゲートとソース線との間の誘電体層と、第２の浮遊ゲート部分の先端から絶縁され、その先端の上に配置された導電性消去ゲートとを更に含む。
図面の簡単な説明
[0007] 説明される様々な実施形態をよりよく理解するために、以下の図面と併せて、以下の「発明を実施するための形態」を参照すべきであり、同様の参照番号は図面全体を通して対応する部分を指す。
[0008]いくつかの実施形態による一対の電気的消去可能プログラム可能不揮発性メモリセルの断面図を表す図である。 [0009]いくつかの実施形態による図１Ａのメモリセルのチャネル部分の切り抜き図である [0010]いくつかの実施形態による図１Ａのメモリセルの消去部分の切り抜き図である。 [0011]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルの動作フローを表すフローチャートである。 [0012]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのプログラミング動作を表す図である。 [0013]いくつかの実施形態によるメモリセルアレイの平面図を表す図である。 [0014]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0014]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0014]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0014]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0014]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0014]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0014]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0014]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0014]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0014]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0014]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0014]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0014]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。
実施形態の説明
[0015] ここで、実施形態を詳細に参照し、その例を添付の図面に示す。以下の詳細な説明では、説明される様々な実施形態の完全な理解を提供するために数多くの具体的な詳細が記載されている。しかし、説明されている様々な実施形態は、これらの具体的な詳細がなくとも実施し得ることが当業者には明らかであろう。その他の場合、実施形態の態様を不必要に曖昧にしないように、周知の方法、手順、構成要素、回路、及びネットワークは詳細には説明されていない。
[0016] 本明細書では、第１、第２などの用語は、場合によっては、様々な要素を説明するために使用されるが、これら要素は、これら用語によって限定されるべきではないことも理解されるであろう。これら用語は、ある要素を別の要素と区別するためにのみ使用される。例えば、説明されている様々な実施形態の範囲から逸脱することなく、第１のコンタクトを第２のコンタクトと称することができ、同様に、第２のコンタクトを第１のコンタクトと称することができる。第１のコンタクト及び第２のコンタクトはどちらもコンタクトであるが、文脈が別途明確に示さない限り、同じコンタクトではない。
[0017] 本明細書で説明される様々な実施形態の説明で使用される用語は、特定の実施形態を説明することのみを目的としており、限定することは意図していない。説明される様々な実施形態の説明及び添付の特許請求の範囲で使用する場合、単数形「a」、「an」、及び「the」は、文脈がそうではないことを明確に示さない限り、複数形も同様に含むことが意図される。本明細書で使用する場合、用語「and/or（及び／又は）」は、関連する列挙された項目のうちの１つ以上の任意の全ての可能な組み合わせを指し、且つこれを包含することも理解されたい。用語「includes（含む）」、「including（含む）」、「comprises（含む、備える）」、及び／又は「comprising（含む、備える）」は、本明細書で使用する場合、述べられた特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を指定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在又は追加を除外しないことが更に理解されるであろう。
[0018] 本明細書で使用する場合、用語「if（の場合）」は、任意選択で、文脈に依存して「when（の時）」、「upon（の時点で）」、「in response to determining（判定したことに応答して）」、又は「in response to detecting（検出したことに応答して）」を意味するものと解釈される。同様に、語句「if it is determined（判定された場合）」又は「if ［a stated condition or event］ is detected（［述べられた条件又はイベント］が検出された場合）」は、任意選択的に、文脈に依存して「upon determining（判定した時点で）」、「in accordance with a determination that（判定したことに従って）」、「in response to determining（判定したことに応答して）」、「upon detecting [the stated condition or event]（［述べられた条件又はイベント］を検出した時点で）」、又は「in response to detecting [the stated condition or event］（［述べられた条件又はイベント］を検出したことに応答して）」を意味するものと解釈される。
[0019] ここで、いくつかの実施形態による、ＮＯＲメモリセル又はスプリットゲートＮＯＲメモリセルと呼ばれることもある、電気的消去可能プログラム可能不揮発性メモリセルの実施形態に注目する。図１Ａは、一対のメモリセル１００、１０１の断面図である。メモリセルは互いに鏡映関係にあり、メモリセルは共通ソース線１５０のそれぞれの側に形成され、共通ソース線１５０を含む。簡潔にするために、本開示の残りの部分では、１つのメモリセル、すなわちメモリセル１００のみを参照する。しかし、隣り合うメモリセル１０１は対応する特徴を有し、同様の状況下で同様に振る舞うことが理解されている。加えて、明確化のために、図１Ａの切り抜き１９０及び１９５を、それぞれ、図１Ｂ及び図１Ｃに示す。図１Ａ〜図１Ｃと共通する特徴部には同様の番号が付されており、簡潔にするために一部については更に説明することはしない。
[0020] いくつかの実施形態では、メモリセル１００は、第１の基板領域１０４（ドレイン領域と呼ばれることもある）と、トレンチ領域１０６とを有する半導体基板１０２を含む。いくつかの実施形態では、第１の基板領域１０４はドレインとして機能するが、トランジスタのソース及びドレインは、動作中に切り替え得ることが理解されている。更に、いくつかの実施形態では、ドレインは、基板領域１０４、並びに基板領域１０５を含み、領域１０５は、領域１０４よりも浅いドープ領域（例えば、Ｐドープ基板中の中濃度のＮドープ領域）である。基板１０２のトレンチ領域１０６は、トレンチ底部１１０に隣接する底部分と、トレンチ側壁１０８に隣接する側壁部分とを含む。メモリセル１００は、第１のチャネル部分１１２、第２のチャネル部分１１４、及び第３のチャネル部分１１６を備えるチャネル領域を更に含む。いくつかの実施形態では、第１のチャネル部分１１２は、ドレイン領域１０４に隣接して配置される。いくつかの実施形態では、第２のチャネル部分１１４は、第１のチャネル部分１１２と、トレンチ領域１０６の側壁部分（トレンチ側壁１０８に隣接する）との間に配置される。いくつかの実施形態では、第３のチャネル部分１１６は、第２のチャネル部分１１４に隣接して配置され、トレンチ領域１０６の側壁部分（トレンチ側壁１０８に隣接する）と、トレンチ領域１０６の底部分の一部（トレンチ底部１１０の一部に隣接する）とを含む。基板１０２は、ドレイン領域１０４の上に配置され、トレンチ領域１０６の側壁部分に向かって横方向に延びる水平面１１１を更に含む。いくつかの実施形態では、表面１１１の少なくとも一部は、（例えば、シリコン基板と酸化物ベースの絶縁領域との間の）シリコン−酸化物界面である。本開示の目的のために、用語「トレンチ」は、基板材料が除去され、従って基板材料が存在しない領域について記載し、一方で、用語「トレンチ領域」、「底部分」、及び「側壁部分」は、トレンチに隣接する基板の領域について記載する。
[0021] いくつかの実施形態では、メモリセル１００は、第１のチャネル部分１１２の少なくとも一部から絶縁され、その上に配置された導電性制御ゲート１２０と、トレンチ領域１０６の（トレンチ底部１１０に隣接する）底部分、及び（トレンチ側壁１０８に隣接する）側壁部分から絶縁された導電性浮遊ゲート１３０と、制御ゲート１２０と浮遊ゲート１３０との間の第２のチャネル部分１１４の少なくとも一部の上に配置された絶縁領域１４０（ゲート分離絶縁領域、又は酸化物層と呼ばれることもある）と、を更に含む。
[0022] 制御ゲート１２０は第１のチャネル部分１１２の上に配置されている一方で、制御ゲート１２０は、第２のチャネル部分１１４及び第３のチャネル部分１１６の上には配置されていないことに留意されたい。その結果、制御ゲート１２０に適切な読み出しモード制御電圧又はプログラミングモード制御電圧が印加されていることに起因して、制御ゲート１２０の一部の下の第１のチャネル部分１１２の一部に反転層が形成される場合、第２のチャネル部分１１４の少なくとも一部は反転層を含まない。換言すると、第１のチャネル部分１１２の反転層は、状況次第では又はいくつかの実施形態では、第２のチャネル部分１１４の中まで部分的に延びる場合があるが、その反転層は第２のチャネル部分１１４の他の部分の中までは延びない。いくつかの実施形態では、第２のチャネル部分１１４は、第１のチャネル部分１１２と第３のチャネル部分１１６との間の距離に対応する横方向寸法を有する。いくつかの実施形態では、ディープサブミクロン技術ノードにおいて実現されたデバイスでは、第１のチャネル部分１１２と第３のチャネル部分１１６との間の距離は２０〜１００ナノメートルである。
[0023] いくつかの実施形態では、浮遊ゲート１３０は、トレンチの内側に配置された第１の浮遊ゲート部分１３２と、トレンチの上に配置され、トレンチから離れて延びる第２の浮遊ゲート部分１３４とを含む。いくつかの実施形態では、第２の浮遊ゲート部分１３４は、第１の浮遊ゲート部分１３２よりも長い。しかし、他の実施形態では、第１の浮遊ゲート部分１３２は、第２の浮遊ゲート部分１３４よりも長い。いくつかの実施形態では、第２の浮遊ゲート部分１３４は、第２の浮遊ゲート部分１３４が第１の浮遊ゲート部分１３２に電気的に接続される第１の端部１３６を有する。いくつかの実施形態では、第２の浮遊ゲート部分１３４は、第１の先端部分１３８及び第２の先端部分１３９を有する先端を含む第２の端部１３７を有する（図１Ｃを参照）。いくつかの実施形態では、第１の先端部分１３８は、第２の先端部分１３９よりも小さい断面を有する。本明細書では、第２の端部１３７は、尖った先端と呼ばれることがあり、第１の先端部分１３８の断面と第２の先端部分１３９の断面との比は、尖った先端の尖鋭さの尺度として使用されることがある。
[0024] いくつかの実施形態では、メモリセル１００は、トレンチ底部１１０を介してトレンチ領域１０６の底部分に電気的に接続された導電性ソース線１５０を更に含む。ソース線１５０は、基板から離れるように延びている。いくつかの実施形態では、ソース線１５０は、少なくとも部分的にトレンチの内側に配置され、トレンチ領域１０６の底部分に電気的に接続された第１のソース線部分１５２と、第１のソース線部分１５２の上に配置された第２のソース線部分１５４とを含む。いくつかの実施形態では、第２のソース線部分１５４の少なくとも一部は、トレンチの外側に配置されている。いくつかの実施形態では、第１のソース線部分１５２は比較的低濃度でドープされ（例えば、ｎ−ポリシリコン）、第２のソース線部分１５４は高濃度でドープされている（例えば、ｎ＋ポリシリコン）。いくつかの実施形態では、第１のソース線部分１５２は、単結晶シリコンに転換された低濃度ドープポリシリコンである。
[0025] いくつかの実施形態では、メモリセル１００は、浮遊ゲート１３０の少なくとも一部とソース線１５０の少なくとも一部との間に誘電体層１６０を更に含む。いくつかの実施形態では、誘電体層１６０は、浮遊ゲート１３０とソース線１５０との間に強い容量結合を提供するように、「薄い」誘電体層である。いくつかの実施形態では、誘電体層１６０は、酸化物と窒化物の組み合わせ、又は他の高誘電率材料を含む。いくつかの実施形態では、誘電体層１６０は、６ｎｍ〜１０ｎｍの合計厚さを有する。
[0026] いくつかの実施形態では、メモリセル１００は、浮遊ゲート１３０の少なくとも一部とトレンチ側壁１０８の少なくとも一部との間に絶縁層１６５を更に含む。いくつかの実施形態では、絶縁層１６５は、酸化物と窒化物の組み合わせ、又は他の高誘電率材料を含む。いくつかの実施形態では、従来の酸化シリコン層と比較して、絶縁層１６５は、浮遊ゲート１３０の中に注入されるためにホットエレクトロンが克服する界面エネルギー障壁（エネルギー障壁高さと呼ばれることもある）を低下させる。いくつかの実施形態では、絶縁層１６５の誘電材料によって提供される低い界面エネルギー障壁は２．５ｅＶ（電子ボルト）未満であり、いくつかの実施形態では２．０ｅＶ未満、又は１．３ｅＶ未満である。
[0027] いくつかの実施形態では、メモリセル１００は、第２の浮遊ゲート部分１３７の上部から絶縁され、上部の上に配置された導電性消去ゲート１７０を更に含む。消去ゲート１７０は、消去ゲートと第２の浮遊ゲート部分との間に配置された、消去ゲート絶縁領域と呼ばれることもある絶縁層１８０によって、第２の浮遊ゲート部分１３７から絶縁されている。いくつかの実施形態では、消去ゲート１７０は、ソース線１５０の少なくとも一部の上に更に配置される。いくつかの実施形態では、浮遊ゲート１３０と消去ゲート１７０との間の容量結合は、浮遊ゲート１３０とソース線１５０との間の容量結合よりもはるかに弱く、このことはメモリセルを効率的、且つ迅速に消去するのに有益である（以下により詳細に説明する）。いくつかの実施形態では、浮遊ゲートとソース線との間の容量結合は、浮遊ゲートと消去ゲートとの間の容量結合よりも、少なくとも５対１の比を有して大きく（すなわち、容量結合比は少なくとも５対１である）、いくつかの実施形態では、浮遊ゲートとソース線との間の容量結合と、浮遊ゲートと消去ゲートとの間の容量結合の容量結合比は、少なくとも１０対１、又は９対１、又は２対１である。浮遊ゲートとソース線との間の強い容量結合（浮遊ゲートと消去ゲートとの間の容量結合と比較して）は、浮遊ゲートがソース線に近接していること、並びにソース線に極めて近接している浮遊ゲートの垂直面の表面積が大きいことにより生じている。
[0028] いくつかの実施形態では、浮遊ゲート及びソース線と、浮遊ゲート及び制御ゲートとに対して同様の容量結合比が存在する。より具体的には、いくつかの実施形態では、浮遊ゲートとソース線との間の容量結合は、浮遊ゲートと制御ゲートとの間の容量結合よりも、少なくとも５対１の比を有して大きく（すなわち、容量結合比は少なくとも５対１である）、いくつかの実施形態では、浮遊ゲート−ソース線の容量結合と、浮遊ゲート−制御ゲートの容量結合との容量結合比は、少なくとも１０対１、又は９対１、又は２対１である。
[0029] いくつかの実施形態では、メモリセル１００の導電性要素（例えば、制御ゲート１２０、浮遊ゲート１３０、ソース線１５０、及び／又は消去ゲート１７０）は、適切にドープされたポリシリコンで構築されている。「ポリシリコン」は、少なくとも部分的にはシリコン又は金属材料から形成され、不揮発性メモリセルの導電性要素を形成するために使用できる、任意の適切な導電性材料を指すと理解されている。加えて、いくつかの実施形態によると、メモリセル１００の絶縁要素（例えば、絶縁領域１４０及び１８０）は、二酸化シリコン、窒化シリコン、及び／又は不揮発性メモリセルの絶縁要素を形成するために使用できる任意の適切な絶縁体で構築されている。
[0030] ここで、図１Ｂに示されるような、メモリセル１００のチャネル部分に注目する。いくつかの実施形態では、第１及び第２のチャネル部分１１２及び１１４は、ドレイン領域１０４からトレンチ領域１０６の側壁部分まで横方向に延びる連続チャネル領域を形成する。加えて、第１及び第２のチャネル部分１１２及び１１４は、基板表面１１１を含むように垂直方向に延びている。いくつかの実施形態では、第１及び第２のチャネル部分１１２及び１１４は、互いに隣接するか又は互いに重なり合い、いくつかの実施形態では、第１のチャネル部分１１２はドレイン領域１０４に重なっている。いくつかの実施形態では、第３のチャネル部分１１６は、基板表面１１１からトレンチ領域１０６の底部分（トレンチ底部１１０の一部に隣接する）まで延び、トレンチ領域１０６の側壁部分（トレンチ側壁１０８に隣接する）に隣接している。いくつかの実施形態では、第３のチャネル部分１１６は、第２のチャネル部分１１４に隣接するか又は第２のチャネル部分１１４に重なり、ドレイン領域１０４からトレンチ底部１１０に隣接しソース線１５０の下にあるトレンチ領域１０６の一部まで連続チャネル領域を形成する（図１Ｂのチャネル部分１１６を参照）。いくつかの実施形態では、部分１１２、１１４、及び１１６によって形成される連続チャネル領域は同一平面上にない。その理由は、（トレンチ側壁１０８に隣接する）チャネル部分１１６の側壁部分が、チャネル部分１１２及び１１４が延びる横方向に対して実質的に直角をなして延びており、（トレンチ底部１１０に隣接する）チャネル部分１１６の底部分が、チャネル部分１１６の側壁部分の方向に対して実質的に直角をなして延びているからである。いくつかの実施形態では、「実質的に直角をなす」とは、７５〜１０５度の範囲内の角度を意味する。
[0031] ここで、いくつかの実施形態によるメモリセル１００の動作について説明する。図２は、いくつかの実施形態によるメモリセル１００の動作フロー２００を示すフローチャートである。動作フロー２００はステップ２１０で始まり、そこから、メモリコントローラは、メモリセル１００の消去（例えば、メモリセル１００を含むメモリセルの行の消去中）（ステップ２２０）、以前に消去されたメモリセル１００のプログラム（ステップ２３０）、又は以前にプログラム又は消去されたメモリセル１００からの読み出し（ステップ２４０）、のいずれかを実施するために進む。一部の実施形態では、動作フロー２００は、異なるメモリセルに対する同時の消去及びプログラム動作を含み、一部の実施形態では、動作フロー２００は、異なるメモリセルに対する同時の消去及び読み出し動作を含む。
消去動作
[0032] いくつかの実施形態に従ってメモリセル１００を含むメモリセルの行を消去する（ステップ２２０）ために、第１のバイアス電位（例えば接地電位）が制御ゲート１２０とソース線１５０の両方に印加され、第２のバイアス電位（例えば正電位）が消去ゲート１７０に印加される。典型的には、第２のバイアス電位と第１のバイアス電位の差は１０ボルト以下である。浮遊ゲート１３０はソース線１５０に強く容量結合されているので、浮遊ゲート電位は、本明細書では単に「接地」又は「回路接地」と呼ばれることもある接地電位の直ぐ上の電位まで引き下げられるか、又はその電位に保持される。非限定的な例として、容量比が１０／１（すなわち、浮遊ゲートとソース線との容量が、浮遊ゲートと消去ゲートとの容量の１０倍である）の場合、（例えば、消去動作を開始するために）消去ゲート電位が０Ｖから１０Ｖに変化し、ソース線電位が０Ｖに維持される場合、消去ゲートの電位が１０Ｖ変化すると、浮遊ゲートの電位の変化は１Ｖ未満である。
[0033] 浮遊ゲートと消去ゲートとの間の電位差により、電子が浮遊ゲートから出る。より具体的には、浮遊ゲート１３０の電子は、ファウラー−ノルドハイムトンネリングメカニズム（又はそれの等価物）を通じて誘起されて、浮遊ゲートの上部１３４から（例えば、主に尖った先端１３７から）、絶縁層１８０を通って消去ゲート１７０へとトンネリングし、その結果、浮遊ゲート１３０は正に帯電する。浮遊ゲート１３０の先端１３７から消去ゲート１７０への絶縁層１８０を通る電子のトンネリングは、先端１３７の尖鋭さによって増大する。従来のメモリセルは消去に１４Ｖ以上を必要としていた場合があるが、現在開示されている実施形態は、消去ゲート１７０への１０Ｖ以下の電圧の印加を（例えば、消去ゲート１７０に印加される電圧は、制御ゲート１２０及びソース線１５０に印加される電圧に対して＋１０Ｖ以下）、いくつかの実施形態では更に小さい電圧（例えば、８Ｖ）の印加を要求する。静電容量比に加えて、浮遊ゲート１３０の尖った先端１３７も、消去電圧の低減に寄与する。具体的には、浮遊ゲート１３０の尖った先端１３７は、浮遊ゲート１３０と消去ゲート１７０との間に強く集束された電界の形成を促進し、それが次に、絶縁層１８０を通る電子トンネリングを促進し、それにより絶縁層１８０の任意の所与の厚さに対して、より低い消去電圧の使用が可能になる。例えば、尖った先端のない平面浮遊ゲートが通常は１００オングストロームを超えない絶縁厚さ（層１８０）を必要とする場合、尖った先端１３７があると、絶縁厚さを最大７００オングストロームにすることが可能になり、消去ゲートにわずか１０Ｖを印加した場合でもトンネリングが可能になる。
プログラム動作
[0034] いくつかの実施形態に従ってメモリセルをプログラミングする（ステップ２３０）ために、最初に、図１Ａの切り抜き１９０の、プログラミング動作中の別のビュー（１９０ａ）を示す図３に注目する。図１Ａ〜図１Ｃと共通する特徴部には同様の番号が付されており、簡潔にするために一部については更に説明することはしない。図３に示す追加の特徴部は、弱反転層１０７、トレンチの上に配置された浮遊ゲートの一部から発する電界線３１０ａ〜３１０ｄ、トレンチの内側に配置された浮遊ゲートの一部から発する電界線３１０ｅ〜３１０ｈ、第１の空乏領域３２０、第２の空乏領域３２２、トレンチ反転層３３０、及び電子流３４０の方向、を含む。当技術分野で公知なように、電子は正電位に引き付けられ、従って、図に描かれている電界線の方向とは反対の方向に引っ張られる。
[0035] いくつかの実施形態に従ってメモリセルをプログラムするために、第１のバイアス電位（例えば、接地電位）が消去ゲート１７０に印加され、第５のバイアス電位（例えば、０Ｖなどの低電圧、又は０Ｖ〜０．５Ｖの電圧）がドレイン領域１０４／１０５に印加される。ＭＯＳ構造の閾値電圧付近の正の電圧レベル（例えば、ドレイン領域の電位よりも０．２〜０．７Ｖ程度高い電圧）が制御ゲート１２０に印加される。ドレイン領域１０４／１０５及び制御ゲート１２０に印加される電圧が、基板１０２のドレイン領域１０４／１０５及びチャネル部分１１２（図１Ｂ）の周りに第１の空乏領域３２０を形成する。更に、第５のバイアス電位よりも高い第６のバイアス電位が、制御ゲート１２０に印加され、第６のバイアス電位よりも高い第７のバイアス電位（例えば、４Ｖ〜６Ｖ程度の正の高電圧）がソース線１５０に印加される。
[0036] 制御ゲート１２０に印加された第６のバイアス電位により、弱反転層１０７が基板１０２に形成され、弱反転層１０７は、ドレイン領域１０４／１０５に接続され、制御ゲート１２０の下に位置するピンチオフ点３０５を有する。反転層１０７は、ドレイン領域１０４／１０５の電圧に近い電圧を有する。その理由は、ドレイン領域とピンチオフ点３０５との間のサブスレッショルド電流が非常に少ないので、ドレイン領域とピンチオフ点３０５との間に非常に小さな電圧降下しか生じさせないからである。
[0037] 第７のバイアス電位（上述のように、例えば、４Ｖ〜６Ｖ程度の正の高電圧）をソース線１５０に印加することにより、ソース線と浮遊ゲートとの間の容量結合に起因して、浮遊ゲート１３０の電圧が第７のバイアス電位に従って上昇し、それにより基板のチャネル領域内の電子がエネルギーを得て浮遊ゲートに注入される。浮遊ゲート１３０はソース線１５０に強く容量結合されているので、ソース線１５０の、例えば０Ｖから４Ｖへの電圧遷移により、浮遊ゲート１３０の電圧はソース線１５０の電圧増加に比例して増加する。例えば、いくつかの実施形態では、浮遊ゲートの電圧は、ソース線１５０の電圧の変化の少なくとも８０パーセントだけ増加する。（例えば、浮遊ゲート１３０が以前に消去されていることに加えて、ソース線１５０との容量結合に起因する電圧の増加に起因する）浮遊ゲート１３０上の正電荷は、ソース線１５０上の高電圧と共に、基板１０２のトレンチ領域１０６の周囲に第２の空乏領域３２２（本明細書では、深い空乏領域と呼ばれることもある）を形成する。深い空乏領域３２２は、ソース線１５０の電圧が比較的高いことに起因して、空乏領域３２０よりも大きな空乏幅を有する。より大きな空乏領域３２２は、ピンチオフ点３０５をドレイン領域１０４／１０５に向かって押し、反転層１０７を制御ゲート１２０の下でピンチオフさせる。（例えば、浮遊ゲート１３０が以前に消去されたことに起因する）浮遊ゲート１３０上の正電荷は、トレンチを取り囲む反転層３３０を更に形成する（図１Ｂのチャネル部分１１６）。反転層３３０は、ソース線の電圧に近い電圧を有し、これは、（ドレイン領域の電圧に近い電圧を有する）反転層１０７の電圧よりも実質的に高い。反転層３３０と１０７との間の、この電圧差により、反転層３３０と反転層１０７との間に電圧降下が生じる。電圧降下は空乏領域３２２内で生じ、電圧降下に起因して生じる電界は、電界線３４５（図１Ｂのチャネル領域１１４内）によって表される。
[0038] 浮遊ゲート１３０の電圧は、（例えば、以前の消去動作に起因する）浮遊ゲート１３０の正電荷、並びに（浮遊ゲートとソース線との間の容量結合に起因する）ソース線１５０に印加される高電圧によって影響を受ける。それに応じて、浮遊ゲート１３０の電圧は、制御ゲート１２０の電圧よりも実質的に高く、その結果、これら２つの間には、図３の電界線３１０ａ〜３１０ｈで表される電界が生じる。いくつかの実施形態では、絶縁領域１４０は横方向に十分に広いので、制御ゲート１２０と浮遊ゲート１３０との間の距離により、図３の電界線３１０ｃ〜３１０ｄによって表される、制御ゲート１２０と浮遊ゲート１３０との間の電界の一部が、基板表面１１１に向かって導かれるようになる。具体的には、浮遊ゲート１３０の一部（例えば、制御ゲート１２０よりも表面１１１に近い部分）にとっては、第２のチャネル部分１１４の電荷が浮遊ゲート１３０に近接していることに起因して、隣接する電界は表面１１１に向かって下向きに導かれる。
[0039] プログラミング動作の開始時に、ドレイン領域１０４／１０５からの電子の流れ（プログラミング電流と呼ばれることもある）が反転層１０７を通って流れ、ランダムに移動するが、電子流３４０で表される方向に正味のドリフト速度を有する。電子は反転層１０７を通り抜け、ピンチオフ点３０５に進む。第２のチャネル部分１１４上に配置された絶縁領域１４０、制御ゲート電位、及びソース線電位は、プログラム動作中に、電子が基板の水平面（例えば、絶縁領域１４０を第２のチャネル部分１１４から分離する、基板１０２の水平面）の下で第２のチャネル部分１１４内を横方向に進行できるように構成される。
[0040] ピンチオフ点３０５を離れた後、プログラミング電流中の電子は、電界線３１０ｃ〜３１０ｆ及び３４５によって表される電界によって、空乏領域３２２（図１Ｂのチャネル部分１１４）を通って電子流３４０の方向に加速される。本明細書では、加速された電子をホットエレクトロンと称する。空乏領域３２２を通って電子流３４０となって進行するホットエレクトロンは、トレンチ側壁１０８に対して直角をなし基板表面１１１の直下に位置する実質的に横方向の軌道にとって有利な電界の影響を受ける（電子流３４０中の電子は側壁１０８と正面衝突するので、本明細書では「正面」軌道（“head-on”trajectory）と呼ばれる）。別の言い方をすれば、電界線３４５で表される電界は、プログラミング電流中のホットエレクトロンを浮遊ゲート１３０に引き付け、一方で、電界線３１０ｃ〜３１０ｄで表される電界は、プログラミング電流中のホットエレクトロンの一部が、下向きに流れて基板１０２の中に入ることを防止する、又はその量を実質的に減少させ、ホットエレクトロンを表面１１１に近い正面軌道上に維持する。
[0041] プログラミング電流中のホットエレクトロンが空乏領域３２２を経由してトレンチ側壁１０８に向かって進行するにつれて、十分なエネルギーを有する電子の一部は、側壁１０８において基板表面を突破し、浮遊ゲート１３０とトレンチ側壁１０８との間に位置する絶縁層１６５に入る。いくつかの実施形態では、電子は、そのエネルギーが、基板１０２のシリコンと絶縁層１６５の誘電材料との間の界面におけるエネルギー障壁高さよりも高い場合に、絶縁層１６５に入るのに十分なエネルギーを有する。絶縁層１６５に飛び込んだ後、電子は電界線３１０ｅによって表される電界によって引き付けられ、浮遊ゲート１３０に注入される。
[0042] 従来技術のプログラミングメカニズムとは異なり、空乏領域３２０中の電子は、浮遊ゲート１３０の方向への運動量成分を得るのに散乱を必要としない。実際、散乱は望ましくない。その理由は、散乱によって電子流３４０中の電子はエネルギーを失い、方向を変化させ、それにより、電子が絶縁層１６５に入り浮遊ゲート１３０に注入されるのに十分なエネルギーを有するであろう可能性が減るからである。従って、本明細書にて開示する実施形態のプログラミングメカニズムでは、（チャネル領域１１２内の）反転層１０７を離れた電子は、（チャネル領域１１４内の）空乏領域３２０を経由して加速される。絶縁層１６５に入るのに十分な突破エネルギーを有する、浮遊ゲート１３０に向かって正面軌道で進行する電子が、最終的に浮遊ゲート１３０に注入される。上方（表面１１１に向かって）、横方向、又はわずかに下方（表面１１１から離れるように）に散乱される、電子流３４０中の電子であっても、界面エネルギー障壁を克服するのに十分なエネルギーを有する限り、浮遊ゲート１３０に注入されることになる。この正面注入メカニズムの結果、十分な突破エネルギーを有する電子の割合が増加し、それによりプログラミング効率が向上する。そのような改善されたプログラム効率の結果、電子流３４０中のほとんど全ての高エネルギー電子が浮遊ゲート１３０に注入される。
[0043] 本明細書ではゲート電流と呼ばれることもある、浮遊ゲート１３０への電子の注入は、ソース領域１５０及び制御ゲート１２０上のプログラミング電圧が取り除かれるまで、又は、浮遊ゲート１３０に注入された電子によって浮遊ゲート１３０の電圧が低下して、電子流３４０中の電子が絶縁層１６５を通り抜けるのに十分なエネルギーをもはや持たなくなるまで継続する。別の言い方をすれば、浮遊ゲートの電圧の低下により、ホットエレクトロンの生成がもはや維持されなくなる。この時点で、浮遊ゲートについては「プログラムされた状態」に到達する。いくつかの実施形態では、プログラミング中のゲート電流は１０ｎＡから１００ｎＡの範囲にあり、いくつかの実施形態では、プログラムされた状態には１０ｎｓ〜１００ｎｓで到達する。
読み出し動作
[0044] 最後に、いくつかの実施形態に従って選択されたメモリセルを読み取る（ステップ２４０）ために、第１のバイアス電位（例えば、接地電位）がソース線１５０に印加される。第４のバイアス電位（例えば、読み出し電圧（例えば、０．９〜３Ｖ））がドレイン領域１０４に印加され、読み出し電位と呼ばれることもある第３のバイアス電位（例えば、正電圧（例えば、所与の技術ノードによってサポートされるデバイスの電源電圧に応じて、約１〜３Ｖ））が、制御ゲート１２０に印加される。
[0045] 浮遊ゲート１３０が正に帯電している場合（すなわち、例えば、メモリセル１００が消去され、その後、プログラムされていないために、浮遊ゲートから電子が放電されている場合）は、反転層３３０の形成により第３のチャネル部分１１６がオンになる。制御ゲート１２０を読み出し電位まで上昇させた場合、制御ゲートの下の基板領域内に強い反転層１０７が形成されることにより、第１のチャネル部分１１２がオンになる。第２のチャネル部分では、２つの空乏領域は、ドレイン領域１０４／１０５から浮遊ゲート１３０の方を向く、基板表面１１１の下の電界に重なっている。その結果、チャネル部分１１２、１１４、及び１１６を含むチャネル領域全体が、ドレイン領域１０４／１０５の方向への電子電流に有利である。それに応じて、電子は、ソース線１５０から（ソース線１５０に隣接する、基板のトレンチ領域１０６を通って）、チャネル部分１１６内の反転層３３０、チャネル部分１１４内の空乏領域３２２、及びチャネル部分１１２内の反転層１０７を通ってドレイン領域１０４／１０５へと流れる。結果として生じる電流（読み出し電流と呼ばれることもある）が、図示されていないメモリデバイス内の回路を使用して検知されると、メモリセルは「１」状態、又は同様な意味で「消去」状態にあると検知される。
[0046] 他方、浮遊ゲート１３０が負に帯電している場合、基板のトレンチ領域１０６内には反転層は形成されない。その結果、第３のチャネル部分１１６は弱くオンになるか、又は完全に遮断され、空乏領域３２２の幅は、浮遊ゲート１３０が（例えば消去動作の結果として）正に帯電した場合の空乏領域３２２の幅と比較して減少する。更に、空乏領域３２２の幅の減少により、空乏領域３２２及び３２０はもはや重ならなくなる。空乏領域のギャップに起因して、第２のチャネル部分１１４の少なくとも一部は空乏領域にない。その結果、制御ゲート１２０及びドレイン領域１０４を読み出し電位まで上昇させた場合であっても、ソース線１５０とドレイン領域１０４との間には電流（読み出し電流と呼ばれることもある）は、ほとんど流れないか又は全く流れない。この場合、読み出し電流は「１」状態の読み出し電流と比較して非常に小さいか、又は読み出し電流は全くない。このようにして、メモリセルは「０」状態、又は同様な意味で「プログラムされた」状態にあると検知される。
[0047] いくつかの実施形態では、選択されたメモリセルのみが読み出されるように、非選択列及び行のドレイン領域１０４、ソース領域１５０、及び制御ゲート１２０には接地電位が印加される。
メモリアレイの平面図
[0048] ここで、いくつかの実施形態によるメモリセルアレイ４００の平面図を表す図４に注目する。いくつかの実施形態では、ビット線４１０はドレイン領域４１２と相互接続している。（製造プロセスで除去される）制御線４１６及び窒化物マスク４２０が、ソース線、浮遊ゲート及び制御ゲートを画定し、活性領域４２２及び分離領域４２４の両方にわたって延びている。ソース線４１４は、対になったメモリセルの各行のソース領域に電気的に接続している。浮遊ゲートは、消去線４１８の下にある活性領域４２２内のトレンチ内に配置される。
製造プロセス
[0049] ここで、いくつかの実施形態によるメモリセルを製造するプロセスを表す図５Ａ〜図５Ｍに注目する。いくつかの実施形態によるプロセスは図５Ａで始まり、図５Ａは、シリコン基板５０２、及び酸化物層５０４と、その上に堆積された窒化物５０６の断面図を示す。基板５０２からは、複数の分離トレンチが既に除去されており、図５Ａの右側部分は、メモリセル形成のために準備された酸化物層５０４を有する領域を示す。図５Ｂは、ビット線方向に沿った、図５Ａの断面図と直交する別の断面図である（図４を参照）。次に、図５Ｃに示すように、窒化物層５０６がエッチングされ、部分５０８及び５０９を有する窒化物マスクが残っている。
[0050] 次に、図５Ｄに示すように、窒化物マスク部分５０８と５０９との間において、酸化物層及びシリコン層を通してトレンチがエッチングされる。いくつかの実施形態では、エッチングは反応性イオンエッチング（「ＲＩＥ」）によって実施される。エッチング後、誘電体材料５１０（例えば、「ＨＴＯ」と呼ばれる高温酸化物）が酸化物層の上に堆積され、ＨＴＯの上にドープポリシリコンが堆積される。２つの別個の浮遊ゲート５１２及び５１４を作製するために、ポリシリコン（本明細書では「ポリ」と呼ばれることもある）がＲＩＥを使用してエッチングされる。次に、図５Ｅに示すように、浮遊ゲートの分離、マスキング、及びエッチングの処理ステップの後、残ったポリは更に領域５１６及び５１８から等方性エッチングされる。次に、図５Ｆに示すように、誘電体層が堆積され、次いでＲＩＥを使用して異方性エッチングされ、結合誘電体領域５２６及び５２８が形成される。そのような処理ステップの後に、領域５２０、５２２、及び５２４の酸化物がエッチング除去される。
[0051] 次に、図５Ｇに示すように、いくつかの実施形態に従ってソース線５３４（図５Ｈを参照）を形成するために、最初に低濃度ドープアモルファスシリコン５３０が堆積され、次いで固相エピタキシー（「ＳＰＥ」）プロセスを使用して単結晶シリコンに変換される。次いで、Ｎ型ドーパント（例えば、ヒ素又はリン）を注入し、熱で押し込んで、トレンチ内の低濃度ドープシリコンの上に高濃度ドープＮ＋層５３２を形成する。次いで、等方性ポリエッチングを実施して、図５Ｈに示すようにトレンチの外側の過剰なシリコンを除去し、ソース線５３４の上部を形成する。他の実施形態では、図５Ｇ及び図５Ｈの処理ステップは次のように達成される。最初にエピタキシャルシリコン成長ステップを実行して、トレンチ底部にＮ−単結晶シリコン５３０を選択的に成長させることにより層５３０及び５３２が形成され、その後に高濃度ドープポリシリコン５３２の堆積が続く。トレンチの外側の過剰なポリシリコン５３２が等方性エッチングにより除去されて、ソース線５３４の上部が形成される。ソース線５３４がどのように形成されるかの説明からわかるように、ソース線５３４及び浮遊ゲート５１２は、浮遊ゲート５１２、５１４、並びに結合誘電体領域５２６及び５２８を使用してソース線５３４の垂直境界を画定していることに起因して、自己整合されている。
[0052] 次に、図５Ｉに示すように、浮遊ゲート５１２、５１４の先端部分５３８、５３９を覆う露出された酸化物と共に、制御された量の酸化物が窒化物マスク部分５０８及び５０９の上部及び側面からエッチングされる。次いで、浮遊ゲートの先端５３８、５３９、及びソース線シリコンの上部を保護するために、薄い酸化物層５４０が熱成長される。この熱酸化物層５４０成長ステップはまた、浮遊ゲート５１２、５１４の先端５３８、５３９を尖鋭化させる。
[0053] 次に、図５Ｊに示すように、酸化物層５０４（図５Ｉを参照）がＲＩＥを使用してエッチングされる。エッチング中、窒化物マスク５０８、５０９、及び別のマスク（図示せず）が、浮遊ゲートの先端５３８、５３９、及びソース線５３４を保護する。エッチング後、酸化物領域５０４ａ及び５０４ｂは残っている。いくつかの実施形態では、シリコン５０２に生じる損傷を最小限にするために、ＲＩＥエッチング条件が調整される。次に、図５Ｋに示すように、酸化物層５０４をエッチングするためのＲＩＥプロセスによって引き起こされたシリコン表面への損傷を修復するために、シリコン表面５０３の上に薄い酸化物層５５０を成長させる。いくつかの実施形態では、酸化はまた、浮遊ゲートの先端を更に尖鋭化させる。次に、酸化物領域５０４ａ及び５０４ｂの上部から窒化物が除去される。次に、図５Ｌに示すように、トンネリング誘電体として機能させるために、メモリセル領域の上にＨＴＯ５６０が堆積される。いくつかの実施形態では、ＨＴＯの厚さは１００〜３００オングストロームである。他の実施形態では、ＨＴＯの厚さは最大７００オングストロームである。いくつかの実施形態では、浮遊ゲートの先端を保護するためにマスクが使用され、一方、例えば酸化物領域５０４ａ、５０４ｂの側壁に沿って、ＨＴＯ５６０が等方性エッチングされて過剰な酸化物が除去される。いくつかの実施形態では、制御ゲートの形成のための準備のために、酸化物を異方性エッチングして領域５６２及び５６４から酸化物を除去する。次に、領域５６２及び５６４の上にゲート酸化物を成長させ、ポリを堆積させて、領域５６２及び５６４のゲート酸化物を含むメモリアレイ領域全体を覆う。次いで、図５Ｍに示すように、ポリをマスクし、エッチングして、制御ゲート５７２、５７４を形成する。いくつかの実施形態では、制御ゲート５７２、５７４を形成するために使用されるものと同じマスキング及びエッチングステップが、消去ゲート５７０を画定するためにも使用され、一方、他の実施形態では、制御ゲート５７２、５７４を形成するために使用されるものとは別個の作製及びエッチングステップを使用して、消去ゲート５７０が形成される。
[0054] 最後に、ドレイン領域を形成するために、半導体業界で周知の処理ステップを使用して、低濃度ドープドレイン領域５８４、５８６（例えば、制御ゲート５７２、５７４に隣接するドレイン領域）、及びドレイン領域５８０、５８２が形成され、ドレイン領域は、隣り合うトランジスタゲートに隣接する低濃度ドープドレイン（ＬＤＤ）サブ領域と、隣り合うトランジスタゲートに隣接していない、より高濃度にドープされたドレインサブ領域とを含み、その一例は米国特許第４，９９４，４０４号に記載されており、その後に、コンタクト形成、及びそれに続くメタライゼーション及び他のステップが続いて、デバイス製造が完了する。
[0055] 前述の説明は、説明の目的上、特定の実施形態を参照して説明されている。しかし、上記の例示的な議論は、網羅的であること、又は開示される厳密な形態に本発明を限定することを意図するものではない。上記の教示を鑑みて、多くの修正及び変形が可能である。実施形態は、本発明の原理及びその実用的応用を最もよく説明し、それによって当業者が本発明及び様々な実施形態を、企図される特定の用途に適した様々な変更と共に最もよく活用することを可能にするために、選択され記載されている。

Claims (16)

  1. 電気的消去可能プログラム可能不揮発性メモリセルであって、
    第１の基板領域、及び第１の基板領域から横方向に離れたトレンチ領域を有する半導体の基板であって、前記トレンチ領域は、底部分、及び前記半導体の基板内のトレンチに隣接する側壁部分を備える、半導体の基板と、
    前記第１の基板領域と前記トレンチ領域の前記底部分との間のチャネル領域であって、
    前記第１の基板領域に隣接する第１のチャネル部分、
    前記第１のチャネル部分及び前記トレンチ領域に隣接する第２のチャネル部分、及び、
    前記第２のチャネル部分に隣接し、前記トレンチ領域の前記側壁部分を備える第３のチャネル部分を有する、チャネル領域と、
    前記第１のチャネル部分から絶縁され、前記第１のチャネル部分の上に配置された導電性の制御ゲートと、
    前記トレンチ領域の前記底部分及び前記側壁部分から絶縁された導電性の浮遊ゲートであって、
    前記トレンチの内側に配置された第１の浮遊ゲート部分、及び、
    前記第１の浮遊ゲート部分よりも長く、前記トレンチの上に配置され、前記トレンチから離れるように延びる第２の浮遊ゲート部分を有し、
    前記第２の浮遊ゲート部分は、第１の端部にて前記第１の浮遊ゲート部分に電気的に接続され、第２の端部にて先端を有し、
    前記先端の第１の部分は、前記先端の第２の部分よりも小さい断面を有する、導電性の浮遊ゲートと、
    前記制御ゲートと前記第２の浮遊ゲート部分との間の前記第２のチャネル部分の上に配置された絶縁領域と、
    前記トレンチ領域に電気的に接続された導電性のソース線であって、前記基板から離れるように延び、前記浮遊ゲートとの第１の容量結合を形成する、導電性ソース線と、
    前記浮遊ゲートと前記ソース線との間の誘電体層と、
    前記第２の浮遊ゲート部分の前記先端から絶縁され、前記先端の上に配置された導電性の消去ゲートと、
    を備える、電気的消去可能プログラム可能不揮発性メモリセル。
  2. 前記ソース線は、
    前記トレンチの内側に配置され、前記トレンチ領域の前記底部分に電気的に接続された第１のソース線部分と、
    前記第１のソース線部分の上に配置された第２のソース線部分と、
    を含む、請求項１に記載の電気的消去可能プログラム可能不揮発性メモリセル。
  3. 前記第３のチャネル部分は、前記第１のチャネル部分及び前記第２のチャネル部分に対して実質的に直角をなす、請求項１又は２に記載の電気的消去可能プログラム可能不揮発性メモリセル。
  4. 前記第１の浮遊ゲート部分及び前記第２の浮遊ゲート部分は、前記基板の水平面に対して垂直に向いている、請求項１〜３のいずれか一項に記載の電気的消去可能プログラム可能不揮発性メモリセル。
  5. 前記消去ゲートは、前記浮遊ゲートとの第２の容量結合を形成し、前記第１の容量結合は前記第２の容量結合よりも大きい、請求項１〜４のいずれか一項に記載の電気的消去可能プログラム可能不揮発性メモリセル。
  6. 前記第１の容量結合と前記第２の容量結合との比が少なくとも５対１よりも大きい、請求項５に記載の電気的消去可能プログラム可能不揮発性メモリセル。
  7. 前記制御ゲートは、前記浮遊ゲートとの第３の容量結合を形成し、前記第１の容量結合は、前記第３の容量結合よりも大きい、請求項１〜６のいずれか一項に記載の電気的消去可能プログラム可能不揮発性メモリセル。
  8. 前記第１の容量結合と前記第３の容量結合との比が少なくとも５対１よりも大きい、請求項７に記載の電気的消去可能プログラム可能不揮発性メモリセル。
  9. 前記消去ゲートと前記第２の浮遊ゲート部分の前記先端との間に配置された消去ゲート絶縁領域を更に備え、
    前記消去ゲート絶縁領域は、前記第２の浮遊ゲート部分の前記先端から前記消去ゲートへの電子のトンネリングを可能にする厚さを有する、請求項１〜８のいずれか一項に記載の電気的消去可能プログラム可能不揮発性メモリセル。
  10. 前記消去ゲート絶縁領域の厚さは、２００オングストロームよりも大きく、前記消去ゲートへの１０Ｖ以下の印加によって、電子のトンネリングが可能になる、請求項９に記載の電気的消去可能プログラム可能不揮発性メモリセル。
  11. 前記第２のチャネル部分と前記浮遊ゲートとの間に配置された絶縁領域を含み、前記第２のチャネル部分と前記浮遊ゲートとの間に配置された前記絶縁領域は、プログラム動作中に、前記第２のチャネル部分内を進行している電子が前記浮遊ゲートに正面注入されることを許容する横方向の厚さを有する、請求項１〜１０いずれか一項に記載の電気的消去可能プログラム可能不揮発性メモリセル。
  12. 前記第２のチャネル部分の上に配置された前記絶縁領域、制御ゲート電位、及びソース線電位は、電子が、プログラム動作中に、前記基板の水平面の下において前記第２のチャネル部分を前記横方向に進行することが可能なように構成されている、請求項１１に記載の電気的消去可能プログラム可能不揮発性メモリセル。
  13. メモリセルを動作させる方法であって、前記メモリセルは、半導体の基板と；制御ゲートと；前記基板内のトレンチ内に配置された第１の浮遊ゲート部分と前記基板から離れるように延びる第２の浮遊ゲート部分とを有する浮遊ゲートであって、前記第２の浮遊ゲート部分は、第１の端部にて前記第１の浮遊ゲート部分に電気的に接続され、第２の端部にて先端を有する、浮遊ゲートと；前記制御ゲートと前記第２の浮遊ゲート部分との間に配置された絶縁領域と；前記浮遊ゲートに隣接し、前記浮遊ゲートから絶縁されたソース線と；前記第２の浮遊ゲート部分の前記先端から絶縁され、前記先端の上に配置された消去ゲートと；を備え、
    前記方法は、
    前記制御ゲート及び前記ソース線に第１のバイアス電位を印加することと、
    前記消去ゲートに第２のバイアス電位を印加し、前記第２の浮遊ゲート部分の前記先端から前記消去ゲートへの電子のトンネリングを誘起させることと、により前記メモリセルを消去することを含み、前記浮遊ゲートと前記ソース線との間の容量結合により、前記浮遊ゲートと前記消去ゲートとの間の容量結合によって引き起こされる前記浮遊ゲートの電位の変化が実質的に限定され、
    前記第２のバイアス電位と前記第１のバイアス電位の差は１０ボルト以下である、方法。
  14. 前記メモリセルを消去した後に、
    前記ソース線に前記第１のバイアス電位を印加することと、
    前記制御ゲートに第３のバイアス電位を印加して、前記制御ゲートの下の基板領域内に反転層を形成させることと、
    前記浮遊ゲートが所定の消去状態にある場合に、前記基板のドレイン領域に第４のバイアス電位を印加して、閾値を超える電流を前記ドレイン領域から前記ソース線に流れるようにすることと、
    前記ドレイン領域から前記ソース線に流れる前記電流を、存在する場合には検知することと、によって、前記メモリセルを読み出すことを更に含む、
    請求項１３に記載の方法。
  15. 前記メモリセルを消去した後に、
    前記消去ゲートに前記第１のバイアス電位を印加することと、
    前記基板のドレイン領域に第５のバイアス電位を印加することと、
    前記第５のバイアス電位よりも高い第６のバイアス電位を前記制御ゲートに印加することと、
    前記第６のバイアス電位よりも高い第７のバイアス電位を前記ソース線に印加して、前記ソース線と前記浮遊ゲートとの間の容量結合に起因して、前記第７のバイアス電位に応じて前記浮遊ゲートの電圧が上昇し、それにより、前記基板のチャネル領域内の電子がエネルギーを得て前記浮遊ゲートに注入されるようにすることと、
    によって前記メモリセルをプログラミングすることを更に含む、
    請求項１３又は１４に記載の方法。
  16. 前記浮遊ゲートに注入された前記電子により、前記メモリセルが１０ｎｓ未満でプログラムされた状態に到達する、請求項１５に記載の方法。
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