TW201923767A - 具有垂直浮動閘之nor記憶體單元 - Google Patents

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Abstract

本發明揭示一種電可抹除可程式化非揮發性記憶體單元，其包含：一半導體基板，其具有一第一基板區域及沿一橫向方向與該第一基板區域隔開之一溝槽區域；一通道區域，其介於該第一基板區域與該溝槽區域之底部部分之間；一導電控制閘，其與第一通道部分絕緣且安置於該第一通道部分上方；一導電浮動閘，其與該溝槽區域之該底部部分及側壁部分絕緣；一絕緣區域，其安置於該控制閘與第二浮動閘部分之間之第二通道部分上方；一導電源極線，其與該浮動閘絕緣且電連接至該基板之該溝槽區域；及一導電抹除閘，其與該浮動閘之一尖端絕緣且安置於該尖端上方。

Description

具有垂直浮動閘之NOR記憶體單元
本發明大體上係關於具有一垂直浮動閘之半導體記憶體裝置，其包含(但不限於)電可程式化及可抹除非揮發性記憶體單元(有時稱為「反或(NOR)」記憶體單元)。
當程式化一非揮發性半導體記憶體單元陣列(例如其中各記憶體單元具有一浮動閘及一控制閘之一堆疊閘記憶體單元)以將電子「注入」至浮動閘上時，在一空乏區域中行進之加速電子必須與基板中之雜質或晶格缺陷碰撞以產生朝向浮動閘之一方向上之動能。此外，僅在浮動閘之方向上具有足夠速度以克服矽-氧化物界面(即，基板-閘極氧化物界面)處之能量障壁及跨浮動閘氧化物之電位變化之電子將被注入至浮動閘上。因此，僅來自空乏區域中之程式化電流之小百分比之電子(例如約百萬分之一)將具有足夠能量來注入至浮動閘上。
另外，程式化電子通常在空乏區域中經歷沿浮動閘之方向之一不利電場。電場使電子沿各種方向加速遠離浮動閘。因此，僅來自程式化電流之一小百分比之電子將具有足夠能量來克服不利電場而注入至浮動閘上。
因此，需要提高非揮發性記憶體單元(諸如NOR記憶體單元)之程式化效率。此等方法及裝置視情況補充或替代習知方法及裝置用於程式化、抹除及讀取非揮發性記憶體單元中之資料。此等方法及裝置藉由將一垂直定向浮動閘之一第一部分安置於基板之一溝槽內來提高非揮發性記憶體單元之程式化效率，此使浮動閘在程式化期間處於電子流之路徑中。使浮動閘之一部分安置於程式化電流之路徑中允許電子沿電子其已行進之路徑之方向加速，藉此引起更多電子(例如程式化電流中之大比例電子)具有適合注入至浮動閘上之動能定向(本文中有時指稱「足夠能量」)。
此等方法及裝置藉由將一垂直定向浮動閘之一第二部分安置於溝槽外及一絕緣層相鄰處來進一步提高非揮發性記憶體單元之程式化效率，絕緣層足夠寬以在基板中不發生介電崩潰的情況下支持沿浮動閘之方向之一有利電場以將程式化電流中之電子吸引至基板之表面，藉此進一步使電子保持於通至浮動閘之一軌跡上，其進一步引起更多電子(例如程式化電流中之大比例電子)具有足夠能量來注入至浮動閘上。
根據一些實施例，一種電可抹除可程式化非揮發性記憶體單元(有時稱為一NOR記憶體單元)包含一半導體基板，其具有一第一基板區域及沿一橫向方向與該第一基板區域隔開之一溝槽區域，該溝槽區域具有一底部部分及相鄰於該半導體基板中之一溝槽之一側壁部分。該記憶體單元進一步包含介於該第一基板區域與該溝槽區域之該底部部分之間之一通道區域，該通道區域具有相鄰於該第一基板區域之一第一通道部分、相鄰於該第一通道部分及該溝槽區域之一第二通道部分及相鄰於該第二通道部分且包含該溝槽區域之該側壁部分之一第三通道部分。為了本發明之目的，使用「通道區域」及「通道部分」來描述電子在特定情形中流動通過之一區域或一路經。該記憶體單元進一步包含與該第一通道部分絕緣且安置於該第一通道部分上方之一導電控制閘及與該溝槽區域之該底部部分及該側壁部分絕緣之一導電浮動閘。該浮動閘包含安置於該溝槽內之一第一浮動閘部分及比該第一浮動閘部分長、安置於該溝槽上方且遠離該溝槽延伸之一第二浮動閘部分。該第二浮動閘部分在一第一端上電連接至該第一浮動閘部分且在一第二端上具有一尖端。該尖端之一第一部分具有小於該尖端之一第二部分之一橫截面。該記憶體單元進一步包含安置於該控制閘與該第二浮動閘部分之間之該第二通道部分上方之一絕緣區域及電連接至該溝槽區域之一導電源極線，該源極線遠離該基板(例如，遠離該溝槽之底部)延伸且與該浮動閘形成一第一電容耦合。該記憶體單元進一步包含介於該浮動閘與該源極線之間之一介電層及與該第二浮動閘部分之該尖端絕緣且安置於該第二浮動閘部分之該尖端上方之一導電抹除閘。
現將詳細參考實施例，附圖中繪示實施例之實例。在以下詳細描述中，闡述諸多特定細節以提供各種所描述實施例之一透徹理解。然而，一般技術者應明白，可在無此等特定細節的情況下實踐所描述之各種實施例。在其他例項中，未詳細描述熟知方法、程序、組件、電路及網路以免不必要地使實施例之態樣不清楚。
亦應瞭解，儘管在一些例項中，術語第一、第二等等在本文中用於描述各種元件，但此等元件不應受限於此等術語。此等術語僅用於使元件彼此區分。例如，在不背離各種所描述實例性之範疇的情況下，一第一接點可被稱為一第二接點，且類似地，一第二接點可被稱為一第一接點。第一接點及第二接點係兩個接點，但除非內文另有清楚指示，否則其等不是相同接點。
本文各種所描述實施例之描述中所用之術語僅用於描述特定實施例且不意在限制。如各種所描述實施例及隨附申請專利範圍之描述中所用，除非內文另有明確指示，否則單數形式「一」及「該」意欲亦包含複數形式。亦應瞭解，本文中所使用之術語「及/或」涉及及涵蓋相關聯列項之一或多者之任何及全部可能組合。應進一步瞭解，本說明書中所使用之術語「包含」及/或「包括」特指存在所述特徵、整體、步驟、操作、元件及/或組件，但不排除存在或新增一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組。
如本文所使用，根據內文來將術語「若」視情況解釋為意謂「當…時」或「在…之後」或「回應於判定…」或「回應於偵測到…」。類似地，根據內文來將片語「若判定…」或「若偵測到[一規定條件或事件]」視情況解釋為意謂「在判定…之後」或「根據…之一判定」或「回應於判定…」或「在偵測到[規定條件或事件]」之後」或「回應於偵測到[規定條件或事件]」。
現將關注點轉向根據一些實施例之一電可抹除可程式化非揮發性記憶體單元(有時稱為一NOR記憶體單元或分裂閘NOR記憶體單元)之實施例。圖1A係一對記憶體單元100、101之一橫截面。記憶體單元互為鏡像，其中一記憶體單元形成於一共用源極線150之各側上且包含共用源極線150。為簡潔起見，本發明之剩餘部分僅參考一個記憶體單元(記憶體單元100)。然而，應瞭解，相鄰記憶體單元101具有對應特徵且在類似情形下表現類似。另外，為清楚起見，圖1B及圖1C中分別繪示圖1A中之剪切部分190及195。由圖1A至圖1C共用之構件標有類似元件符號，且為簡潔起見而不進一步討論一些構件。
在一些實施例中，記憶體單元100包含具有一第一基板區域104 (有時稱為一汲極區域)及一溝槽區域106之一半導體基板102。在一些實施例中，第一基板區域104充當一汲極，但應瞭解，可在操作期間對調一電晶體之源極及汲極。此外，在一些實施例中，汲極包含基板區域104以及基板區域105，其中區域105係比區域104淺之一摻雜區域(例如一P摻雜基板中之一中度N-摻雜區域)。基板102之溝槽區域106包括相鄰於溝槽底部110之一底部部分及相鄰於溝槽側壁108之一側壁部分。記憶體單元100進一步包含一通道區域，其包括一第一通道部分112、一第二通道部分114及一第三通道部分116。在一些實施例中，第一通道部分112安置成相鄰於汲極區域104。在一些實施例中，第二通道部分114安置於第一通道部分112與溝槽區域106之側壁部分(相鄰於溝槽側壁108)之間。在一些實施例中，第三通道部分116安置成相鄰於第二通道部分114且包括溝槽區域106之側壁部分(相鄰於溝槽側壁108)及溝槽區域106之底部部分之一部分(相鄰於溝槽底部110之一部分)。基板102進一步包含一水平表面111，其安置於汲極區域104上方且沿一橫向方向朝向溝槽區域106之側壁部分延伸。在一些實施例中，表面111之至少一部分係矽-氧化物界面(例如，介於一矽基板與一基於氧化物之絕緣區域之間)。為了本發明之目的，術語「溝槽」描述基板材料已自其移除且因此缺少基板材料之一區域，而術語「溝槽區域」、「底部部分」及「側壁部分」描述相鄰於一溝槽之基板之區域。
在一些實施例中，記憶體單元100進一步包含：一導電控制閘120，其與第一通道部分112之至少一部分絕緣且安置於該至少一部分上方；一導電浮動閘130，其與溝槽區域106之底部部分(相鄰於溝槽底部110)及側壁部分(相鄰於溝槽側壁108)絕緣；及一絕緣區域140 (有時指稱一閘極分離絕緣區域或氧化層)，其安置於控制閘120與浮動閘130之間之第二通道部分114之至少一部分上方。
應注意，當控制閘120安置於第一通道部分112上方時，控制閘120不安置於第二通道部分114及第三通道部分116上方。因此，當一反轉層歸因於施加至控制閘120之一適當讀取模式控制電壓或程式化模式控制電壓而形成於控制閘120之一部分下方之第一通道部分112之一部分中時，第二通道部分114之至少一部分不包含一反轉層。換言之，儘管在一些情形中或在一些實施例中，第一通道部分112中之反轉層部分延伸至第二通道部分114中，但該反轉層不延伸至第二通道部分114之其他部分中。在一些實施例中，第二通道部分114具有對應於第一通道部分112與第三通道部分116之間之距離之一橫向尺寸。在一些實施例中，針對實施於深亞微米技術節點中之裝置，第一通道部分112與第三通道部分116之間之距離係在20奈米至100奈米之間。
在一些實施例中，浮動閘130包含安置於溝槽內之一第一浮動閘部分132及安置於溝槽上方且遠離溝槽延伸之一第二浮動閘部分134。在一些實施例中，第二浮動閘部分134比第一浮動閘部分132長；然而，在其他實施例中，第一浮動閘部分132比第二浮動閘部分134長。在一些實施例中，第二浮動閘部分134具有一第一端136，第二浮動閘部分134在第一端136處電連接至第一浮動閘部分132。在一些實施例中，第二浮動閘部分134具有一第二端137，其包含具有一第一尖端部分138及一第二尖端部分139之一尖端(參閱圖1C)。在一些實施例中，第一尖端部分138具有小於第二尖端部分139之一橫截面。第二端137在本文中有時稱為一尖頭尖端，且第一尖端部分138之橫截面與第二尖端部分139之橫截面之比率有時用作尖頭尖端之銳度之一量測。
在一些實施例中，記憶體單元100進一步包含透過溝槽底部110電連接至溝槽區域106之底部部分之一導電源極線150。源極線150遠離基板延伸。在一些實施例中，源極線150包含至少部分安置於溝槽內且電連接至溝槽區域106之底部部分之一第一源極線部分152及安置於第一源極線部分152上方之一第二源極線部分154。在一些實施例中，第二源極線部分154之至少一部分安置於溝槽外。在一些實施例中，第一源極線部分152經相對輕微摻雜(例如n-多晶矽)，且第二源極線部分154經更重摻雜(例如n+多晶矽)。在一些實施例中，第一源極線部分152係已轉換成單晶矽之輕微摻雜多晶矽。
在一些實施例中，記憶體單元100進一步包含浮動閘130之至少一部分與源極線150之至少一部分之間之一介電層160。在一些實施例中，介電層160係一「薄」介電層以提供浮動閘130與源極線150之間之一強電容耦合。在一些實施例中，介電層160包括氧化物及氮化物之一組合或其他高介電常數材料。在一些實施例中，介電層160具有6 nm至10 nm之間之一組合總厚度。
在一些實施例中，記憶體單元100進一步包含浮動閘130之至少一部分與溝槽側壁108之至少一部分之間之一絕緣層165。在一些實施例中，絕緣層165包括氧化物及氮化物之一組合或其他高介電常數材料。在一些實施例中，與一習知氧化矽層相比，絕緣層165提供使熱電子克服而注入至浮動閘130中之一較低界面能量障壁(有時稱為一能量障壁高度)。在一些實施例中，由絕緣層165之介電材料提供之低界面能量障壁小於2.5 eV (電子伏特)，且在一些實施例中小於2.0 eV或小於1.3 eV。
在一些實施例中，記憶體單元100進一步包含與第二浮動閘部分134之頂部絕緣且安置於第二浮動閘部分134之頂部上方之一導電抹除閘170。抹除閘170藉由安置於抹除閘與第二浮動閘部分之間之一絕緣層180 (有時稱為一抹除閘絕緣區域)來與第二浮動閘部分134絕緣。在一些實施例中，抹除閘170進一步安置於源極線150之至少一部分上方。在一些實施例中，浮動閘130與抹除閘170之間之電容耦合比浮動閘130與源極線150之間之電容耦合弱得多，此有益於有效率且快速抹除記憶體單元(下文將更詳細解釋)。在一些實施例中，浮動閘與源極線之間之電容耦合與浮動閘與抹除閘之間之電容耦合之一比率係至少5:1 (即，電容耦合比係至少5:1)，且在一些實施例中，浮動閘與源極線之間之電容耦合與浮動閘與抹除閘之間之電容耦合之電容耦合比係至少10:1或9:1或2:1。浮動閘與源極線之間之強電容耦合(與浮動閘與抹除閘之間之電容耦合相比)係由浮動閘與源極線之接近性以及緊密接近於源極線之浮動閘之垂直面之大表面積引起。
在一些實施例中，浮動閘及源極線與浮動閘及控制閘存在類似電容耦合比。更明確而言，在一些實施例中，浮動閘與源極線之間之電容耦合與浮動閘與控制閘之間之電容耦合之一比率係至少5:1 (即，電容耦合比係至少5:1)，且在一些實施例中，浮動閘-源極線電容耦合與浮動閘-控制閘電容耦合之電容耦合比係至少10:1或9:1或2:1。
在一些實施例中，記憶體單元100之導電元件(例如控制閘120、浮動閘130、源極線150及/或抹除閘170)由適當摻雜多晶矽構成。應瞭解，「多晶矽」係指可用於形成非揮發性記憶體單元之導電元件之任何適當導電材料，其至少部分由矽或金屬材料形成。另外，根據一些實施例，記憶體單元100之絕緣元件(例如絕緣區域140及180)由二氧化矽、氮化矽及/或可用於形成非揮發性記憶體單元之絕緣元件之任何適當絕緣體構成。
現將關注記憶體單元100之通道部分，如圖1B中所繪示。在一些實施例中，第一通道部分112及第二通道部分114形成自汲極區域104沿橫向方向延伸至溝槽區域106之側壁部分之一連續通道區域。另外，第一通道部分112及第二通道部分114沿垂直方向延伸以包含基板表面111。在一些實施例中，第一通道部分112及第二通道部分114彼此相鄰或彼此重疊，且在一些實施例中，第一通道部分112與汲極區域104重疊。在一些實施例中，第三通道部分116自基板表面111延伸至溝槽區域106之底部部分(相鄰於溝槽底部110之一部分)且相鄰於溝槽區域106之側壁部分(相鄰於溝槽側壁108)。在一些實施例中，第三通道部分116相鄰於第二通道部分114或與第二通道部分114重疊以形成自汲極區域104至相鄰於溝槽底部110且位於源極線150下方之溝槽區域106之部分(參閱圖1B中之通道部分116)之一連續通道區域。在一些實施例中，由部分112、114及116形成之連續通道區域係非共面的，因為通道部分116之側壁部分(相鄰於溝槽側壁108)實質上垂直於通道部分112及114之橫向延伸方向延伸，且通道部分116之底部部分(相鄰於溝槽底部110)實質上垂直於通道部分116之側壁部分之方向延伸。在一些實施例中，「實質上垂直」意指75°至105°之一範圍內之一角度。
現將描述根據一些實施例之記憶體單元100之操作。圖2係繪示根據一些實施例之一記憶體單元100之一操作流程200的一流程圖。操作流程200開始於步驟210，其中一記憶體控制器著手抹除記憶體單元100 (例如，同時抹除包含記憶體單元100之一列記憶體單元)(步驟220)、程式化先前被抹除之一記憶體單元100 (步驟230)或自先前被程式化或抹除之一記憶體單元100讀取(步驟240)。在一些實施例中，操作流程200包含對不同記憶體單元之同時抹除及程式化操作，且在一些實施例中，操作流程200包含對不同記憶體單元之同時抹除及讀取操作。 抹除操作
為抹除根據一些實施例之包含一記憶體單元100之一列記憶體單元(步驟220)，將一第一偏壓電位(例如接地電位)施加至控制閘120及源極線150兩者，且將一第二偏壓電位(例如一正電位)施加至抹除閘170。通常，第二偏壓電位與第一偏壓電位之間之一差不大於10伏特。由於浮動閘130高度電容耦合至源極線150，所以浮動閘電位被下拉至或保持於僅高於接地電位(本文中亦簡稱「接地」或「電路接地」)之一電位。作為一非限制性實例，針對10/1之一電容比(即，浮動閘至源極線電容係浮動閘至抹除閘之10倍)，若抹除閘電位自0 V變成10 V (例如，用於開始一抹除操作)且源極線電位維持為0 V，則抹除閘中之10 V電位變化引起小於1 V之一浮動閘電位變化。
浮動閘與抹除閘之間之電位差引起電子離開浮動閘。更明確而言，透過福勒-諾德海姆(Fowler-Nordheim)穿隧機制(或其等效物)誘發浮動閘130上之電子自浮動閘之上部分134 (例如主要來自尖頭尖端137)通過絕緣層180而穿隧至抹除閘170上以使浮動閘130保持帶正電。藉由尖端137之銳度來增強電子自浮動閘130之尖端137通過絕緣層180至抹除閘170之穿隧。儘管傳統記憶體單元可需要14 V或更高電壓用於抹除，但當前所揭示實施例需要將不超過10 V施加至抹除閘170 (例如，相對於施加至控制閘120及源極線150之電壓，施加至抹除閘170之電壓不超過+10 V)，且在一些實施例甚至更低(例如8 V)。除電容比之外，浮動閘130之尖頭尖端137亦促成較低抹除電壓。特定而言，浮動閘130之尖頭尖端137促進在浮動閘130與抹除閘170之間形成一緊密集中電場，其繼而促進電子穿隧通過絕緣層180，藉此允許針對絕緣層180之任何給定厚度使用較低抹除電壓。例如，若無一尖頭尖端之一平面浮動閘通常需要小於100埃之一絕緣厚度(層180)，則具有一尖頭尖端137允許絕緣厚度在將僅10 V施加至抹除閘時高達700埃且仍容許穿隧。 程式化操作
針對程式化根據一些實施例之記憶體單元(步驟230)，首先將關注點轉至圖3，其繪示一程式化操作期間之來自圖1A之剪切部分190之另一視圖(190a)。由圖1A至圖1C共用之構件標有類似元件符號，且為了簡潔而不進一步討論一些構件。圖3中所描繪之額外構件包含一弱反轉層107、自安置於溝槽上方之浮動閘之一部分發出之電場線310a至310d、自安置於溝槽內之浮動閘之一部分發出之電場線310e至310h、一第一空乏區域320、一第二空乏區域322、一溝槽反轉層330及一電子流動方向340。如此項技術中所知，電子被吸引至正電壓電位且因此沿與圖中所描繪之場線方向相反之方向牽拉。
為程式化根據一些實施例之記憶體單元，將第一偏壓電位(例如接地電位)施加至抹除閘170，且將一第五偏壓電位(例如一低電壓，諸如0 V或0 V至0.5 V之間之一電壓)施加至汲極區域104/105。將接近MOS結構之臨限電壓之一正電壓位準(例如約0.2 V至約0.7 V，其高於汲極區域之電壓電位)施加至控制閘120。施加至汲極區域104/105及控制閘120之電壓形成基板102之汲極區域104/105及通道部分112 (圖1B)周圍之一第一空乏區域320。此外，將高於第五偏壓電位之一第六偏壓電位施加至控制閘120，且將高於第六偏壓電位之一第七偏壓電位(例如一正高電壓，例如約4 V至約6 V)施加至源極線150。
施加至控制閘120之第六偏壓電位引起一弱反轉層107形成於基板102中，連接至汲極區域104/105，且具有定位於控制閘120下方之一夾止點305。反轉層107具有接近於汲極區域104/105之電壓之一電壓，此係因為汲極區域與夾止點305之間之極低次臨限電流僅引起汲極區域與夾止點305之間之一極小電壓降。
將第七偏壓電位(如上文所提及，一正高電壓，例如約4 V至約6 V)施加至源極線150引起浮動閘130之一電壓歸因於源極線與浮動閘之間之電容耦合而根據第七偏壓電位升高，藉此引起基板之一通道區域中之電子獲得能量且注入至浮動閘上。由於浮動閘130高度電容耦合至源極線150，所以源極線150上之(例如)自0 V至4 V之電壓轉變引起浮動閘130之電壓與源極線150上之電壓增大成比例地增大。例如，在一些實施例中，浮動閘之電壓增大源極線150上之電壓變化之至少80%。浮動閘130上之正電荷(例如，歸因於浮動閘130先前已被抹除及歸因於與源極線150之電容耦合之電壓增大)與源極線150上之高電壓一起圍繞基板102之溝槽區域106形成一第二空乏區域322 (本文中有時指稱一深空乏區域)。歸因於源極線150上之相對較高電壓，深空乏區域322具有大於空乏區域320之一空乏寬度。較大空乏區域322推動夾止點305朝向汲極區域104/105以引起反轉層107夾止於控制閘120下方。浮動閘130上之正電荷(例如，歸因於浮動閘130先前已被抹除)進一步圍繞溝槽(通道部分116，圖1B)形成一反轉層330。反轉層330具有接近於源極線之電壓之一電壓，其實質上高於反轉層107 (其具有接近於汲極區域之電壓之一電壓)之電壓。反轉層330與107之間之此電壓差引起反轉層330與反轉層107之間之一電壓降。電壓降發生於空乏區域322中，且歸因於電壓降之所得電場由場線345 (在通道區域114中，圖1B)表示。
浮動閘130上之電壓受浮動閘130上之正電荷(例如，歸因於一先前抹除操作)以及施加至源極線150之高電壓(歸因於浮動閘與源極線之間之電容耦合)影響。因此，浮動閘130上之電壓實質上高於控制閘120上之電壓以導致兩者之間之一電場(由圖3中之場線310a至310h表示)。在一些實施例中，絕緣區域140在橫向方向上足夠寬，使得控制閘120與浮動閘130之間之距離引起控制閘120與浮動閘130之間之電場之部分(由圖3中之場線310c至310d表示)朝向基板表面111導引。明確而言，針對浮動閘130之一些部分(例如比控制閘120更接近於表面111之部分)，相鄰電場歸因於第二通道部分114中之電荷緊密接近於浮動閘130而朝向表面111向下導引。
在一程式化操作開始時，來自汲極區域104/105之一電子流(有時稱為程式化電流)流動通過反轉層107，其隨機移動但在由電子流340表示之方向上具有一淨漂移速度。電子橫穿反轉層107而前進至夾止點305。在一程式化操作期間，安置於第二通道部分114上方之絕緣區域140、一控制閘電位及一源極線電位經組態以使電子能夠在第二通道部分114中之基板之一水平表面(例如使絕緣區域140與第二通道部分114分離之基板102之水平表面)下方沿橫向方向行進。
在離開夾止點305之後，程式化電流中之電子因場線310c至310f及345表示之電場而沿電子流動方向340加速通過空乏區域322 (通道部分114，圖1B)。加速電子在本文中指稱熱電子。沿電子流340行進通過空乏區域322之熱電子受一電場影響，電場有利於垂直於溝槽側壁108且恰好定位於基板表面111下方之一實質上橫向軌跡(本文中指稱一「迎面」軌跡，因為電子流340中之電子與側壁108迎面碰撞)。換言之，由場線345表示之電場吸引程式化電流中之熱電子朝向浮動閘130，而由場線310c至310d表示之電場阻止程式化電流中之熱電子向下流入至基板102中或實質上減少程式化電流中之熱電子之部分以使熱電子保持在接近於表面111之一迎面軌跡上。
隨著程式化電流中之熱電子通過空乏區域322而朝向溝槽側壁108行進，具有足夠能量之一些電子繼續擊穿側壁108處之基板表面而進入定位於浮動閘130與溝槽側壁108之間之絕緣層165。在一些實施例中，當電子能量高於基板102之矽與絕緣層165之介電材料之間之界面處之能量障壁高度時，電子具有足夠能量來進入絕緣層165。在闖入絕緣層165之後，電子被由場線310e表示之電場吸引而注入至浮動閘130上。
不同於先前技術之程式化機制，空乏區域320中之電子無需散射而產生沿浮動閘130之方向之一動能分量。事實上，散射不合乎需要，因為其引起電子流340中之電子損失能量且改變方向，此減小電子具有足夠能量來進入絕緣層165而注入至浮動閘130上之可能性。因此，在當前所揭示實施例之程式化機制中，離開反轉層107 (在通道區域112中)之電子加速通過空乏區域320 (在通道區域114中)。具有足夠擊穿能量來進入絕緣層165之沿一迎面軌跡朝向浮動閘130行進之電子最終注入至浮動閘130上。向上(朝向表面111)、斜著或略微向下(遠離表面111)散射之電子流340中之電子仍將注入至浮動閘130上，只要其具有足夠能量來克服界面能量障壁。此迎面注入機制導致具有足夠擊穿能量之電子比例增大，其導致程式化效率提高。此提高程式化效率導致電子流340中之幾乎全部高能電子注入至浮動閘130上。
電子至浮動閘130上之注入(本文中有時稱為閘極電流)持續至源極區域150及控制閘120上之程式化電壓移除或浮動閘130上之電壓因因注入至浮動閘130上之電子而降低使得電子流340中之電子不再具有足夠能量來橫穿絕緣層165。換言之，浮動閘之降低電壓無法再支持產生熱電子。此時，達到浮動閘之一「程式化狀態」。在一些實施例中，程式化操作期間之閘極電流係在10 nA至100 nA之範圍內，且在一些實施例中，在10 ns至100 ns內達到程式化狀態。 讀取操作
最後，為讀取根據一些實施例之一選定記憶體單元(步驟240)，將第一偏壓電位(例如一接地電位)施加至源極線150。將一第四偏壓電位(例如一讀取電壓(例如0.9 V至3 V))施加至汲極區域104，且將一第三偏壓電位(有時稱為讀取電位)(例如一正電壓(例如約1 V至約3 V，取決於由給定技術節點支援之裝置之電源供應電壓))施加至控制閘120。
若浮動閘130帶正電(即，浮動閘(例如)由於記憶體單元100已被抹除且隨後未被程式化而釋放電子)，則藉由形成一反轉層330來接通第三通道部分116。當將控制閘120升高至讀取電位時，藉由在控制閘下方之基板區域中形成一強反轉層107來接通第一通道部分112。在第二通道部分中，兩個空乏區域與自汲極區域104/105指向浮動閘130之基板表面111下方之一電場重疊。因此，整個通道區域(其包含通道部分112、114及116)促成沿汲極區域104/105之方向之一電子流。因此，電子自源極線150 (例如，通過相鄰於源極線150之基板之溝槽區域106)通過通道部分116中之反轉層330、通道部分114中之空乏區域322及通道部分112中之反轉層107而流動至汲極區域104/105。當使用記憶體裝置中之電路(圖中未展示)來感測所得電流(有時稱為讀取電流)時，感測到記憶體單元處於「1」狀態或等效「抹除」狀態中。
另一方面，若浮動閘130帶負電，則無反轉層形成於基板之溝槽區域106中。因此，弱接通或完全切斷第三通道部分116且相較於浮動閘130帶正電(例如，由於一抹除操作)時之空乏區域322之寬度而減小空乏區域322之寬度。此外，空乏區域322之減小寬度引起空乏區域322及320不再重疊。歸因於空乏區域中之間隙，第二通道部分114之至少一部分不在一空乏區域中。因此，即使將控制閘120及汲極區域104升高至讀取電位，但極少或無電流(有時稱為讀取電流)流動於源極線150與汲極區域104之間。在此情況中，讀取電流比「1」狀態之讀取電流小很多或完全無讀取電流。依此方式，感測到記憶體單元處於「0」狀態或等效「程式化」狀態中。
在一些實施例中，針對非選定行及列將一接地電位施加至汲極區域104、源極區域150及控制閘120以僅讀取(若干)選定記憶體單元。 記憶體陣列之平面圖
現將關注點轉至圖4，其繪示根據一些實施例之一記憶體單元陣列400之一平面圖。在一些實施例中，位元線410與汲極區域412互連。控制線416及氮化物遮罩420 (在製程中被移除)界定源極線、浮動閘及控制閘且延伸橫跨主動區域422及隔離區域424兩者。源極線414電連接至成對記憶體單元之各列之源極區域。浮動閘安置於抹除線418下方之主動區域422中之溝槽中。 製程
現將關注點轉至圖5A至圖5M，其繪示根據一些實施例之用於製造一記憶體單元之一程序。根據一些實施例之一程序開始於圖5A，其展示矽基板502及氧化層504之一橫截面圖，氮化物506沈積於氧化層504上方。已自基板502移除數個隔離溝槽，且圖5A之右手部分展示準備用於形成記憶體單元之一區域(其具有氧化層504)。圖5B係沿位元線方向(參閱圖4)之另一橫截面圖，其正交於圖5A之橫截面圖。接著，如圖5C中所繪示，蝕刻氮化層506以留下具有部分508及509之氮化物遮罩。
接著，如圖5D中所繪示，在氮化物遮罩部分508與509之間蝕刻穿過氧化層及矽層之一溝槽。在一些實施例中，藉由反應性離子蝕刻(「RIE」)來執行蝕刻。在蝕刻之後，將一介電材料510 (例如高溫氧化物，指稱「HTO」)沈積於氧化層上方且將摻雜多晶矽沈積於HTO上方。使用RIE來蝕刻多晶矽(本文中有時稱為「多晶」)以產生兩個分離浮動閘512及514。接著，如圖5E中所繪示，在浮動閘分離、遮罩及蝕刻之處理步驟之後，亦自區域516及518各向同性蝕刻剩餘多晶矽。接著，如圖5F中所繪示，沈積一介電層且接著使用RIE來各向異性蝕刻介電層以形成耦合介電區域526及528。在此等處理步驟之後蝕除區域520、522及524處之氧化物。
接著，如圖5G中所繪示，為形成根據一些實施例之一源極線534 (參閱圖5H)，首先沈積輕微摻雜非晶矽530且接著使用一固相磊晶(「SPE」)程序來將輕微摻雜非晶矽530轉換成單晶矽。接著，植入及熱驅入一N型摻雜劑(例如砷或磷)以在溝槽中之輕微摻雜矽上方形成一重度摻雜N+層532。接著，執行一各向同性多晶矽蝕刻以移除溝槽外之過量矽(如圖5H中所展示)來形成源極線534之頂部。在其他實施例中，圖5G及圖5H中之處理步驟完成如下：藉由首先執行一磊晶矽生長步驟以在溝槽底部處選擇性地生長N-單晶矽530，接著沈積重度摻雜多晶矽532來形成層530及532。各向同性蝕除溝槽外之過量多晶矽532以形成源極線534之頂部。如自如何形成源極線534之描述可見，源極線534及浮動閘512歸因於使用浮動閘512、514及耦合介電區域526及528來界定源極線534之垂直邊界而自對準。
接著，如圖5I中所繪示，自氮化物遮罩部分508及509之頂部及側移除氧化物之一控制量，同時暴露氧化物覆蓋浮動閘512、514之尖端部分538、539。接著，熱生長一薄氧化層540以保護浮動閘尖端538、539及源極線矽之頂部。此熱氧化層540生長步驟亦銳化浮動閘512、514之尖端538、539。
接著，如圖5J中所繪示，使用RIE來蝕刻氧化層504 (參閱圖5I)。在蝕刻期間，氮化物遮罩508、509及另一遮罩(圖中未展示)保護浮動閘尖端538、539及源極線534。氧化區域504a及504b在蝕刻之後保留。在一些實施例中，調節RIE蝕刻條件以最小化對矽502造成之損壞。接著，如圖5K中所繪示，在矽表面503上方生長一薄氧化層550以修復由用於蝕刻氧化層504之RIE程序對矽表面造成之損壞。在一些實施例中，氧化亦進一步銳化浮動閘之尖端。接著，自氧化區域504a及504b之頂部剝離氮化物。接著，如圖5L中所繪示，將HTO 560沈積於記憶體單元區域上方以充當一穿隧介電質。在一些實施例中，HTO之一厚度係100埃至300埃。在其他實施例中，HTO之一厚度高達700埃。在一些實施例中，使用一遮罩來保護浮動閘尖端，且各向同性蝕刻HTO 560以(例如)沿氧化區域504a、504b之側壁移除過量氧化物。在一些實施例中，各向異性蝕刻氧化物以自區域562及564移除氧化物來準備形成控制閘。接著，在區域562及564上方生長閘極氧化物且沈積多晶矽以覆蓋包含區域562及564中之閘極氧化物之整個記憶體陣列區域。接著，遮罩及蝕刻多晶矽以形成控制閘572、574，如圖5M中所展示。在一些實施例中，亦使用用於形成控制閘572、574之相同遮罩及蝕刻步驟來界定抹除閘570，而在其他實施例中，使用區別於形成控制閘572、574之遮罩及蝕刻步驟之遮罩及蝕刻步驟來形成抹除閘570。
最後，使用半導體產業中已熟知之處理步驟來形成輕微摻雜汲極區域584、586 (例如相鄰於控制閘572、574之汲極區域)及汲極區域580、582以形成包含相鄰於鄰近電晶體閘極之輕微摻雜汲極(LDD)子區域及不相鄰於鄰近電晶體閘極之重度摻雜汲極子區域之汲極區域(美國專利4,994,404中描述其等之一實例)，接著形成接點及進行後續金屬化及其他步驟以完成裝置製造。
已為了解釋而參考特定實施例來描述以上描述。然而，以上繪示性討論不意欲具窮舉性或使本發明受限於所揭示之精確形式。可鑑於以上教示進行諸多修改及變動。選擇及描述實施例以最佳解釋本發明之原理及其實際應用以藉此使熟悉技術者能夠最佳利用本發明及各種實施例以及適合於特定考量用途之各種修改。
100‧‧‧記憶體單元
101‧‧‧記憶體單元
102‧‧‧半導體基板
104‧‧‧第一基板區域/汲極區域
105‧‧‧基板區域/汲極區域
106‧‧‧溝槽區域
107‧‧‧反轉層
108‧‧‧溝槽側壁
110‧‧‧溝槽底部
111‧‧‧基板表面
112‧‧‧第一通道部分
114‧‧‧第二通道部分
116‧‧‧第三通道部分
120‧‧‧控制閘
130‧‧‧浮動閘
132‧‧‧第一浮動閘部分
134‧‧‧第二浮動閘部分
136‧‧‧第一端
137‧‧‧第二端/尖端
138‧‧‧第一尖端部分
139‧‧‧第二尖端部分
140‧‧‧絕緣區域
150‧‧‧源極線/源極區域
152‧‧‧第一源極線部分
154‧‧‧第二源極線部分
160‧‧‧介電層
165‧‧‧絕緣層
170‧‧‧抹除閘
180‧‧‧絕緣層/絕緣區域
190‧‧‧剪切部分
190a‧‧‧剪切部分
195‧‧‧剪切部分
200‧‧‧操作流程
210‧‧‧步驟
220‧‧‧步驟
230‧‧‧步驟
240‧‧‧步驟
305‧‧‧夾止點
310a至310h‧‧‧電場線
320‧‧‧第一空乏區域
322‧‧‧第二空乏區域
330‧‧‧溝槽反轉層
340‧‧‧電子流動方向/電子流
345‧‧‧場線
400‧‧‧記憶體單元陣列
410‧‧‧位元線
412‧‧‧汲極區域
414‧‧‧源極線
416‧‧‧控制線
418‧‧‧抹除線
420‧‧‧氮化物遮罩
422‧‧‧主動區域
424‧‧‧隔離區域
502‧‧‧矽基板
503‧‧‧矽表面
504‧‧‧氧化層
504a‧‧‧氧化區域
504b‧‧‧氧化區域
506‧‧‧氮化物
508‧‧‧氮化物遮罩
509‧‧‧氮化物遮罩
510‧‧‧介電材料
512‧‧‧浮動閘
514‧‧‧浮動閘
516‧‧‧區域
518‧‧‧區域
520‧‧‧區域
522‧‧‧區域
524‧‧‧區域
526‧‧‧耦合介電區域
528‧‧‧耦合介電區域
530‧‧‧輕微摻雜非晶矽/N-單晶矽
532‧‧‧重度摻雜多晶矽/重度摻雜N+層
534‧‧‧源極線
538‧‧‧浮動閘尖端
539‧‧‧浮動閘尖端
540‧‧‧氧化層
550‧‧‧薄氧化層
560‧‧‧高溫氧化物(HTO)
562‧‧‧區域
564‧‧‧區域
570‧‧‧抹除閘
572‧‧‧控制閘
574‧‧‧控制閘
580‧‧‧汲極區域
582‧‧‧汲極區域
584‧‧‧輕微摻雜汲極區域
586‧‧‧輕微摻雜汲極區域
為了更好理解各種所描述實施例，應結合以下圖式來參考以下[實施方式]，其中相同元件符號係指全部圖式中之對應部件。
圖1A係繪示根據一些實施例之一對電可抹除可程式化非揮發性記憶體單元之一橫截面的一圖式。
圖1B係根據一些實施例之圖1A之記憶體單元之一通道部分之一剪切圖。
圖1C係根據一些實施例之圖1A之記憶體單元之一抹除部分之一剪切圖。
圖2係繪示根據一些實施例之一電可抹除可程式化非揮發性記憶體單元之操作流程的一流程圖。
圖3係繪示根據一些實施例之一電可抹除可程式化非揮發性記憶體單元之一程式化操作的一圖式。
圖4係繪示根據一些實施例之一記憶體單元陣列之一平面圖的一圖式。
圖5A至圖5M繪示用於製造根據一些實施例之一電可抹除可程式化非揮發性記憶體單元陣列之一程序。

Claims (16)

  1. 一種電可抹除可程式化非揮發性記憶體單元，其包括： 一半導體基板，其具有一第一基板區域及沿一橫向方向與該第一基板區域隔開之一溝槽區域，該溝槽區域包括一底部部分及相鄰於該半導體基板中之一溝槽之一側壁部分； 一通道區域，其介於該第一基板區域與該溝槽區域之該底部部分之間，該通道區域具有： 一第一通道部分，其相鄰於該第一基板區域； 一第二通道部分，其相鄰於該第一通道部分及該溝槽區域；及 一第三通道部分，其相鄰於該第二通道部分且包括該溝槽區域之該側壁部分； 一導電控制閘，其與該第一通道部分絕緣且安置於該第一通道部分上方； 一導電浮動閘，其與該溝槽區域之該底部部分及該側壁部分絕緣，該浮動閘具有： 一第一浮動閘部分，其安置於該溝槽內；及 一第二浮動閘部分，其比該第一浮動閘部分長，安置於該溝槽上方，且遠離該溝槽延伸，該第二浮動閘部分在一第一端上電連接至該第一浮動閘部分且在一第二端上具有一尖端，其中該尖端之一第一部分具有小於該尖端之一第二部分之一橫截面； 一絕緣區域，其安置於該控制閘與該第二浮動閘部分之間之該第二通道部分上方； 一導電源極線，其電連接至該溝槽區域，該源極線遠離該基板延伸且與該浮動閘形成一第一電容耦合； 一介電層，其介於該浮動閘與該源極線之間；及 一導電抹除閘，其與該第二浮動閘部分之該尖端絕緣且安置於該第二浮動閘部分之該尖端上方。
  2. 如請求項1之電可抹除可程式化非揮發性記憶體單元，其中該源極線包含： 一第一源極線部分，其安置於該溝槽內且電連接至該溝槽區域之該底部部分；及 一第二源極線部分，其安置於該第一源極線部分上方。
  3. 如請求項1之電可抹除可程式化非揮發性記憶體單元，其中該第三通道部分實質上垂直於該第一通道部分及該第二通道部分。
  4. 如請求項1之電可抹除可程式化非揮發性記憶體單元，其中該第一浮動閘部分及該第二浮動閘部分相對於該基板之一水平表面垂直定向。
  5. 如請求項1之電可抹除可程式化非揮發性記憶體單元，其中該抹除閘與該浮動閘形成一第二電容耦合，且其中該第一電容耦合大於該第二電容耦合。
  6. 如請求項5之電可抹除可程式化非揮發性記憶體單元，其中該第一電容耦合與該第二電容耦合之一比率係至少5:1。
  7. 如請求項1至6中任一項之電可抹除可程式化非揮發性記憶體單元，其中該控制閘與該浮動閘形成一第三電容耦合，且其中該第一電容耦合大於該第三電容耦合。
  8. 如請求項7之電可抹除可程式化非揮發性記憶體單元，其中該第一電容耦合與該第三電容耦合之一比率係至少5:1。
  9. 如請求項1至6中任一項之電可抹除可程式化非揮發性記憶體單元，其進一步包括： 一抹除閘絕緣區域，其安置於該抹除閘與該第二浮動閘部分之該尖端之間，該抹除閘絕緣區域具有容許電子自該第二浮動閘部分之該尖端穿隧至該抹除閘之一厚度。
  10. 如請求項9之電可抹除可程式化非揮發性記憶體單元，其中該抹除閘絕緣區域厚度大於200埃且容許電子在將不超過10 V施加至該抹除閘之後穿隧。
  11. 如請求項1至6中任一項之電可抹除可程式化非揮發性記憶體單元，其包含安置於該第二通道部分與該浮動閘之間之一絕緣區域，其中安置於該第二通道部分與該浮動閘之間之該絕緣區域具有容許在該第二通道部分中行進之電子在一程式化操作期間迎面注入至該浮動閘之一橫向厚度。
  12. 如請求項11之電可抹除可程式化非揮發性記憶體單元，其中安置於該第二通道部分上方之該絕緣區域、一控制閘電位及一源極線電位經組態以使電子能夠在一程式化操作期間於該第二通道部分中之該基板之一水平表面下方沿該橫向方向行進。
  13. 一種操作一記憶體單元之方法，該記憶體單元包括：一半導體基板；一控制閘；一浮動閘，其具有安置於該基板中之一溝槽中之一第一浮動閘部分及遠離該基板延伸之一第二浮動閘部分，該第二浮動閘部分在一第一端上電連接至該第一浮動閘部分且在一第二端上具有一尖端；一絕緣區域，其安置於該控制閘與該第二浮動閘部分之間；一源極線，其相鄰於該浮動閘且與該浮動閘絕緣；及一抹除閘，其與該第二浮動閘部分之該尖端絕緣且安置於該第二浮動閘部分之該尖端上方；該方法包括藉由以下操作來抹除該記憶體單元： 將一第一偏壓電位施加至該控制閘及該源極線；及 將一第二偏壓電位施加至該抹除閘以誘發電子自該第二浮動閘部分之該尖端穿隧至該抹除閘，其中該浮動閘與該源極線之間之一電容耦合實質上限制由該浮動閘與該抹除閘之間之電容耦合引起之該浮動閘之電位變化； 其中該第二偏壓電位與該第一偏壓電位之間之一差不大於10伏特。
  14. 如請求項13之方法，其進一步包括：在抹除該記憶體單元之後，藉由以下操作來來讀取該記憶體單元： 將該第一偏壓電位施加至該源極線； 將一第三偏壓電位施加至該控制閘以引起在該控制閘下方之一基板區域中形成一反轉層； 將一第四偏壓電位施加至該基板之一汲極區域以引起高於一臨限值之一電流在該浮動閘處於一預定抹除狀態中時自該汲極區域流動至該源極線；及 感測自該汲極區域流動至該源極線之該電流(若存在)。
  15. 如請求項13至14中任一項之方法，其進一步包括：在抹除該記憶體單元之後，藉由以下操作來程式化該記憶體單元： 將該第一偏壓電位施加至該抹除閘；及 將一第五偏壓電位施加至該基板之一汲極區域； 將高於該第五偏壓電位之一第六偏壓電位施加至該控制閘；及 將高於該第六偏壓電位之一第七偏壓電位施加至該源極線以引起該浮動閘之一電壓歸因於該源極線與該浮動閘之間之電容耦合而根據該第七偏壓電位升高且藉此引起該基板之一通道區域中之電子獲得能量而注入至該浮動閘上。
  16. 如請求項15之方法，其中注入至該浮動閘上之該等電子引起該記憶體單元在不到10 ns內達到一程式化狀態。
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