JP7194169B2 - 垂直浮遊ゲートを有するnorメモリセル - Google Patents
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Description
[0001] 本発明は全般的に、垂直浮遊ゲートを有する、NORメモリセルと呼ばれることもある電気的プログラム可能消去可能不揮発性メモリセルを含むがこれに限定されない、半導体メモリデバイスに関する。
[0002] 不揮発性半導体メモリセルアレイ、例えば、各メモリセルが浮遊ゲート及び制御ゲートを有するスタックゲートメモリセルをプログラミングしている間、浮遊ゲートに電子を「注入」するためには、加速されて空乏領域内を進行している電子は、基板内の不純物又は格子欠陥と衝突して、浮遊ゲートに向かう方向の運動量を得る必要がある。更に、酸化シリコン界面(すなわち、基板-ゲート酸化物界面)におけるエネルギー障壁に、浮遊ゲート酸化膜を横切る電位変化を加えたものを克服する十分な速度を浮遊ゲートの方向に有する電子のみが、浮遊ゲートに注入されることになる。その結果、空乏領域内のプログラミング電流のうちのわずかな割合(例えば、100万分の1程度)の電子のみが、浮遊ゲートに注入されるのに十分なエネルギーを有することになる。
[0004] 従って、NORメモリセルなどの不揮発性メモリセルのプログラミング効率を改善する必要がある。そのような方法及びデバイスは任意選択的に、不揮発性メモリセルのデータをプログラム、消去、及び読み出すための従来の方法及びデバイスを補完又は置換する。そのような方法とデバイスは、垂直に向いた浮遊ゲートの第1の部分を基板内のトレンチの内側に配置し、浮遊ゲートをプログラミング中の電子電流の経路内に配置することにより、不揮発性メモリセルのプログラミング効率を改善する。浮遊ゲートの一部をプログラミング電流の経路内に配置することにより、電子が既に進行している経路の方向に加速されることが可能になり、それにより、より多くの電子(例えば、プログラミング電流中の電子の大部分)が、浮遊ゲートに注入されるのに適切な運動量の方向(本明細書では「十分なエネルギー」と呼ばれることもある)を有するようになる。
[0007] 説明される様々な実施形態をよりよく理解するために、以下の図面と併せて、以下の「発明を実施するための形態」を参照すべきであり、同様の参照番号は図面全体を通して対応する部分を指す。
[0015] ここで、実施形態を詳細に参照し、その例を添付の図面に示す。以下の詳細な説明では、説明される様々な実施形態の完全な理解を提供するために数多くの具体的な詳細が記載されている。しかし、説明されている様々な実施形態は、これらの具体的な詳細がなくとも実施し得ることが当業者には明らかであろう。その他の場合、実施形態の態様を不必要に曖昧にしないように、周知の方法、手順、構成要素、回路、及びネットワークは詳細には説明されていない。
[0032] いくつかの実施形態に従ってメモリセル100を含むメモリセルの行を消去する(ステップ220)ために、第1のバイアス電位(例えば接地電位)が制御ゲート120とソース線150の両方に印加され、第2のバイアス電位(例えば正電位)が消去ゲート170に印加される。典型的には、第2のバイアス電位と第1のバイアス電位の差は10ボルト以下である。浮遊ゲート130はソース線150に強く容量結合されているので、浮遊ゲート電位は、本明細書では単に「接地」又は「回路接地」と呼ばれることもある接地電位の直ぐ上の電位まで引き下げられるか、又はその電位に保持される。非限定的な例として、容量比が10/1(すなわち、浮遊ゲートとソース線との容量が、浮遊ゲートと消去ゲートとの容量の10倍である)の場合、(例えば、消去動作を開始するために)消去ゲート電位が0Vから10Vに変化し、ソース線電位が0Vに維持される場合、消去ゲートの電位が10V変化すると、浮遊ゲートの電位の変化は1V未満である。
[0034] いくつかの実施形態に従ってメモリセルをプログラミングする(ステップ230)ために、最初に、図1Aの切り抜き190の、プログラミング動作中の別のビュー(190a)を示す図3に注目する。図1A~図1Cと共通する特徴部には同様の番号が付されており、簡潔にするために一部については更に説明することはしない。図3に示す追加の特徴部は、弱反転層107、トレンチの上に配置された浮遊ゲートの一部から発する電界線310a~310d、トレンチの内側に配置された浮遊ゲートの一部から発する電界線310e~310h、第1の空乏領域320、第2の空乏領域322、トレンチ反転層330、及び電子流340の方向、を含む。当技術分野で公知なように、電子は正電位に引き付けられ、従って、図に描かれている電界線の方向とは反対の方向に引っ張られる。
[0044] 最後に、いくつかの実施形態に従って選択されたメモリセルを読み取る(ステップ240)ために、第1のバイアス電位(例えば、接地電位)がソース線150に印加される。第4のバイアス電位(例えば、読み出し電圧(例えば、0.9~3V))がドレイン領域104に印加され、読み出し電位と呼ばれることもある第3のバイアス電位(例えば、正電圧(例えば、所与の技術ノードによってサポートされるデバイスの電源電圧に応じて、約1~3V))が、制御ゲート120に印加される。
[0048] ここで、いくつかの実施形態によるメモリセルアレイ400の平面図を表す図4に注目する。いくつかの実施形態では、ビット線410はドレイン領域412と相互接続している。(製造プロセスで除去される)制御線416及び窒化物マスク420が、ソース線、浮遊ゲート及び制御ゲートを画定し、活性領域422及び分離領域424の両方にわたって延びている。ソース線414は、対になったメモリセルの各行のソース領域に電気的に接続している。浮遊ゲートは、消去線418の下にある活性領域422内のトレンチ内に配置される。
[0049] ここで、いくつかの実施形態によるメモリセルを製造するプロセスを表す図5A~図5Mに注目する。いくつかの実施形態によるプロセスは図5Aで始まり、図5Aは、シリコン基板502、及び酸化物層504と、その上に堆積された窒化物506の断面図を示す。基板502からは、複数の分離トレンチが既に除去されており、図5Aの右側部分は、メモリセル形成のために準備された酸化物層504を有する領域を示す。図5Bは、ビット線方向に沿った、図5Aの断面図と直交する別の断面図である(図4を参照)。次に、図5Cに示すように、窒化物層506がエッチングされ、部分508及び509を有する窒化物マスクが残っている。
Claims (15)
- 電気的消去可能プログラム可能不揮発性メモリセルであって、
第1の基板領域、及び第1の基板領域から横方向に離れたトレンチ領域を有する半導体の基板であって、前記トレンチ領域は、底部分、及び前記半導体の基板内のトレンチに隣接する側壁部分を備える、半導体の基板と、
前記第1の基板領域と前記トレンチ領域の前記底部分との間のチャネル領域であって、
前記第1の基板領域に隣接する第1のチャネル部分、
前記第1のチャネル部分及び前記トレンチ領域に隣接する第2のチャネル部分、及び、
前記第2のチャネル部分に隣接し、前記トレンチ領域の前記側壁部分を備える第3のチャネル部分を有する、チャネル領域と、
前記第1のチャネル部分から絶縁され、前記第2のチャネル部分及び前記第3のチャネル部分の上ではなく、前記第1のチャネル部分の上に配置された導電性の制御ゲートと、
前記トレンチ領域の前記底部分及び前記側壁部分から絶縁された導電性の浮遊ゲートであって、
前記トレンチの内側に配置された第1の浮遊ゲート部分、及び、
前記第1の浮遊ゲート部分よりも長く、前記トレンチの上に配置され、前記トレンチから離れるように延びる第2の浮遊ゲート部分を有し、
前記第2の浮遊ゲート部分は、第1の端部にて前記第1の浮遊ゲート部分に電気的に接続され、第2の端部にて先端を有する、導電性の浮遊ゲートと、
前記制御ゲートと前記第2の浮遊ゲート部分との間の前記第2のチャネル部分の上に配置された絶縁領域と、
前記トレンチ領域に電気的に接続された導電性のソース線であって、前記基板から離れるように延び、前記浮遊ゲートとの第1の容量結合を形成する、導電性ソース線と、
前記浮遊ゲートと前記ソース線との間の誘電体層と、
前記第2の浮遊ゲート部分の前記先端から絶縁され、前記先端の上に配置された導電性の消去ゲートと、
を備える、電気的消去可能プログラム可能不揮発性メモリセル。 - 前記ソース線は、
前記トレンチの内側に配置され、前記トレンチ領域の前記底部分に電気的に接続された第1のソース線部分と、
前記第1のソース線部分の上に配置された第2のソース線部分と、
を含む、請求項1に記載の電気的消去可能プログラム可能不揮発性メモリセル。 - 前記第1の浮遊ゲート部分及び前記第2の浮遊ゲート部分は、前記基板の水平面に対して垂直に向いている、請求項1又は2のいずれかに記載の電気的消去可能プログラム可能不揮発性メモリセル。
- 前記消去ゲートは、前記浮遊ゲートとの第2の容量結合を形成し、前記第1の容量結合は前記第2の容量結合よりも大きい、請求項1~3のいずれか一項に記載の電気的消去可能プログラム可能不揮発性メモリセル。
- 前記第1の容量結合と前記第2の容量結合との比が少なくとも5対1よりも大きい、請求項4に記載の電気的消去可能プログラム可能不揮発性メモリセル。
- 前記制御ゲートは、前記浮遊ゲートとの第3の容量結合を形成し、前記第1の容量結合は、前記第3の容量結合よりも大きい、請求項1~5のいずれか一項に記載の電気的消去可能プログラム可能不揮発性メモリセル。
- 前記第1の容量結合と前記第3の容量結合との比が少なくとも5対1よりも大きい、請求項6に記載の電気的消去可能プログラム可能不揮発性メモリセル。
- 前記消去ゲートと前記第2の浮遊ゲート部分の前記先端との間に配置された消去ゲート絶縁領域を更に備え、
前記消去ゲート絶縁領域は、前記第2の浮遊ゲート部分の前記先端から前記消去ゲートへの電子のトンネリングを可能にする厚さを有する、請求項1~7のいずれか一項に記載の電気的消去可能プログラム可能不揮発性メモリセル。 - 前記消去ゲート絶縁領域の厚さは、200オングストロームよりも大きく、前記消去ゲートへの10V以下の印加によって、電子のトンネリングが可能になる、請求項8に記載の電気的消去可能プログラム可能不揮発性メモリセル。
- 前記第2のチャネル部分と前記浮遊ゲートとの間に配置された絶縁領域を含み、前記第2のチャネル部分と前記浮遊ゲートとの間に配置された前記絶縁領域は、プログラム動作中に、前記第2のチャネル部分内を進行している電子が前記浮遊ゲートに正面注入されることを許容する横方向の厚さを有する、請求項1~9のいずれか一項に記載の電気的消去可能プログラム可能不揮発性メモリセル。
- 前記第2のチャネル部分の上に配置された前記絶縁領域、制御ゲート電位、及びソース線電位は、電子が、プログラム動作中に、前記基板の水平面の下において前記第2のチャネル部分を前記横方向に進行することが可能なように構成されている、請求項10に記載の電気的消去可能プログラム可能不揮発性メモリセル。
- メモリセルを動作させる方法であって、前記メモリセルは、半導体の基板と;制御ゲートと;前記基板内のトレンチ内に配置された第1の浮遊ゲート部分と前記基板から離れるように延びかつ前記第1の浮遊ゲート部分よりも長い第2の浮遊ゲート部分とを有する浮遊ゲートであって、前記第2の浮遊ゲート部分は、第1の端部にて前記第1の浮遊ゲート部分に電気的に接続され、第2の端部にて先端を有する、浮遊ゲートと;前記制御ゲートと前記第2の浮遊ゲート部分との間に配置された絶縁領域と;前記浮遊ゲートに隣接し、前記浮遊ゲートから絶縁されたソース線と;前記第2の浮遊ゲート部分の前記先端から絶縁され、前記先端の上に配置された消去ゲートと;を備え、
前記方法は、
前記制御ゲート及び前記ソース線に第1のバイアス電位を印加することと、
前記消去ゲートに第2のバイアス電位を印加し、前記第2の浮遊ゲート部分の前記先端から前記消去ゲートへの電子のトンネリングを誘起させることと、により前記メモリセルを消去することを含み、前記浮遊ゲートと前記ソース線との間の容量結合により、前記浮遊ゲートと前記消去ゲートとの間の容量結合によって引き起こされる前記浮遊ゲートの電位の変化が実質的に限定され、
前記第2のバイアス電位と前記第1のバイアス電位の差は10ボルト以下である、方法。 - 前記メモリセルを消去した後に、
前記ソース線に前記第1のバイアス電位を印加することと、
前記制御ゲートに第3のバイアス電位を印加して、前記制御ゲートの下の基板領域内に反転層を形成させることと、
前記浮遊ゲートが所定の消去状態にある場合に、前記基板のドレイン領域に第4のバイアス電位を印加して、閾値を超える電流を前記ドレイン領域から前記ソース線に流れるようにすることと、
前記ドレイン領域から前記ソース線に流れる前記電流を、存在する場合には検知することと、によって、前記メモリセルを読み出すことを更に含む、
請求項12に記載の方法。 - 前記メモリセルを消去した後に、
前記消去ゲートに前記第1のバイアス電位を印加することと、
前記基板のドレイン領域に第5のバイアス電位を印加することと、
前記第5のバイアス電位よりも高い第6のバイアス電位を前記制御ゲートに印加することと、
前記第6のバイアス電位よりも高い第7のバイアス電位を前記ソース線に印加して、前記ソース線と前記浮遊ゲートとの間の容量結合に起因して、前記第7のバイアス電位に応じて前記浮遊ゲートの電圧が上昇し、それにより、前記基板のチャネル領域内の電子がエネルギーを得て前記浮遊ゲートに注入されるようにすることと、
によって前記メモリセルをプログラミングすることを更に含む、
請求項12又は13に記載の方法。 - 前記浮遊ゲートに注入された前記電子により、前記メモリセルが10ns~100nsでプログラムされた状態に到達する、請求項14に記載の方法。
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