JP2003303908A - 埋設ソースライン及びフローティングゲートを伴うフローティングゲートメモリセルの半導体メモリアレーを形成する自己整列型方法及びそれにより作られたメモリアレー - Google Patents
埋設ソースライン及びフローティングゲートを伴うフローティングゲートメモリセルの半導体メモリアレーを形成する自己整列型方法及びそれにより作られたメモリアレーInfo
- Publication number
- JP2003303908A JP2003303908A JP2003087103A JP2003087103A JP2003303908A JP 2003303908 A JP2003303908 A JP 2003303908A JP 2003087103 A JP2003087103 A JP 2003087103A JP 2003087103 A JP2003087103 A JP 2003087103A JP 2003303908 A JP2003303908 A JP 2003303908A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- trench
- region
- floating gate
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 143
- 238000007667 floating Methods 0.000 title claims abstract description 140
- 238000000034 method Methods 0.000 title claims abstract description 79
- 239000000758 substrate Substances 0.000 claims abstract description 87
- 239000004020 conductor Substances 0.000 claims abstract description 35
- 238000002955 isolation Methods 0.000 claims description 57
- 125000006850 spacer group Chemical group 0.000 claims description 52
- 230000008569 process Effects 0.000 claims description 45
- 238000005530 etching Methods 0.000 claims description 37
- 239000000463 material Substances 0.000 claims description 30
- 239000011810 insulating material Substances 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 230000005689 Fowler Nordheim tunneling Effects 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 135
- 238000012545 processing Methods 0.000 description 76
- 150000004767 nitrides Chemical class 0.000 description 50
- 230000002093 peripheral effect Effects 0.000 description 33
- 229920002120 photoresistant polymer Polymers 0.000 description 25
- 238000000151 deposition Methods 0.000 description 24
- 230000008021 deposition Effects 0.000 description 18
- 230000003647 oxidation Effects 0.000 description 14
- 238000007254 oxidation reaction Methods 0.000 description 14
- 230000000873 masking effect Effects 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 230000005641 tunneling Effects 0.000 description 6
- 238000000926 separation method Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000003491 array Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052727 yttrium Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- FIPWRIJSWJWJAI-UHFFFAOYSA-N Butyl carbitol 6-propylpiperonyl ether Chemical compound C1=C(CCC)C(COCCOCCOCCCC)=CC2=C1OCO2 FIPWRIJSWJWJAI-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000003190 augmentative effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 サイズを減少し新規な構造を有するメモリセ
ルを形成する自己整列型方法及びそれにより形成された
メモリセルアレーを提供する。 【解決手段】 半導体基体の表面に形成されたトレンチ
と、チャンネル領域が間に形成された離間されたソース
及びドレイン領域とを各々備えたフローティングゲート
メモリセルのアレーを形成する方法、及びそれにより形
成されたアレー。ソース領域は、トレンチの下に形成さ
れ、チャンネル領域は、トレンチの側壁に沿って垂直に
延びる第１部分と、基体の表面に沿って水平に延びる第
２部分とを含む。導電性フローティングゲートは、トレ
ンチ内でチャンネル領域の第１部分に隣接配置されてそ
こから絶縁される。導電性制御ゲートは、チャンネル領
域の第２部分上に配置されてそこから絶縁される。導電
性材料ブロックは、その下部がトレンチ内でフローティ
ングゲートに隣接配置されてそこから絶縁される。
ルを形成する自己整列型方法及びそれにより形成された
メモリセルアレーを提供する。 【解決手段】 半導体基体の表面に形成されたトレンチ
と、チャンネル領域が間に形成された離間されたソース
及びドレイン領域とを各々備えたフローティングゲート
メモリセルのアレーを形成する方法、及びそれにより形
成されたアレー。ソース領域は、トレンチの下に形成さ
れ、チャンネル領域は、トレンチの側壁に沿って垂直に
延びる第１部分と、基体の表面に沿って水平に延びる第
２部分とを含む。導電性フローティングゲートは、トレ
ンチ内でチャンネル領域の第１部分に隣接配置されてそ
こから絶縁される。導電性制御ゲートは、チャンネル領
域の第２部分上に配置されてそこから絶縁される。導電
性材料ブロックは、その下部がトレンチ内でフローティ
ングゲートに隣接配置されてそこから絶縁される。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートメモリセルの半導体メモリアレーを形成する自己整
列型方法に係る。又、本発明は、上記形式のフローティ
ングゲートメモリセルの半導体メモリアレーにも係る。
ートメモリセルの半導体メモリアレーを形成する自己整
列型方法に係る。又、本発明は、上記形式のフローティ
ングゲートメモリセルの半導体メモリアレーにも係る。
【０００２】
【従来の技術】フローティングゲートを使用して電荷を
蓄積する不揮発性半導体メモリセルや半導体基体に形成
されたこのような不揮発性メモリセルのメモリアレーが
良く知られている。通常、このようなフローティングゲ
ートメモリセルは、分割ゲート型であるか、又はスタッ
クゲート型である。
蓄積する不揮発性半導体メモリセルや半導体基体に形成
されたこのような不揮発性メモリセルのメモリアレーが
良く知られている。通常、このようなフローティングゲ
ートメモリセルは、分割ゲート型であるか、又はスタッ
クゲート型である。
【０００３】
【発明が解決しようとする課題】半導体フローティング
ゲートメモリセルアレーの製造に直面している問題点の
１つは、ソース、ドレイン、制御ゲート及びフローティ
ングゲートのような種々のコンポーネントの整列であ
る。半導体処理の一体化の設計ルールが緩和されて最小
リソグラフ特徴部が小さくなるにつれて、正確に整列す
る必要性が益々重要になった。又、種々の部分の整列
は、半導体製品の製造収率も決定する。
ゲートメモリセルアレーの製造に直面している問題点の
１つは、ソース、ドレイン、制御ゲート及びフローティ
ングゲートのような種々のコンポーネントの整列であ
る。半導体処理の一体化の設計ルールが緩和されて最小
リソグラフ特徴部が小さくなるにつれて、正確に整列す
る必要性が益々重要になった。又、種々の部分の整列
は、半導体製品の製造収率も決定する。
【０００４】自己整列は、この分野で良く知られてい
る。自己整列とは、１つ以上の材料を伴う１つ以上のス
テップを処理して、そのステップ処理において特徴部が
互いに自動的に整列されるようにする行為を指す。従っ
て、本発明は、自己整列の技術を使用して、フローティ
ングゲートメモリセル型の半導体メモリアレーの製造を
達成する。
る。自己整列とは、１つ以上の材料を伴う１つ以上のス
テップを処理して、そのステップ処理において特徴部が
互いに自動的に整列されるようにする行為を指す。従っ
て、本発明は、自己整列の技術を使用して、フローティ
ングゲートメモリセル型の半導体メモリアレーの製造を
達成する。
【０００５】単一ウエハ上のメモリセルの数を最大にす
るためにメモリセルアレーのサイズを縮小することが絶
えず必要である。メモリセルを対に形成し、各対が単一
のソース領域を共用し、そして隣接対のセルが共通のド
レイン領域を共用するようにして、メモリセルアレーの
サイズを減少することが良く知られている。しかしなが
ら、通常は、ドレイン領域へのビットライン接続のため
にアレーの広い領域が指定される。このビットライン領
域は、メモリセル対間のコンタクト開口、及びコンタク
ト対ワードライン間隔によってしばしば占有され、この
間隔は、リソグラフィの世代、コンタクトの整列及びコ
ンタクトの一体化に大きく依存する。更に、ワードライ
ントランジスタのために著しいスペースが指定され、そ
のサイズは、リソグラフィの世代及び接合スケーリング
により設定される。
るためにメモリセルアレーのサイズを縮小することが絶
えず必要である。メモリセルを対に形成し、各対が単一
のソース領域を共用し、そして隣接対のセルが共通のド
レイン領域を共用するようにして、メモリセルアレーの
サイズを減少することが良く知られている。しかしなが
ら、通常は、ドレイン領域へのビットライン接続のため
にアレーの広い領域が指定される。このビットライン領
域は、メモリセル対間のコンタクト開口、及びコンタク
ト対ワードライン間隔によってしばしば占有され、この
間隔は、リソグラフィの世代、コンタクトの整列及びコ
ンタクトの一体化に大きく依存する。更に、ワードライ
ントランジスタのために著しいスペースが指定され、そ
のサイズは、リソグラフィの世代及び接合スケーリング
により設定される。
【０００６】慣習的に、フローティングゲートは、消去
動作中にフローティングゲートから電子を移動するのに
使用されるファウラー・ノルトハイムのトンネル現象を
向上させるために、制御ゲートに面した鋭いエッジで形
成される。この鋭いエッジは、通常、フローティングゲ
ートポリの上面を不均一に酸化又は部分的エッチングす
ることにより形成される。しかしながら、フローティン
グゲートの寸法が小さくなるにつれて、この鋭いエッジ
をこのように形成することが益々困難になる。
動作中にフローティングゲートから電子を移動するのに
使用されるファウラー・ノルトハイムのトンネル現象を
向上させるために、制御ゲートに面した鋭いエッジで形
成される。この鋭いエッジは、通常、フローティングゲ
ートポリの上面を不均一に酸化又は部分的エッチングす
ることにより形成される。しかしながら、フローティン
グゲートの寸法が小さくなるにつれて、この鋭いエッジ
をこのように形成することが益々困難になる。
【０００７】又、メモリセルアレーのプログラミング効
率を改善することも必要である。従来のプログラミング
構成では、チャンネル領域の電子がフローティングゲー
トに平行な経路に流れ、比較的少数の加熱された電子が
フローティングゲートに注入される。推定プログラム効
率（全電子数に対する注入電子数）は、約１／１０００
と推定される。
率を改善することも必要である。従来のプログラミング
構成では、チャンネル領域の電子がフローティングゲー
トに平行な経路に流れ、比較的少数の加熱された電子が
フローティングゲートに注入される。推定プログラム効
率（全電子数に対する注入電子数）は、約１／１０００
と推定される。
【０００８】基体の非プレーナ部分上にメモリセルエレ
メントを形成することが知られている。例えば、米国特
許第５，７８０，３４１号（オグラ氏）は、基体表面に
形成されたステップチャンネルを含む多数のメモリデバ
イス構成を開示している。ステップチャンネルの目的
は、ホット電子をフローティングゲートに効率的に注入
することであるが、これらメモリデバイス設計は、メモ
リセルエレメントのサイズ及び形成を最適化するのが困
難であると共に、効率的で且つ信頼性のあるオペレーシ
ョンのために動作パラメータが必要であるという点で依
然として欠点がある。そこで、プログラミング効率を向
上しながら、セルサイズを著しく減少した不揮発性のフ
ローティングゲート型メモリセルアレーが要望される。
メントを形成することが知られている。例えば、米国特
許第５，７８０，３４１号（オグラ氏）は、基体表面に
形成されたステップチャンネルを含む多数のメモリデバ
イス構成を開示している。ステップチャンネルの目的
は、ホット電子をフローティングゲートに効率的に注入
することであるが、これらメモリデバイス設計は、メモ
リセルエレメントのサイズ及び形成を最適化するのが困
難であると共に、効率的で且つ信頼性のあるオペレーシ
ョンのために動作パラメータが必要であるという点で依
然として欠点がある。そこで、プログラミング効率を向
上しながら、セルサイズを著しく減少した不揮発性のフ
ローティングゲート型メモリセルアレーが要望される。
【０００９】
【課題を解決するための手段】本発明は、サイズを減少
し且つ新規な構造を有するメモリセルを形成する自己整
列型方法及びそれにより形成されたメモリセルアレーを
提供することにより、上述した問題を解消する。本発明
は、電気的にプログラム可能で且つ消去可能なメモリデ
バイスのアレーであって、表面を有する第１導電型の半
導体材料の基体と、この基体上に形成され、互いに実質
的に平行で且つ第１方向に延びる離間された分離領域と
を備え、隣接分離領域の各対間に活性領域を備え、そし
て各活性領域が複数のメモリセル対を含むようなメモリ
デバイスのアレーを提供する。各メモリセル対は、基体
の表面へと形成されて一対の対向する側壁を含むトレン
チと、このトレンチの下で基体に形成された第１領域
と、基体に形成された一対の第２領域とを含み、基体内
で第１領域と一方の第２領域との間に一対のチャンネル
領域が各々形成され、第１及び第２領域は、第２導電型
を有し、そして各チャンネル領域は、実質的に対向する
トレンチ側壁の一方に沿って延びる第１部分と、実質的
に基体の表面に沿って延びる第２部分とを含み、更に、
一対の導電性フローティングゲートを含み、その各々
は、少なくともその下部が、トレンチにおいてチャンネ
ル領域の第１部分の１つに隣接配置されてそこから絶縁
されて、チャンネル領域のその１つの第１部分の導電率
を制御し、そして更に、一対の導電性制御ゲートを含
み、その各々は、チャンネル領域の第２部分の１つの上
に配置されてそこから絶縁されて、チャンネル領域のそ
の１つの第２部分の導電率を制御し、制御ゲートとフロ
ーティングゲートとの間にはせいぜい部分的な垂直方向
の重畳しか存在しない。
し且つ新規な構造を有するメモリセルを形成する自己整
列型方法及びそれにより形成されたメモリセルアレーを
提供することにより、上述した問題を解消する。本発明
は、電気的にプログラム可能で且つ消去可能なメモリデ
バイスのアレーであって、表面を有する第１導電型の半
導体材料の基体と、この基体上に形成され、互いに実質
的に平行で且つ第１方向に延びる離間された分離領域と
を備え、隣接分離領域の各対間に活性領域を備え、そし
て各活性領域が複数のメモリセル対を含むようなメモリ
デバイスのアレーを提供する。各メモリセル対は、基体
の表面へと形成されて一対の対向する側壁を含むトレン
チと、このトレンチの下で基体に形成された第１領域
と、基体に形成された一対の第２領域とを含み、基体内
で第１領域と一方の第２領域との間に一対のチャンネル
領域が各々形成され、第１及び第２領域は、第２導電型
を有し、そして各チャンネル領域は、実質的に対向する
トレンチ側壁の一方に沿って延びる第１部分と、実質的
に基体の表面に沿って延びる第２部分とを含み、更に、
一対の導電性フローティングゲートを含み、その各々
は、少なくともその下部が、トレンチにおいてチャンネ
ル領域の第１部分の１つに隣接配置されてそこから絶縁
されて、チャンネル領域のその１つの第１部分の導電率
を制御し、そして更に、一対の導電性制御ゲートを含
み、その各々は、チャンネル領域の第２部分の１つの上
に配置されてそこから絶縁されて、チャンネル領域のそ
の１つの第２部分の導電率を制御し、制御ゲートとフロ
ーティングゲートとの間にはせいぜい部分的な垂直方向
の重畳しか存在しない。
【００１０】本発明の別の特徴において、電気的にプロ
グラム可能で且つ消去可能なメモリデバイスのアレーを
形成する方法は、実質的に互いに平行で且つ第１方向に
延びる離間された分離領域を半導体基体上に形成し、隣
接分離領域の各対間には活性領域を設け、上記基体は表
面を有しそして第１導電型であり、更に、各活性領域に
複数のメモリセル対を形成するという段階を含む。各メ
モリセル対の形成は、次のことを含み、即ち、一対の対
向する側壁を有するトレンチを基体の表面へと形成し、
トレンチの下で基体に第１領域を形成し、基体に一対の
第２領域を形成し、基体内では第１領域と一方の第２領
域との間に一対のチャンネル領域が各々形成され、第１
及び第２領域は第２導電型を有し、そして各チャンネル
領域は、実質的に対向するトレンチ側壁の一方に沿って
延びる第１部分と、実質的に基体の表面に沿って延びる
第２部分とを含み、更に、一対の導電性フローティング
ゲートを形成し、その各々は、少なくともその下部が、
トレンチにおいてチャンネル領域の第１部分の１つに隣
接配置されてそこから絶縁されて、チャンネル領域のそ
の１つの第１部分の導電率を制御し、そして更に、一対
の導電性制御ゲートを形成し、その各々は、チャンネル
領域の第２部分の１つの上に配置されてそこから絶縁さ
れて、チャンネル領域のその１つの第２部分の導電率を
制御し、制御ゲートとフローティングゲートとの間には
せいぜい部分的な垂直方向の重畳しかないようにする。
グラム可能で且つ消去可能なメモリデバイスのアレーを
形成する方法は、実質的に互いに平行で且つ第１方向に
延びる離間された分離領域を半導体基体上に形成し、隣
接分離領域の各対間には活性領域を設け、上記基体は表
面を有しそして第１導電型であり、更に、各活性領域に
複数のメモリセル対を形成するという段階を含む。各メ
モリセル対の形成は、次のことを含み、即ち、一対の対
向する側壁を有するトレンチを基体の表面へと形成し、
トレンチの下で基体に第１領域を形成し、基体に一対の
第２領域を形成し、基体内では第１領域と一方の第２領
域との間に一対のチャンネル領域が各々形成され、第１
及び第２領域は第２導電型を有し、そして各チャンネル
領域は、実質的に対向するトレンチ側壁の一方に沿って
延びる第１部分と、実質的に基体の表面に沿って延びる
第２部分とを含み、更に、一対の導電性フローティング
ゲートを形成し、その各々は、少なくともその下部が、
トレンチにおいてチャンネル領域の第１部分の１つに隣
接配置されてそこから絶縁されて、チャンネル領域のそ
の１つの第１部分の導電率を制御し、そして更に、一対
の導電性制御ゲートを形成し、その各々は、チャンネル
領域の第２部分の１つの上に配置されてそこから絶縁さ
れて、チャンネル領域のその１つの第２部分の導電率を
制御し、制御ゲートとフローティングゲートとの間には
せいぜい部分的な垂直方向の重畳しかないようにする。
【００１１】
【発明の実施の形態】本発明の他の目的及び特徴は、以
下の説明、請求の範囲及び添付図面から容易に明らかと
なろう。本発明の方法は、図１Ａ−１Ｆ及び図２Ａ−２
Ｑ（これらは、本発明のメモリセルアレーを形成する処
理ステップを示す）、及び図３Ａ−３Ｑ（これらは、半
導体構造体の周辺領域を形成する処理ステップを示す）
に示されている。この方法は、この分野で良く知られた
好ましくはＰ型の半導体基体１０で始まる。以下に述べ
る層の厚みは、設計ルール及びプロセス技術の世代に依
存する。ここでは、０．１０ミクロンプロセスについて
説明する。しかしながら、本発明は、特定のプロセス技
術世代にも、以下に述べるプロセスパラメータの特定値
にも限定されるものではない。
下の説明、請求の範囲及び添付図面から容易に明らかと
なろう。本発明の方法は、図１Ａ−１Ｆ及び図２Ａ−２
Ｑ（これらは、本発明のメモリセルアレーを形成する処
理ステップを示す）、及び図３Ａ−３Ｑ（これらは、半
導体構造体の周辺領域を形成する処理ステップを示す）
に示されている。この方法は、この分野で良く知られた
好ましくはＰ型の半導体基体１０で始まる。以下に述べ
る層の厚みは、設計ルール及びプロセス技術の世代に依
存する。ここでは、０．１０ミクロンプロセスについて
説明する。しかしながら、本発明は、特定のプロセス技
術世代にも、以下に述べるプロセスパラメータの特定値
にも限定されるものではない。
【００１２】分離領域の形成
図１Ａ−１Ｆは、基体上に分離領域を形成する公知のＳ
ＴＩ方法を示す。図１Ａは、この分野で良く知られた好
ましくはＰ型の半導体基体１０（又は半導体ウェル）の
上面図である。第１及び第２の材料層１２及び１４が基
体上に形成される（例えば、成長又は付着される）。例
えば、第１層１２は、酸化又は酸化物付着（例えば、化
学蒸着即ちＣＶＤ）のような良く知られた技術により基
体１０上に約５０−１５０Åの厚みに形成された二酸化
シリコン（以下、「酸化物」という）である。窒素ドー
プの酸化物又は他の絶縁誘電体も使用できる。第２層１
４は、好ましくはＣＶＤ又はＰＥＣＶＤにより酸化物層
１２上に約１０００−５０００Åの厚みに形成された窒
化シリコン（以下、「窒化物」という）である。図１Ｂ
は、それにより生じる構造体の断面図である。
ＴＩ方法を示す。図１Ａは、この分野で良く知られた好
ましくはＰ型の半導体基体１０（又は半導体ウェル）の
上面図である。第１及び第２の材料層１２及び１４が基
体上に形成される（例えば、成長又は付着される）。例
えば、第１層１２は、酸化又は酸化物付着（例えば、化
学蒸着即ちＣＶＤ）のような良く知られた技術により基
体１０上に約５０−１５０Åの厚みに形成された二酸化
シリコン（以下、「酸化物」という）である。窒素ドー
プの酸化物又は他の絶縁誘電体も使用できる。第２層１
４は、好ましくはＣＶＤ又はＰＥＣＶＤにより酸化物層
１２上に約１０００−５０００Åの厚みに形成された窒
化シリコン（以下、「窒化物」という）である。図１Ｂ
は、それにより生じる構造体の断面図である。
【００１３】第１及び第２の層１２／１４が形成される
と、適当なホトレジスト材料１６を窒化物層１４に付着
し、そしてマスキングステップを実行して、図１Ｃに示
すように、Ｙ即ち列方向に延びるある領域（縞１８）か
らホトレジスト材料を選択的に除去する。ホトレジスト
材料１６が除去された場所で、露出された窒化物層１４
及び酸化物層１２を、縞１８において標準的なエッチン
グ技術（即ち非等方性窒化物及び酸化物／誘電体エッチ
ングプロセス）を使用してエッチング除去し、構造体に
トレンチ２０を形成する。隣接する縞１８間の距離Ｗ
は、使用するプロセスの最小リソグラフ特徴と同程度に
小さい。次いで、シリコンエッチングプロセスを使用し
て、トレンチ２０を、図１Ｄに示すように、シリコン基
体１０まで拡張する（例えば、約５００Åないし数ミク
ロンの深さまで）。ホトレジスト１６が除去されなかっ
た場所には、窒化物層１４及び酸化物層１２が維持され
る。図１Ｄに示されたそれにより生じる構造体は、ここ
で、分離領域２４とインターレースされた活性領域２２
を定義する。
と、適当なホトレジスト材料１６を窒化物層１４に付着
し、そしてマスキングステップを実行して、図１Ｃに示
すように、Ｙ即ち列方向に延びるある領域（縞１８）か
らホトレジスト材料を選択的に除去する。ホトレジスト
材料１６が除去された場所で、露出された窒化物層１４
及び酸化物層１２を、縞１８において標準的なエッチン
グ技術（即ち非等方性窒化物及び酸化物／誘電体エッチ
ングプロセス）を使用してエッチング除去し、構造体に
トレンチ２０を形成する。隣接する縞１８間の距離Ｗ
は、使用するプロセスの最小リソグラフ特徴と同程度に
小さい。次いで、シリコンエッチングプロセスを使用し
て、トレンチ２０を、図１Ｄに示すように、シリコン基
体１０まで拡張する（例えば、約５００Åないし数ミク
ロンの深さまで）。ホトレジスト１６が除去されなかっ
た場所には、窒化物層１４及び酸化物層１２が維持され
る。図１Ｄに示されたそれにより生じる構造体は、ここ
で、分離領域２４とインターレースされた活性領域２２
を定義する。
【００１４】この構造体は、残留ホトレジスト１６を除
去するように更に処置される。次いで、厚い酸化物層を
付着することにより二酸化シリコンのような分離材料を
トレンチ２０に形成した後に、化学的−機械的ポリシン
グ即ちＣＭＰエッチングを行って（窒化物層１４をエッ
チングストッパーとして使用して）、図１Ｅに示すよう
に、トレンチ２０における酸化物ブロック２０を除いて
酸化物層を除去する。次いで、窒化物／酸化物エッチン
グプロセスを使用して、残留窒化物及び酸化物層１４／
１２を除去し、図１Ｆに示すように、分離領域２４に沿
って延びるＳＴＩ酸化物ブロック２６を残す。
去するように更に処置される。次いで、厚い酸化物層を
付着することにより二酸化シリコンのような分離材料を
トレンチ２０に形成した後に、化学的−機械的ポリシン
グ即ちＣＭＰエッチングを行って（窒化物層１４をエッ
チングストッパーとして使用して）、図１Ｅに示すよう
に、トレンチ２０における酸化物ブロック２０を除いて
酸化物層を除去する。次いで、窒化物／酸化物エッチン
グプロセスを使用して、残留窒化物及び酸化物層１４／
１２を除去し、図１Ｆに示すように、分離領域２４に沿
って延びるＳＴＩ酸化物ブロック２６を残す。
【００１５】上述したＳＴＩ分離方法は、分離領域２４
を形成する好ましい方法である。しかしながら、それと
は別に、良く知られたＬＯＣＯＳ分離方法（例えば、く
ぼみＬＯＣＯＳ、ポリ緩衝ＬＯＣＯＳ等）を使用するこ
ともでき、この場合、トレンチ２０は基体まで延びず、
そして基体の表面においてストライプ領域１８に分離材
料を形成することができる。図１Ａ−１Ｆは、分離領域
２４により分離された活性領域２２にメモリセルの列が
形成される基体のメモリセルアレー領域を示している。
又、基体１０は、少なくとも１つの周囲領域２８も含
み、ここには制御回路が形成され、これを使用して、メ
モリセルアレー領域に形成されたメモリセルを動作する
ことに注意されたい。又、上述した同じＳＴＩ又はＬＯ
ＣＯＳプロセス中に周囲領域２８に分離ブロック２６も
形成されるのが好ましい。
を形成する好ましい方法である。しかしながら、それと
は別に、良く知られたＬＯＣＯＳ分離方法（例えば、く
ぼみＬＯＣＯＳ、ポリ緩衝ＬＯＣＯＳ等）を使用するこ
ともでき、この場合、トレンチ２０は基体まで延びず、
そして基体の表面においてストライプ領域１８に分離材
料を形成することができる。図１Ａ−１Ｆは、分離領域
２４により分離された活性領域２２にメモリセルの列が
形成される基体のメモリセルアレー領域を示している。
又、基体１０は、少なくとも１つの周囲領域２８も含
み、ここには制御回路が形成され、これを使用して、メ
モリセルアレー領域に形成されたメモリセルを動作する
ことに注意されたい。又、上述した同じＳＴＩ又はＬＯ
ＣＯＳプロセス中に周囲領域２８に分離ブロック２６も
形成されるのが好ましい。
【００１６】メモリセルの形成
図１Ｆに示す構造体は、更に、次のように処理される。
図２Ａ−２Ｑは、図１Ｆに直交する方向から（図１Ｃ及
び１Ｆに示された線２Ａ−２Ａに沿って）見た活性領域
２２における構造体の断面図であり、そして図３Ａ−３
Ｑは、周囲領域２８における構造体の断面図であり、本
発明のプロセスにおける次々のステップが両方の領域に
おいて同時に実行されるところを示す。
図２Ａ−２Ｑは、図１Ｆに直交する方向から（図１Ｃ及
び１Ｆに示された線２Ａ−２Ａに沿って）見た活性領域
２２における構造体の断面図であり、そして図３Ａ−３
Ｑは、周囲領域２８における構造体の断面図であり、本
発明のプロセスにおける次々のステップが両方の領域に
おいて同時に実行されるところを示す。
【００１７】最初に、図２Ａ及び３Ａに示すように、基
体１０上に絶縁層３０（好ましくは酸化物又は窒素ドー
プ酸化物）を形成する。このとき、基体１０の活性領域
部分は、周囲領域２８に対してメモリデバイスのセルア
レー部分を良好に独立して制御するためにドープするこ
とができる。このようなドーピングは、Ｖtインプラン
ト又はセルウェルインプラントとしばしば称され、この
技術でよく知られている。このインプラント中に、周囲
領域は、ホトレジスト層により保護され、これは、全構
造体上に付着され、そして基体のメモリセルアレー領域
のみから除去される。
体１０上に絶縁層３０（好ましくは酸化物又は窒素ドー
プ酸化物）を形成する。このとき、基体１０の活性領域
部分は、周囲領域２８に対してメモリデバイスのセルア
レー部分を良好に独立して制御するためにドープするこ
とができる。このようなドーピングは、Ｖtインプラン
ト又はセルウェルインプラントとしばしば称され、この
技術でよく知られている。このインプラント中に、周囲
領域は、ホトレジスト層により保護され、これは、全構
造体上に付着され、そして基体のメモリセルアレー領域
のみから除去される。
【００１８】次いで、窒化物のような硬いマスク材料の
厚い層３２を酸化物層３０上に形成する（例えば、〜３
５００Å厚み）。次いで、窒化物層３２にホトレジスト
（マスキング）材料を付着し、そしてマスキングステッ
プを実行して、選択された平行な縞領域からホトレジス
ト材料を除去することにより、窒化物層３２に複数の平
行な第２トレンチ３４を形成する。非等方性窒化物エッ
チングを使用して、縞領域における窒化物層３２の露出
部分を除去し、酸化物層３０まで延びてそれを露出させ
る第２トレンチ３４を残す。ホトレジストを除去した後
に、非等方性酸化物エッチングを使用して、酸化物層３
０の露出部分を除去し、そして第２トレンチ３４を基体
１０まで延ばす。次いで、シリコンの非等方性エッチン
グプロセスを使用して、各活性領域２２において第２ト
レンチ３４を基体１０まで延ばす（例えば、０．１５μ
ｍ技術では約５００Åないし数ミクロンである約１特徴
部サイズの深さまで）。或いは又、トレンチ３４を基体
１０まで形成した後にホトレジストを除去することもで
きる。それにより生じる活性／周囲領域２２／２８が図
２Ｂ／３Ｂに示されている。
厚い層３２を酸化物層３０上に形成する（例えば、〜３
５００Å厚み）。次いで、窒化物層３２にホトレジスト
（マスキング）材料を付着し、そしてマスキングステッ
プを実行して、選択された平行な縞領域からホトレジス
ト材料を除去することにより、窒化物層３２に複数の平
行な第２トレンチ３４を形成する。非等方性窒化物エッ
チングを使用して、縞領域における窒化物層３２の露出
部分を除去し、酸化物層３０まで延びてそれを露出させ
る第２トレンチ３４を残す。ホトレジストを除去した後
に、非等方性酸化物エッチングを使用して、酸化物層３
０の露出部分を除去し、そして第２トレンチ３４を基体
１０まで延ばす。次いで、シリコンの非等方性エッチン
グプロセスを使用して、各活性領域２２において第２ト
レンチ３４を基体１０まで延ばす（例えば、０．１５μ
ｍ技術では約５００Åないし数ミクロンである約１特徴
部サイズの深さまで）。或いは又、トレンチ３４を基体
１０まで形成した後にホトレジストを除去することもで
きる。それにより生じる活性／周囲領域２２／２８が図
２Ｂ／３Ｂに示されている。
【００１９】次いで、第２トレンチ３４の露出シリコン
に沿って絶縁材料層３６を形成し（好ましくは熱酸化又
はＣＶＤ酸化物プロセスを使用して）、これは、第２ト
レンチの底及び下部側壁を形成する（例えば、〜６０Å
ないし１５０Å厚み）。次いで、構造体上に厚いポリシ
リコン層３８（以下「ポリ」という）を形成し、これ
は、第２トレンチ３４に充填される。ポリ層３８は、イ
オンインプラント又は現場でのドープポリプロセスによ
りドープすることができる（例えば、ｎ＋）。それによ
り生じる活性／周囲領域２２／２８が図２Ｃ／３Ｃに示
されている。
に沿って絶縁材料層３６を形成し（好ましくは熱酸化又
はＣＶＤ酸化物プロセスを使用して）、これは、第２ト
レンチの底及び下部側壁を形成する（例えば、〜６０Å
ないし１５０Å厚み）。次いで、構造体上に厚いポリシ
リコン層３８（以下「ポリ」という）を形成し、これ
は、第２トレンチ３４に充填される。ポリ層３８は、イ
オンインプラント又は現場でのドープポリプロセスによ
りドープすることができる（例えば、ｎ＋）。それによ
り生じる活性／周囲領域２２／２８が図２Ｃ／３Ｃに示
されている。
【００２０】ポリエッチングプロセス（例えば、窒化物
層３２をエッチングストッパーとして使用するＣＭＰプ
ロセス）を使用して、第２トレンチ３４に残されたまま
となるポリシリコン３８のブロック４０を除いて、ポリ
層３８を除去する。次いで、制御型ポリエッチングを使
用して、ポリブロック４０の高さを下げ、図２Ｄ／３Ｄ
に示すように、ポリブロック４０の頂部は、基体の表面
より上であるが、分離領域２４におけるＳＴＩブロック
２６の頂部より下に配置される。
層３２をエッチングストッパーとして使用するＣＭＰプ
ロセス）を使用して、第２トレンチ３４に残されたまま
となるポリシリコン３８のブロック４０を除いて、ポリ
層３８を除去する。次いで、制御型ポリエッチングを使
用して、ポリブロック４０の高さを下げ、図２Ｄ／３Ｄ
に示すように、ポリブロック４０の頂部は、基体の表面
より上であるが、分離領域２４におけるＳＴＩブロック
２６の頂部より下に配置される。
【００２１】次いで、別の任意のポリエッチングを実行
して、図２Ｅに示すように、ポリブロック４０の頂部に
（第２トレンチの側壁に隣接して）傾斜部分４２を形成
する。次いで、熱酸化プロセスを実行して、傾斜部分４
２の尖端を形成又は増強し、これは、図２Ｆに示すよう
に、ポリブロック４０の露出上面を酸化させる（その上
に酸化物層４６を形成する）。次いで、第２トレンチ３
４の側壁に沿って酸化物スペーサ４８を形成する。スペ
ーサの形成は公知であり、構造体の輪郭上に材料を付着
した後に非等方性エッチングプロセスを行うことを含
み、これにより、構造体の水平面から材料が除去される
一方、構造体の垂直方向を向いた表面上では材料がほぼ
そのまま残される（丸み付けされた上面をもつ）。スペ
ーサ４８は、構造体上に酸化物を付着し（例えば、約３
００ないし１０００Å厚み）、その後、非等方性酸化物
エッチングを行うことにより形成される。又、この酸化
物エッチングは、第２トレンチ３４の各々において酸化
物層４６の中央部分も除去する。その周囲部分２８は、
何ら影響なく残される。それにより生じる活性／周囲領
域２２／２８が図２Ｇ／３Ｇに示されている。
して、図２Ｅに示すように、ポリブロック４０の頂部に
（第２トレンチの側壁に隣接して）傾斜部分４２を形成
する。次いで、熱酸化プロセスを実行して、傾斜部分４
２の尖端を形成又は増強し、これは、図２Ｆに示すよう
に、ポリブロック４０の露出上面を酸化させる（その上
に酸化物層４６を形成する）。次いで、第２トレンチ３
４の側壁に沿って酸化物スペーサ４８を形成する。スペ
ーサの形成は公知であり、構造体の輪郭上に材料を付着
した後に非等方性エッチングプロセスを行うことを含
み、これにより、構造体の水平面から材料が除去される
一方、構造体の垂直方向を向いた表面上では材料がほぼ
そのまま残される（丸み付けされた上面をもつ）。スペ
ーサ４８は、構造体上に酸化物を付着し（例えば、約３
００ないし１０００Å厚み）、その後、非等方性酸化物
エッチングを行うことにより形成される。又、この酸化
物エッチングは、第２トレンチ３４の各々において酸化
物層４６の中央部分も除去する。その周囲部分２８は、
何ら影響なく残される。それにより生じる活性／周囲領
域２２／２８が図２Ｇ／３Ｇに示されている。
【００２２】その後、非等方性ポリエッチングを、ある
酸化物エッチング（トレンチ３４に沿ってＳＴＩ酸化物
の高さを調整するための）と組み合わせて実行し、これ
は、酸化物スペーサ４８により保護されないポリブロッ
ク４０の中央部分を除去し、図２Ｈに示すように、第２
トレンチ３４の各々に一対の対向するポリブロック４０
ａを残す。次いで、絶縁材付着及び非等方性エッチバッ
クプロセスを使用して、第２トレンチ３４内でポリブロ
ック４０ａの露出側面に沿って絶縁層５０を形成する。
絶縁材料はいかなる絶縁材でもよい（例えば、ＯＮＯ：
酸化物／窒化物／酸化物、又は他の高い誘電体材料）。
絶縁材料が酸化物であって、酸化物付着／エッチングプ
ロセスが酸化物スペーサ４８の厚みを増加しそして各第
２トレンチ３４の底において酸化物層３６の露出部分を
除去して、図２Ｉ／３Ｉに示すように、基体を露出させ
るのが好ましい。
酸化物エッチング（トレンチ３４に沿ってＳＴＩ酸化物
の高さを調整するための）と組み合わせて実行し、これ
は、酸化物スペーサ４８により保護されないポリブロッ
ク４０の中央部分を除去し、図２Ｈに示すように、第２
トレンチ３４の各々に一対の対向するポリブロック４０
ａを残す。次いで、絶縁材付着及び非等方性エッチバッ
クプロセスを使用して、第２トレンチ３４内でポリブロ
ック４０ａの露出側面に沿って絶縁層５０を形成する。
絶縁材料はいかなる絶縁材でもよい（例えば、ＯＮＯ：
酸化物／窒化物／酸化物、又は他の高い誘電体材料）。
絶縁材料が酸化物であって、酸化物付着／エッチングプ
ロセスが酸化物スペーサ４８の厚みを増加しそして各第
２トレンチ３４の底において酸化物層３６の露出部分を
除去して、図２Ｉ／３Ｉに示すように、基体を露出させ
るのが好ましい。
【００２３】次いで、基体がＰ型であるかＮ型であるか
に基づいて、砒素、燐、硼素及び／又はアンチモン（及
び考えられるアニール）を含む適当なイオンインプラン
テーションを、構造体の表面にわたって行って、第２ト
レンチ３４の底に露出された基体部分に第１（ソース）
領域５２を形成する。このソース領域５２は、第２トレ
ンチ３４に自己整列され、そして基体の第１導電型（例
えば、Ｐ型）とは異なる第２導電型（例えば、Ｎ型）を
有する。又、イオンは、窒化物層３２に著しい作用を与
えない。それにより生じる活性／周囲領域２２／２８が
図２Ｊ／３Ｊに示されている。
に基づいて、砒素、燐、硼素及び／又はアンチモン（及
び考えられるアニール）を含む適当なイオンインプラン
テーションを、構造体の表面にわたって行って、第２ト
レンチ３４の底に露出された基体部分に第１（ソース）
領域５２を形成する。このソース領域５２は、第２トレ
ンチ３４に自己整列され、そして基体の第１導電型（例
えば、Ｐ型）とは異なる第２導電型（例えば、Ｎ型）を
有する。又、イオンは、窒化物層３２に著しい作用を与
えない。それにより生じる活性／周囲領域２２／２８が
図２Ｊ／３Ｊに示されている。
【００２４】ポリ付着ステップ及びそれに続くポリＣＭ
Ｐエッチング（窒化物層３２をエッチングストッパーと
して使用する）を使用して、図２Ｋに示すように、第２
トレンチ３４にポリブロック５４を充填する。その後、
窒化物エッチングを行って、窒化物層３２を除去し、ポ
リブロック４０ａの上縁を露出させる。次いで、熱酸
化、酸化物付着又はその両方により、ポリブロック４０
ａの露出した上縁にトンネル酸化物層５６を形成する。
又、この酸化物形成ステップは、ポリブロック５４の露
出した上面に酸化物層５８を形成すると共に、基体１０
上の酸化物層３０をおそらく厚くする。このときに、活
性領域２２をマスクすることにより、周囲領域２８にお
いて任意のＶtインプランテーションを行うことができ
る。それにより生じる活性／周囲領域２２／２８が図２
Ｌ／３Ｌに示されている。
Ｐエッチング（窒化物層３２をエッチングストッパーと
して使用する）を使用して、図２Ｋに示すように、第２
トレンチ３４にポリブロック５４を充填する。その後、
窒化物エッチングを行って、窒化物層３２を除去し、ポ
リブロック４０ａの上縁を露出させる。次いで、熱酸
化、酸化物付着又はその両方により、ポリブロック４０
ａの露出した上縁にトンネル酸化物層５６を形成する。
又、この酸化物形成ステップは、ポリブロック５４の露
出した上面に酸化物層５８を形成すると共に、基体１０
上の酸化物層３０をおそらく厚くする。このときに、活
性領域２２をマスクすることにより、周囲領域２８にお
いて任意のＶtインプランテーションを行うことができ
る。それにより生じる活性／周囲領域２２／２８が図２
Ｌ／３Ｌに示されている。
【００２５】酸化物層３０は、活性領域において両メモ
リセルに対するゲート酸化物として働くと共に、周囲領
域において制御回路として働く。各デバイスに対し、ゲ
ート酸化物の厚みは、その最大動作電圧を指示する。従
って、制御回路のあるものが制御回路のメモリセル又は
他のデバイスとは異なる電圧で動作することが望まれる
場合には、プロセスのこの時点でゲート酸化物３２の厚
みを変更することができる。例えば、これに限定される
ものではないが、構造体上にホトレジスト６０を形成し
た後に、マスキングステップを行って、周囲領域におい
てホトレジストの一部分を選択的に除去し、酸化物層３
０の一部分を露出させる。酸化物層３０の露出された部
分は、薄くすることもできるし（例えば、制御エッチン
グを使用することにより）、又は図２Ｍ／３Ｍに示すよ
うに、所望の厚みを有する酸化物層３０ａに置き換える
こともできる（例えば、酸化物エッチング及び酸化物付
着により）。
リセルに対するゲート酸化物として働くと共に、周囲領
域において制御回路として働く。各デバイスに対し、ゲ
ート酸化物の厚みは、その最大動作電圧を指示する。従
って、制御回路のあるものが制御回路のメモリセル又は
他のデバイスとは異なる電圧で動作することが望まれる
場合には、プロセスのこの時点でゲート酸化物３２の厚
みを変更することができる。例えば、これに限定される
ものではないが、構造体上にホトレジスト６０を形成し
た後に、マスキングステップを行って、周囲領域におい
てホトレジストの一部分を選択的に除去し、酸化物層３
０の一部分を露出させる。酸化物層３０の露出された部
分は、薄くすることもできるし（例えば、制御エッチン
グを使用することにより）、又は図２Ｍ／３Ｍに示すよ
うに、所望の厚みを有する酸化物層３０ａに置き換える
こともできる（例えば、酸化物エッチング及び酸化物付
着により）。
【００２６】ホトレジスト６０を除去した後に、ポリ付
着ステップを使用して、構造体上にポリ層６２を形成す
る（例えば、約５００−３０００Å厚み）。その後に、
ホトレジスト付着及びマスキングステップを行って、図
２Ｎ／３Ｎに示すように、周囲領域２８においてポリ層
上にホトレジストブロック６４を形成する。次いで、非
等方性ポリエッチングを使用して、ホトレジストブロッ
ク６４の下のポリブロック６６（周囲領域２８におい
て）及び酸化物スペーサ４８に隣接するポリスペーサ６
８（活性領域２２において）を除いて、ポリ層６２を除
去する。適当なイオンインプランテーション（及びアニ
ール）を使用して、デバイスに対し、基体の活性領域に
第２（ドレイン）領域７０を形成すると共に、基体の周
囲領域２８にソース／ドレイン領域７２／７４を形成す
る。それにより生じる活性／周囲領域２２／２８が図２
Ｏ／３Ｏに示されている。
着ステップを使用して、構造体上にポリ層６２を形成す
る（例えば、約５００−３０００Å厚み）。その後に、
ホトレジスト付着及びマスキングステップを行って、図
２Ｎ／３Ｎに示すように、周囲領域２８においてポリ層
上にホトレジストブロック６４を形成する。次いで、非
等方性ポリエッチングを使用して、ホトレジストブロッ
ク６４の下のポリブロック６６（周囲領域２８におい
て）及び酸化物スペーサ４８に隣接するポリスペーサ６
８（活性領域２２において）を除いて、ポリ層６２を除
去する。適当なイオンインプランテーション（及びアニ
ール）を使用して、デバイスに対し、基体の活性領域に
第２（ドレイン）領域７０を形成すると共に、基体の周
囲領域２８にソース／ドレイン領域７２／７４を形成す
る。それにより生じる活性／周囲領域２２／２８が図２
Ｏ／３Ｏに示されている。
【００２７】次いで、ホトレジストブロック６４を除去
した後、絶縁材料付着及び非等方性エッチングにより絶
縁スペーサ７６を形成し（例えば、窒化物又は酸化
物）、そしてポリスペーサ６８、酸化物スペーサ４８及
びポリブロック６６に対して配置する。次いで、金属付
着ステップを実行して、タングステン、コバルト、チタ
ン、ニッケル、白金、又はモリブデンのような金属を活
性及び周囲領域２２／２８に付着する。次いで、構造体
をアニールし、ポリスペーサ６８及びポリブロック６６
の露出された頂部へ高温金属を流して浸透させ、金属化
ポリシリコンの導電層７８（ポリサイド）を形成するこ
とができる。残留構造体に付着された金属は、金属エッ
チングプロセスにより除去される。それにより生じる活
性／周囲領域２２／２８が図２Ｐ／３Ｐに示されてい
る。
した後、絶縁材料付着及び非等方性エッチングにより絶
縁スペーサ７６を形成し（例えば、窒化物又は酸化
物）、そしてポリスペーサ６８、酸化物スペーサ４８及
びポリブロック６６に対して配置する。次いで、金属付
着ステップを実行して、タングステン、コバルト、チタ
ン、ニッケル、白金、又はモリブデンのような金属を活
性及び周囲領域２２／２８に付着する。次いで、構造体
をアニールし、ポリスペーサ６８及びポリブロック６６
の露出された頂部へ高温金属を流して浸透させ、金属化
ポリシリコンの導電層７８（ポリサイド）を形成するこ
とができる。残留構造体に付着された金属は、金属エッ
チングプロセスにより除去される。それにより生じる活
性／周囲領域２２／２８が図２Ｐ／３Ｐに示されてい
る。
【００２８】次いで、ＢＰＳＧ又は酸化物のような絶縁
材料８０を全構造体上に形成する。マスキングステップ
を実行して、ドレイン領域７０／７４上にエッチングエ
リアを画成する。マスクされた領域において絶縁材料８
０を選択的にエッチングし、ドレイン領域７０／７４ま
で延びるコンタクト開口を形成する。次いで、コンタク
ト開口に導体金属（例えば、タングステン）を充填し
て、金属コンタクト８２を形成し、これをドレイン領域
７０／７４に電気的に接続する。絶縁材料８０上に金属
マスキングを行うことにより活性及び周囲領域２２／２
８にドレインラインコンタクト８４／８６（例えば、ア
ルミニウム、銅、等）を各々追加して、各活性領域２２
において全てのコンタクト８２（ひいては、全てのドレ
イン領域７０）を一緒に接続すると共に、周囲領域２８
において複数のドレイン領域７４を一緒に接続する。最
終的な活性領域メモリセル構造体が図２Ｑに示され、そ
して最終的な周囲領域制御回路構造体が図３Ｑに示され
ている。
材料８０を全構造体上に形成する。マスキングステップ
を実行して、ドレイン領域７０／７４上にエッチングエ
リアを画成する。マスクされた領域において絶縁材料８
０を選択的にエッチングし、ドレイン領域７０／７４ま
で延びるコンタクト開口を形成する。次いで、コンタク
ト開口に導体金属（例えば、タングステン）を充填し
て、金属コンタクト８２を形成し、これをドレイン領域
７０／７４に電気的に接続する。絶縁材料８０上に金属
マスキングを行うことにより活性及び周囲領域２２／２
８にドレインラインコンタクト８４／８６（例えば、ア
ルミニウム、銅、等）を各々追加して、各活性領域２２
において全てのコンタクト８２（ひいては、全てのドレ
イン領域７０）を一緒に接続すると共に、周囲領域２８
において複数のドレイン領域７４を一緒に接続する。最
終的な活性領域メモリセル構造体が図２Ｑに示され、そ
して最終的な周囲領域制御回路構造体が図３Ｑに示され
ている。
【００２９】図２Ｑに示すように、本発明のプロセス
は、ポリブロック５４の各側にメモリセルが形成された
互いに鏡像関係のメモリセル対を形成する。メモリセル
ごとに、第１及び第２領域５２／７０が各々ソース及び
ドレイン領域を形成する（当業者であれば、ソース及び
ドレインは、動作中に交換可能であることが明らかであ
ろうが）。ポリブロック４０ａは、フローティングゲー
トを構成し、そしてポリスペーサ６８は、制御ゲートを
構成する。各メモリセルに対するチャンネル領域９０
は、ソース及びドレイン５２／７０間にある基体の表面
部分に画成される。各チャンネル領域９０は、ほぼ直角
に一緒に接合された２つの部分を含み、その第１（垂
直）部分９２は、充填された第２トレンチ３４の垂直壁
に沿って延び、そしてその第２（水平）部分９４は、充
填された第２トレンチ３４の側壁とドレイン領域７０と
の間に延びる。メモリセルの各対は、共通のソース領域
５２を共用し、これは、充填された第２トレンチ３４の
下に配置されそしてポリブロック５４と電気的接触す
る。同様に、メモリセルの異なる鏡像セットからの隣接
メモリセル間にも各ドレイン領域７０が共用される。
は、ポリブロック５４の各側にメモリセルが形成された
互いに鏡像関係のメモリセル対を形成する。メモリセル
ごとに、第１及び第２領域５２／７０が各々ソース及び
ドレイン領域を形成する（当業者であれば、ソース及び
ドレインは、動作中に交換可能であることが明らかであ
ろうが）。ポリブロック４０ａは、フローティングゲー
トを構成し、そしてポリスペーサ６８は、制御ゲートを
構成する。各メモリセルに対するチャンネル領域９０
は、ソース及びドレイン５２／７０間にある基体の表面
部分に画成される。各チャンネル領域９０は、ほぼ直角
に一緒に接合された２つの部分を含み、その第１（垂
直）部分９２は、充填された第２トレンチ３４の垂直壁
に沿って延び、そしてその第２（水平）部分９４は、充
填された第２トレンチ３４の側壁とドレイン領域７０と
の間に延びる。メモリセルの各対は、共通のソース領域
５２を共用し、これは、充填された第２トレンチ３４の
下に配置されそしてポリブロック５４と電気的接触す
る。同様に、メモリセルの異なる鏡像セットからの隣接
メモリセル間にも各ドレイン領域７０が共用される。
【００３０】図４は、得られた構造体の上面図で、ビッ
トライン８４及びドレイン領域７０と、活性及び分離領
域２２／２４の両方を横切って延びる制御（ワード）ラ
インとして連続的に形成された制御ゲート６８との間の
相互接続を示す。上述したプロセスは、分離領域２４を
横切って延びるソース領域５２を形成しない（これは、
深いインプラントによるか、又はイオンインプランテー
ションの前に第２トレンチ３４の分離領域部分からＳＴ
Ｉ絶縁材料を除去することにより容易に実行できる）。
しかしながら、ポリブロック５４（ソース領域５２と電
気的に接触する）は、分離領域を横切って隣接活性領域
へ連続的に形成され、そしてソースラインを形成し、そ
の各々は、対にされたメモリセルの各行に対し全てのソ
ース領域を一緒に電気的接続する。
トライン８４及びドレイン領域７０と、活性及び分離領
域２２／２４の両方を横切って延びる制御（ワード）ラ
インとして連続的に形成された制御ゲート６８との間の
相互接続を示す。上述したプロセスは、分離領域２４を
横切って延びるソース領域５２を形成しない（これは、
深いインプラントによるか、又はイオンインプランテー
ションの前に第２トレンチ３４の分離領域部分からＳＴ
Ｉ絶縁材料を除去することにより容易に実行できる）。
しかしながら、ポリブロック５４（ソース領域５２と電
気的に接触する）は、分離領域を横切って隣接活性領域
へ連続的に形成され、そしてソースラインを形成し、そ
の各々は、対にされたメモリセルの各行に対し全てのソ
ース領域を一緒に電気的接続する。
【００３１】フローティングゲート４０ａは、第２トレ
ンチ３４に配置され、各フローティングゲートは、チャ
ンネル領域の垂直部分９２の１つ、ソース領域５２の１
つ、及びポリブロック５４の１つに対向しそしてそこか
ら絶縁される。各フローティングゲート４０ａは、その
上部が基体の表面上に延びて、エッジ９６で終わり、こ
れは、制御ゲート６８の１つに対向してそこから絶縁さ
れ、従って、酸化物層５６を通るファウラー・ノルトハ
イムのトンネリングのための経路を与える。各ポリブロ
ック５４は、フローティングゲート４４ａに沿って延び
てそこから絶縁され（酸化物層５０により）、それらの
間に改善された電圧結合を与える。制御ゲートとフロー
ティングゲートとの間にはせいぜい部分的な垂直方向の
重畳しかなく、それらの間の過剰な容量性結合が、以下
に述べるメモリセルの動作を妨げないようにすることが
重要である。これは、制御ゲートとフローティングゲー
トとの間に垂直方向の重畳があった場合に、制御ゲート
は、フローティングゲートに完全に重畳する（垂直方向
に）に充分なほど延びない（水平方向に）ことを意味す
る。
ンチ３４に配置され、各フローティングゲートは、チャ
ンネル領域の垂直部分９２の１つ、ソース領域５２の１
つ、及びポリブロック５４の１つに対向しそしてそこか
ら絶縁される。各フローティングゲート４０ａは、その
上部が基体の表面上に延びて、エッジ９６で終わり、こ
れは、制御ゲート６８の１つに対向してそこから絶縁さ
れ、従って、酸化物層５６を通るファウラー・ノルトハ
イムのトンネリングのための経路を与える。各ポリブロ
ック５４は、フローティングゲート４４ａに沿って延び
てそこから絶縁され（酸化物層５０により）、それらの
間に改善された電圧結合を与える。制御ゲートとフロー
ティングゲートとの間にはせいぜい部分的な垂直方向の
重畳しかなく、それらの間の過剰な容量性結合が、以下
に述べるメモリセルの動作を妨げないようにすることが
重要である。これは、制御ゲートとフローティングゲー
トとの間に垂直方向の重畳があった場合に、制御ゲート
は、フローティングゲートに完全に重畳する（垂直方向
に）に充分なほど延びない（水平方向に）ことを意味す
る。
【００３２】メモリセルのオペレーション
メモリセルのオペレーションについて以下に説明する。
このようなメモリセルのオペレーション及びオペレーシ
ョンの理論は、フローティングゲート及び制御ゲートを
有する不揮発性メモリセルのオペレーション及びオペレ
ーション理論、ゲートのトンネル現象を制御するための
フローティングゲート、及びそれにより形成されたメモ
リセルのアレーに関して参考としてここに援用する米国
特許第５，５７２，０５４号にも開示されている。
このようなメモリセルのオペレーション及びオペレーシ
ョンの理論は、フローティングゲート及び制御ゲートを
有する不揮発性メモリセルのオペレーション及びオペレ
ーション理論、ゲートのトンネル現象を制御するための
フローティングゲート、及びそれにより形成されたメモ
リセルのアレーに関して参考としてここに援用する米国
特許第５，５７２，０５４号にも開示されている。
【００３３】所与の活性領域２２において選択されたメ
モリセルを最初に消去するために、そのソース５２及び
ドレイン７０の両方に接地電位が印加される。制御ゲー
ト６８には、高い正の電圧（例えば、＋７ないし＋１５
ボルト）が印加される。フローティングゲート４０ａの
電子は、ファウラー・ノルトハイムのトンネリングメカ
ニズムにより、フローティングゲート４０ａの上端（主
としてエッジ９６）から酸化物層５６を経て制御ゲート
６８へトンネル通過するように誘起され、フローティン
グゲート４０ａを正に荷電されたままにする。このトン
ネル現象は、エッジ９６の先鋭さにより促進される。制
御ゲート６８の各々は、活性及び分離領域を横切って連
続的な制御（ワード）ラインとして延びるので、各活性
領域における１つのメモリセルが同時に「消去」される
ことに注意されたい。
モリセルを最初に消去するために、そのソース５２及び
ドレイン７０の両方に接地電位が印加される。制御ゲー
ト６８には、高い正の電圧（例えば、＋７ないし＋１５
ボルト）が印加される。フローティングゲート４０ａの
電子は、ファウラー・ノルトハイムのトンネリングメカ
ニズムにより、フローティングゲート４０ａの上端（主
としてエッジ９６）から酸化物層５６を経て制御ゲート
６８へトンネル通過するように誘起され、フローティン
グゲート４０ａを正に荷電されたままにする。このトン
ネル現象は、エッジ９６の先鋭さにより促進される。制
御ゲート６８の各々は、活性及び分離領域を横切って連
続的な制御（ワード）ラインとして延びるので、各活性
領域における１つのメモリセルが同時に「消去」される
ことに注意されたい。
【００３４】選択されたメモリセルをプログラムするこ
とが望まれるときには、小さな電圧（例えば、０．５な
いし２．０Ｖ）がそのドレイン領域７０に印加される。
その制御ゲート６８には、ＭＯＳ構造体のスレッシュホ
ールド電圧付近の正の電圧レベル（例えば、約＋０．２
ないし１ボルト程度）が印加される。そのソース領域５
２には、正の高い電圧（例えば、５ないし１２ボルト程
度）が印加される。ドレイン領域７０により発生される
電子は、ドレイン領域７０からチャンネル領域９０の深
い空乏水平部分９４を経てソース領域５２に向かって流
れる。電子は、チャンネル領域９０の垂直部分９２に到
達すると、フローティングゲート４０ａの高い電位を見
る（フローティングゲート４０ａが、正に荷電されたソ
ース領域５２及びポリブロック５４に強力に電圧結合さ
れているために）。電子は、加速されて、加熱状態とな
り、それらのほとんどは、絶縁層３６へそしてそれを経
てフローティングゲート４０ａへ注入される。選択され
たメモリセルを含まないメモリセルの行／列について
は、ソース／ドレイン領域５２／７０及び制御ゲート６
８に低い電位又は接地電位が印加される。従って、選択
された行及び列におけるメモリセル６４だけがプログラ
ムされる。
とが望まれるときには、小さな電圧（例えば、０．５な
いし２．０Ｖ）がそのドレイン領域７０に印加される。
その制御ゲート６８には、ＭＯＳ構造体のスレッシュホ
ールド電圧付近の正の電圧レベル（例えば、約＋０．２
ないし１ボルト程度）が印加される。そのソース領域５
２には、正の高い電圧（例えば、５ないし１２ボルト程
度）が印加される。ドレイン領域７０により発生される
電子は、ドレイン領域７０からチャンネル領域９０の深
い空乏水平部分９４を経てソース領域５２に向かって流
れる。電子は、チャンネル領域９０の垂直部分９２に到
達すると、フローティングゲート４０ａの高い電位を見
る（フローティングゲート４０ａが、正に荷電されたソ
ース領域５２及びポリブロック５４に強力に電圧結合さ
れているために）。電子は、加速されて、加熱状態とな
り、それらのほとんどは、絶縁層３６へそしてそれを経
てフローティングゲート４０ａへ注入される。選択され
たメモリセルを含まないメモリセルの行／列について
は、ソース／ドレイン領域５２／７０及び制御ゲート６
８に低い電位又は接地電位が印加される。従って、選択
された行及び列におけるメモリセル６４だけがプログラ
ムされる。
【００３５】フローティングゲート４０ａへの電子の注
入は、フローティングゲート４０ａにおける電荷が減少
して、ホット電子を発生するために垂直チャンネル領域
部分９２に沿って高い表面電位をもはや維持できなくな
るまで続く。その点において、フローティングゲート４
０ａの電子又は負の電荷が、ドレイン領域７０からフロ
ーティングゲート４０ａへの電子の流れを減少させる。
入は、フローティングゲート４０ａにおける電荷が減少
して、ホット電子を発生するために垂直チャンネル領域
部分９２に沿って高い表面電位をもはや維持できなくな
るまで続く。その点において、フローティングゲート４
０ａの電子又は負の電荷が、ドレイン領域７０からフロ
ーティングゲート４０ａへの電子の流れを減少させる。
【００３６】最終的に、選択されたメモリセルを読み取
るために、そのソース領域５２に接地電位が印加され
る。読み取り電圧（例えば、〜０．５ないし２ボルト）
がそのドレイン領域７０に印加され、そして約１ないし
４ボルト（デバイスの電源電圧に基づく）がその制御ゲ
ート６８に印加される。フローティングゲート４０ａが
正に荷電される（即ち、フローティングゲートの電子が
放出される）場合には、チャンネル領域の垂直部分９２
（フローティングゲート４０ａに直接隣接した）がター
ンオンされる。制御ゲート６８が読み取り電位に上げら
れると、チャンネル領域の水平部分９４（制御ゲート６
８に直接隣接した）もターンオンされる。従って、全チ
ャンネル領域９０がターンオンされて、ソース領域５２
からドレイン領域７０へ電子を通流させる。この感知さ
れた電流が「１」状態である。
るために、そのソース領域５２に接地電位が印加され
る。読み取り電圧（例えば、〜０．５ないし２ボルト）
がそのドレイン領域７０に印加され、そして約１ないし
４ボルト（デバイスの電源電圧に基づく）がその制御ゲ
ート６８に印加される。フローティングゲート４０ａが
正に荷電される（即ち、フローティングゲートの電子が
放出される）場合には、チャンネル領域の垂直部分９２
（フローティングゲート４０ａに直接隣接した）がター
ンオンされる。制御ゲート６８が読み取り電位に上げら
れると、チャンネル領域の水平部分９４（制御ゲート６
８に直接隣接した）もターンオンされる。従って、全チ
ャンネル領域９０がターンオンされて、ソース領域５２
からドレイン領域７０へ電子を通流させる。この感知さ
れた電流が「１」状態である。
【００３７】他方、フローティングゲート４０ａが負に
荷電された場合は、チャンネル領域の垂直部分９２が弱
くターンオンされるか又は完全にシャットオフされる。
制御ゲート６８及びドレイン領域７０が読み取り電位に
上昇されたときでも、チャンネル領域の垂直部分９２に
はほとんど又は全く電流が流れない。この場合には、電
流が「１」状態の場合に比して非常に小さいか又は全く
電流が流れない。このようにして、メモリセルは、
「０」状態にプログラムされることが感知される。非選
択の行列については、ソース／ドレイン領域５２／７０
及び制御ゲート６８に接地電位が印加され、従って、選
択されたメモリセルだけが読み取られる。
荷電された場合は、チャンネル領域の垂直部分９２が弱
くターンオンされるか又は完全にシャットオフされる。
制御ゲート６８及びドレイン領域７０が読み取り電位に
上昇されたときでも、チャンネル領域の垂直部分９２に
はほとんど又は全く電流が流れない。この場合には、電
流が「１」状態の場合に比して非常に小さいか又は全く
電流が流れない。このようにして、メモリセルは、
「０」状態にプログラムされることが感知される。非選
択の行列については、ソース／ドレイン領域５２／７０
及び制御ゲート６８に接地電位が印加され、従って、選
択されたメモリセルだけが読み取られる。
【００３８】メモリセルアレーは、この技術で良く知ら
れた従来型の行アドレスデコード回路、列アドレスデコ
ード回路、センス増幅回路、出力バッファ回路及び入力
バッファ回路を含む周辺回路を備えている。本発明は、
サイズが減少されそしてプログラム効率に優れたメモリ
セルアレーを提供する。メモリセルのサイズは著しく減
少される。というのは、ソース領域５２が基体１０内に
埋設されそして第２トレンチ３４に自己整列され、リソ
グラフ世代、コンタクト整列及びコンタクト一体化の制
限によってスペースが浪費されないからである。各フロ
ーティングゲート４０ａは、その下部が、基体に形成さ
れた第２トレンチ３４に配置され、プログラムオペレー
ション中にトンネリング電子を受け取ると共に、読み取
りオペレーション中にチャンネル領域の垂直部分９２を
ターンオンする。又、各フローティングゲート４０ａ
は、その上部が、基体に形成された第２トレンチから延
び、そして制御ゲートに対向するエッジで終わり、消去
オペレーション中にそこへのファウラー・ノルトハイム
のトンネリングを生じさせる。
れた従来型の行アドレスデコード回路、列アドレスデコ
ード回路、センス増幅回路、出力バッファ回路及び入力
バッファ回路を含む周辺回路を備えている。本発明は、
サイズが減少されそしてプログラム効率に優れたメモリ
セルアレーを提供する。メモリセルのサイズは著しく減
少される。というのは、ソース領域５２が基体１０内に
埋設されそして第２トレンチ３４に自己整列され、リソ
グラフ世代、コンタクト整列及びコンタクト一体化の制
限によってスペースが浪費されないからである。各フロ
ーティングゲート４０ａは、その下部が、基体に形成さ
れた第２トレンチ３４に配置され、プログラムオペレー
ション中にトンネリング電子を受け取ると共に、読み取
りオペレーション中にチャンネル領域の垂直部分９２を
ターンオンする。又、各フローティングゲート４０ａ
は、その上部が、基体に形成された第２トレンチから延
び、そして制御ゲートに対向するエッジで終わり、消去
オペレーション中にそこへのファウラー・ノルトハイム
のトンネリングを生じさせる。
【００３９】チャンネル領域９０の水平部分９４をフロ
ーティングゲート４０ａに「向ける」ことによりプログ
ラム効率が相当に改善される。従来のプログラミング構
成では、チャンネル領域の電子がフローティングゲート
に平行な経路に流れ、そこで、比較的少数の加熱された
電子がフローティングゲートに注入される。このような
従来のプログラミング構成では、推定プログラム効率
（全電子数に対する注入電子数）は、約１／１０００と
推定される。しかしながら、チャンネル領域の水平部分
が、フローティングゲートに直接「向けられた」電子経
路を画成するので、本発明のプログラム効率は、１０倍
又は１００倍も改善され、ほとんど全ての電子がフロー
ティングゲートに注入される。
ーティングゲート４０ａに「向ける」ことによりプログ
ラム効率が相当に改善される。従来のプログラミング構
成では、チャンネル領域の電子がフローティングゲート
に平行な経路に流れ、そこで、比較的少数の加熱された
電子がフローティングゲートに注入される。このような
従来のプログラミング構成では、推定プログラム効率
（全電子数に対する注入電子数）は、約１／１０００と
推定される。しかしながら、チャンネル領域の水平部分
が、フローティングゲートに直接「向けられた」電子経
路を画成するので、本発明のプログラム効率は、１０倍
又は１００倍も改善され、ほとんど全ての電子がフロー
ティングゲートに注入される。
【００４０】又、本発明では、ポリブロック５４（ソー
ス領域５２に電気的に接続された）を経て各フローティ
ングゲート４０ａとそれに対応するソース領域５２との
間に改善された電圧結合が得られる。同時に、フローテ
ィングゲート４０ａと制御ゲート６８との間には比較的
低い電圧結合が得られる。更に、ソース領域５２及びド
レイン領域７０を垂直方向及び水平方向に分離させる
と、セルサイズに影響せずに信頼性パラメータを容易に
最適化することができる。
ス領域５２に電気的に接続された）を経て各フローティ
ングゲート４０ａとそれに対応するソース領域５２との
間に改善された電圧結合が得られる。同時に、フローテ
ィングゲート４０ａと制御ゲート６８との間には比較的
低い電圧結合が得られる。更に、ソース領域５２及びド
レイン領域７０を垂直方向及び水平方向に分離させる
と、セルサイズに影響せずに信頼性パラメータを容易に
最適化することができる。
【００４１】第１の別の実施形態
図５Ａ−５Ｊは、本発明のメモリセルアレーを形成する
別の方法について活性領域２２における構造体を示す断
面図である。この第１の別のプロセスは、図２Ａに示し
た構造でスタートする。簡単化のために、上述した第１
実施形態と共通した要素は、同じ参照番号を使用して示
す。
別の方法について活性領域２２における構造体を示す断
面図である。この第１の別のプロセスは、図２Ａに示し
た構造でスタートする。簡単化のために、上述した第１
実施形態と共通した要素は、同じ参照番号を使用して示
す。
【００４２】酸化物層３０の上に厚い窒化物層３２（例
えば、〜１０００ないし１００００Åの厚み）を形成す
る。窒化物層３２にホトレジスト（マスキング）材料を
付着し、そしてマスキングステップを実行して、選択さ
れた平行な縞領域からホトレジスト材料を除去すること
により、平行な第２トレンチ３４を窒化物層３２に形成
する。非等方性窒化物エッチングを使用して、縞領域に
おいて窒化物層３２の露出部分を除去し、酸化物層３０
まで延びてそれを露出させる第２トレンチ３４を残す。
ホトレジストを除去した後に、酸化物付着ステップを行
い、次いで、酸化物非等方性エッチングステップを行っ
て、第２トレンチ３４に酸化物スペーサ１０２を形成す
る。第２トレンチの底部中央における酸化物層３０の部
分も、この酸化物エッチングステップの間に除去され、
その下の基体１０を露出させる。それにより得られた構
造体が図５Ａに示されている。
えば、〜１０００ないし１００００Åの厚み）を形成す
る。窒化物層３２にホトレジスト（マスキング）材料を
付着し、そしてマスキングステップを実行して、選択さ
れた平行な縞領域からホトレジスト材料を除去すること
により、平行な第２トレンチ３４を窒化物層３２に形成
する。非等方性窒化物エッチングを使用して、縞領域に
おいて窒化物層３２の露出部分を除去し、酸化物層３０
まで延びてそれを露出させる第２トレンチ３４を残す。
ホトレジストを除去した後に、酸化物付着ステップを行
い、次いで、酸化物非等方性エッチングステップを行っ
て、第２トレンチ３４に酸化物スペーサ１０２を形成す
る。第２トレンチの底部中央における酸化物層３０の部
分も、この酸化物エッチングステップの間に除去され、
その下の基体１０を露出させる。それにより得られた構
造体が図５Ａに示されている。
【００４３】シリコン非等方性エッチングプロセスを使
用して、第２トレンチ３４を各活性領域２２において基
体１０まで延ばす（例えば、０．１５μｍ技術では約５
００Åないし数ミクロンの深さまで）。基体１０におけ
る第２トレンチ３４の巾は、本質的に酸化物スペーサ１
０２間の間隔である。適当なイオンインプランテーショ
ン（及び考えられるアニール）を構造体の表面にわたっ
て行って、第２トレンチ３４の底の露出した基体部分に
第１（ソース）領域５２を形成する。このソース領域５
２は、第２トレンチ３４に自己整列され、そして基体の
第１導電型（例えば、Ｐ型）とは異なる第２導電型（例
えば、Ｎ型）である。イオンは、窒化物層３２に著しい
影響を及ぼさない。それにより得られる構造体が図５Ｂ
に示されている。
用して、第２トレンチ３４を各活性領域２２において基
体１０まで延ばす（例えば、０．１５μｍ技術では約５
００Åないし数ミクロンの深さまで）。基体１０におけ
る第２トレンチ３４の巾は、本質的に酸化物スペーサ１
０２間の間隔である。適当なイオンインプランテーショ
ン（及び考えられるアニール）を構造体の表面にわたっ
て行って、第２トレンチ３４の底の露出した基体部分に
第１（ソース）領域５２を形成する。このソース領域５
２は、第２トレンチ３４に自己整列され、そして基体の
第１導電型（例えば、Ｐ型）とは異なる第２導電型（例
えば、Ｎ型）である。イオンは、窒化物層３２に著しい
影響を及ぼさない。それにより得られる構造体が図５Ｂ
に示されている。
【００４４】次いで、露出されたシリコン基体１０（第
２トレンチ３４の底及び下部側壁を形成する）には、好
ましくは熱酸化により酸化物層１００を形成する（例え
ば、〜７０ないし１５０Å厚み）。次いで、構造体上に
厚いポリ層を形成し、これが第２トレンチ３４を埋め
る。窒化物層３２をエッチングストッパーとして使用す
るポリＣＭＰエッチングプロセスを使用して、第２トレ
ンチ３４に残されるポリブロック５４を除いてポリ層を
除去する。次いで、制御ポリエッチングを使用して、ポ
リブロック５４の高さを窒化物層３２の頂部より低くす
る。次いで、ポリブロック５４に任意の酸化物層１０４
を付着する（例えば、熱酸化により）。その後に、構造
体上に薄い窒化物層１０６を付着し、その後、マスキン
グステップ及び窒化物エッチングを行って、酸化物層１
０４及びポリブロック５４上の部分を除いて窒化物層１
０６を除去する。これは、構造体上にホトレジストを付
着した後に、制御露出を行って、第２トレンチ３４のホ
トレジストのみが、付着された窒化物を覆ったままであ
るようにすることにより実行できる。それにより得られ
た構造体が図５Ｃに示されている。
２トレンチ３４の底及び下部側壁を形成する）には、好
ましくは熱酸化により酸化物層１００を形成する（例え
ば、〜７０ないし１５０Å厚み）。次いで、構造体上に
厚いポリ層を形成し、これが第２トレンチ３４を埋め
る。窒化物層３２をエッチングストッパーとして使用す
るポリＣＭＰエッチングプロセスを使用して、第２トレ
ンチ３４に残されるポリブロック５４を除いてポリ層を
除去する。次いで、制御ポリエッチングを使用して、ポ
リブロック５４の高さを窒化物層３２の頂部より低くす
る。次いで、ポリブロック５４に任意の酸化物層１０４
を付着する（例えば、熱酸化により）。その後に、構造
体上に薄い窒化物層１０６を付着し、その後、マスキン
グステップ及び窒化物エッチングを行って、酸化物層１
０４及びポリブロック５４上の部分を除いて窒化物層１
０６を除去する。これは、構造体上にホトレジストを付
着した後に、制御露出を行って、第２トレンチ３４のホ
トレジストのみが、付着された窒化物を覆ったままであ
るようにすることにより実行できる。それにより得られ
た構造体が図５Ｃに示されている。
【００４５】窒化物層１０６をマスクとして使用して、
乾式及び／又は湿式酸化物エッチングを行って、酸化物
スペーサ１０２を除去する。それに続いて、熱酸化プロ
セスを行い、ポリブロック５４の露出側部及び基体の露
出部分に酸化物層１０８を形成する。非等方性酸化物エ
ッチングを使用して、基体上に形成された酸化物層１０
８を除去する。それにより得られた構造体が図５Ｄに示
されている。窒化物層３２及び１０６をマスクとして使
用し、シリコンエッチングを使用して、第２トレンチ３
４における露出したシリコン基体を、ポリブロック５４
の底と平らになる深さまでエッチング除去する。付加的
なイオンインプランテーション（及び考えられるアニー
ル）を使用して、図５Ｅに示すように、第２トレンチ３
４の下までソース領域５２を拡張する。
乾式及び／又は湿式酸化物エッチングを行って、酸化物
スペーサ１０２を除去する。それに続いて、熱酸化プロ
セスを行い、ポリブロック５４の露出側部及び基体の露
出部分に酸化物層１０８を形成する。非等方性酸化物エ
ッチングを使用して、基体上に形成された酸化物層１０
８を除去する。それにより得られた構造体が図５Ｄに示
されている。窒化物層３２及び１０６をマスクとして使
用し、シリコンエッチングを使用して、第２トレンチ３
４における露出したシリコン基体を、ポリブロック５４
の底と平らになる深さまでエッチング除去する。付加的
なイオンインプランテーション（及び考えられるアニー
ル）を使用して、図５Ｅに示すように、第２トレンチ３
４の下までソース領域５２を拡張する。
【００４６】次いで、好ましくは酸化物のＣＶＤ付着に
より、第２トレンチの側壁に絶縁層１１０を形成する
（例えば、〜７０ないし１５０Å厚み）。構造体上に厚
いポリ層を形成して第２トレンチ３４を埋め、次いで、
ＣＭＰポリエッチング（窒化物層３２をエッチングスト
ッパーとして使用する）及び付加的なポリエッチングを
行って、ポリブロック４０ａを形成し、その頂部は、分
離領域２４においてＳＴＩ酸化物ブロック２６の頂部よ
り低い。次いで、傾斜エッチング又は酸化を使用して、
ポリブロック４０ａの頂部のエッジ９６を先鋭にする。
次いで、酸化物付着及びエッチバックプロセスを使用し
て、第２トレンチ３４の頂部に酸化物１１２を充填し、
これは、ポリブロック４０ａをシールすると共に、第２
トレンチ３４の頂部に酸化物スペーサを形成する。それ
により得られた構造体が図５Ｆに示され、各第２トレン
チには３つのポリブロックがあって、酸化物により取り
巻かれそしてシールされている。ポリブロック５４は、
ソース領域５２と電気的接触し、そして一対のポリブロ
ック４０ａ（これらはソース領域５２から絶縁される）
間に配置される。
より、第２トレンチの側壁に絶縁層１１０を形成する
（例えば、〜７０ないし１５０Å厚み）。構造体上に厚
いポリ層を形成して第２トレンチ３４を埋め、次いで、
ＣＭＰポリエッチング（窒化物層３２をエッチングスト
ッパーとして使用する）及び付加的なポリエッチングを
行って、ポリブロック４０ａを形成し、その頂部は、分
離領域２４においてＳＴＩ酸化物ブロック２６の頂部よ
り低い。次いで、傾斜エッチング又は酸化を使用して、
ポリブロック４０ａの頂部のエッジ９６を先鋭にする。
次いで、酸化物付着及びエッチバックプロセスを使用し
て、第２トレンチ３４の頂部に酸化物１１２を充填し、
これは、ポリブロック４０ａをシールすると共に、第２
トレンチ３４の頂部に酸化物スペーサを形成する。それ
により得られた構造体が図５Ｆに示され、各第２トレン
チには３つのポリブロックがあって、酸化物により取り
巻かれそしてシールされている。ポリブロック５４は、
ソース領域５２と電気的接触し、そして一対のポリブロ
ック４０ａ（これらはソース領域５２から絶縁される）
間に配置される。
【００４７】ポリブロック５４の任意の拡張は、制御窒
化物及び酸化物エッチングにより窒化物層１０６及び酸
化物層１０４を除去した後に、ポリ付着及びポリＣＭＰ
エッチバックを行うことにより実行できる。任意のポリ
エッチングを使用して、ポリブロック５４の新たな頂部
を低くした後に、酸化プロセスを使用して、図５Ｇに示
すように、ポリブロック５４上に保護酸化物層１１４を
形成することができる。次いで、窒化物エッチングを使
用して窒化物層３２を除去する。次いで、制御窒化物エ
ッチングを使用して、露出酸化物を約１０ないし数百Å
だけくぼませ、それに続いて、熱酸化プロセスを行っ
て、酸化物層３０及び１１４を再形成し、そしてポリブ
ロック４０ａの頂部を取り巻く酸化物に凹みを作る。そ
れにより得られた構造体が図５Ｈに示されている。
化物及び酸化物エッチングにより窒化物層１０６及び酸
化物層１０４を除去した後に、ポリ付着及びポリＣＭＰ
エッチバックを行うことにより実行できる。任意のポリ
エッチングを使用して、ポリブロック５４の新たな頂部
を低くした後に、酸化プロセスを使用して、図５Ｇに示
すように、ポリブロック５４上に保護酸化物層１１４を
形成することができる。次いで、窒化物エッチングを使
用して窒化物層３２を除去する。次いで、制御窒化物エ
ッチングを使用して、露出酸化物を約１０ないし数百Å
だけくぼませ、それに続いて、熱酸化プロセスを行っ
て、酸化物層３０及び１１４を再形成し、そしてポリブ
ロック４０ａの頂部を取り巻く酸化物に凹みを作る。そ
れにより得られた構造体が図５Ｈに示されている。
【００４８】ポリ付着及び非等方性ポリエッチングを使
用して、酸化物スペーサ１１２に隣接してポリスペーサ
６８を形成する。適当なイオンインプランテーション
（及びアニール）を行って、基体に第２（ドレイン）領
域７０を形成する。次いで、絶縁材付着及び非等方性エ
ッチングにより絶縁スペーサ７６を形成し（例えば、窒
化物又は酸化物）、そしてポリスペーサ６８に対して配
置する。次いで、金属付着ステップを行って、タングス
テン、コバルト、チタン、ニッケル、白金又はモリブデ
ンのような金属を構造体上に付着し、これを次いでアニ
ールして、高温金属をポリスペーサ６８の露出頂部へ流
して浸透させ、ポリサイド７８を形成することができ
る。残留構造体に付着された残留金属は、金属エッチン
グプロセスにより除去する。それにより得られた構造体
が図５Ｉに示されている。
用して、酸化物スペーサ１１２に隣接してポリスペーサ
６８を形成する。適当なイオンインプランテーション
（及びアニール）を行って、基体に第２（ドレイン）領
域７０を形成する。次いで、絶縁材付着及び非等方性エ
ッチングにより絶縁スペーサ７６を形成し（例えば、窒
化物又は酸化物）、そしてポリスペーサ６８に対して配
置する。次いで、金属付着ステップを行って、タングス
テン、コバルト、チタン、ニッケル、白金又はモリブデ
ンのような金属を構造体上に付着し、これを次いでアニ
ールして、高温金属をポリスペーサ６８の露出頂部へ流
して浸透させ、ポリサイド７８を形成することができ
る。残留構造体に付着された残留金属は、金属エッチン
グプロセスにより除去する。それにより得られた構造体
が図５Ｉに示されている。
【００４９】図２Ｑを参照して上述したように、絶縁材
８０、金属コンタクト８２及びドレインラインコンタク
ト８４を形成し、図５Ｊに示す最終構造体を形成する。
この実施形態の効果は、固体ソースラインポリブロック
５４を形成してソース領域５２に電気的接触するのが容
易なことである。更に、ポリブロック５４を使用して、
後で形成されるフローティングゲートポリブロック４０
ａを分離することで、フローティングゲート間の短絡を
容易に防止することができる。
８０、金属コンタクト８２及びドレインラインコンタク
ト８４を形成し、図５Ｊに示す最終構造体を形成する。
この実施形態の効果は、固体ソースラインポリブロック
５４を形成してソース領域５２に電気的接触するのが容
易なことである。更に、ポリブロック５４を使用して、
後で形成されるフローティングゲートポリブロック４０
ａを分離することで、フローティングゲート間の短絡を
容易に防止することができる。
【００５０】第２の別の実施形態
図６Ａ−６Ｇ及び図７Ａ−７Ｇは、本発明のメモリセル
アレーを形成する第２の別の方法を示す。この第２の別
のプロセスは、図２Ｂ及び３Ｂに示された構造で開始さ
れるが、この実施形態では酸化物層３０が任意であるか
ら、窒化物層３２の下に酸化物層３０が形成されていな
い。図２Ｃを参照して述べたように絶縁材３６を形成し
た後、イオンインプランテーション（及び考えられるア
ニール）プロセスを使用して、第２トレンチ３４の底の
露出された基体部分に第１（ソース）領域５２を形成す
る。次いで、図６Ａ及び７Ａに示すように、構造体上に
薄いポリ層１１８を形成する。ポリ層１１８は、イオン
インプラント又は現場でのプロセスによりドープするこ
とができる（例えば、ｎ＋に）。ポリ層１１８の厚み
は、５０−５００Åであるのが好ましく、これは、最終
的なメモリセルデバイスに対するフローティングゲート
の最終的な厚みを指示する。
アレーを形成する第２の別の方法を示す。この第２の別
のプロセスは、図２Ｂ及び３Ｂに示された構造で開始さ
れるが、この実施形態では酸化物層３０が任意であるか
ら、窒化物層３２の下に酸化物層３０が形成されていな
い。図２Ｃを参照して述べたように絶縁材３６を形成し
た後、イオンインプランテーション（及び考えられるア
ニール）プロセスを使用して、第２トレンチ３４の底の
露出された基体部分に第１（ソース）領域５２を形成す
る。次いで、図６Ａ及び７Ａに示すように、構造体上に
薄いポリ層１１８を形成する。ポリ層１１８は、イオン
インプラント又は現場でのプロセスによりドープするこ
とができる（例えば、ｎ＋に）。ポリ層１１８の厚み
は、５０−５００Åであるのが好ましく、これは、最終
的なメモリセルデバイスに対するフローティングゲート
の最終的な厚みを指示する。
【００５１】構造体上に酸化物を形成した後に、平坦化
酸化物エッチング（例えば、窒化物層３２上のポリ層１
１８の部分をエッチングストッパーとして使用するＣＭ
Ｐエッチング）を行って、第２トレンチ３４に酸化物ブ
ロック１２０を充填する。それに続いて、ポリエッチン
グを行って、ポリ層１１８の露出部分（即ち窒化物層３
２上の部分）を除去する。次いで、酸化物エッチングを
使用して、酸化物ブロック１２０を、分離領域２４にお
いてＳＴＩブロック２６上に配置されたままになってい
るポリ層１１８の部分と平らになるまで下方にくぼませ
る（例えば、ＳＴＩブロック２６上の不活性領域におけ
るポリ層１１８の部分を酸化物エッチングストッパーと
して使用して）。それにより得られた活性／周囲領域構
造体が図６Ｂ及び７Ｂに示されている。
酸化物エッチング（例えば、窒化物層３２上のポリ層１
１８の部分をエッチングストッパーとして使用するＣＭ
Ｐエッチング）を行って、第２トレンチ３４に酸化物ブ
ロック１２０を充填する。それに続いて、ポリエッチン
グを行って、ポリ層１１８の露出部分（即ち窒化物層３
２上の部分）を除去する。次いで、酸化物エッチングを
使用して、酸化物ブロック１２０を、分離領域２４にお
いてＳＴＩブロック２６上に配置されたままになってい
るポリ層１１８の部分と平らになるまで下方にくぼませ
る（例えば、ＳＴＩブロック２６上の不活性領域におけ
るポリ層１１８の部分を酸化物エッチングストッパーと
して使用して）。それにより得られた活性／周囲領域構
造体が図６Ｂ及び７Ｂに示されている。
【００５２】２つの異なるトポロジーレベルに配置され
たポリ層１１８の２つの異なる部分は、酸化物エッチン
グ、ポリエッチング、上述した酸化物エッチングプロセ
スにおいてエッチングストッパーとして使用されること
に注意されたい。より詳細には、図６Ａに示すように、
ポリ層１１８は、トレンチ３４の外側で窒化物層３２上
に形成された第１部分１１９ａを有する。図６Ｈは、活
性領域２２ではなく分離領域２４において、第２トレン
チ３４を図６Ａに示したものと同じ方向から見た図であ
る。図６Ｈに示されたように、ポリ層１１８は、ＳＴＩ
ブロック２６上に形成された第２部分１１９ｂを有す
る。従って、ポリ層部分１１９ａは、ポリ層部分１１９
ｂよりも高いトポグラフィーレベルに配置される。活性
領域に酸化物ブロック１２０を形成するために、ポリ層
部分１１９ａをエッチングストッパーとして使用して第
１酸化物エッチングを実行し、活性及び分離領域２２／
２４の両方において第２トレンチ３４を均一に埋める。
その後の酸化物エッチングは、ポリ層部分１１９ｂをエ
ッチングストッパーとして使用して、活性領域において
酸化物ブロック１２０の適切なレベルをセットしそして
分離領域２４においてポリ層１１８を完全に露出させ
る。
たポリ層１１８の２つの異なる部分は、酸化物エッチン
グ、ポリエッチング、上述した酸化物エッチングプロセ
スにおいてエッチングストッパーとして使用されること
に注意されたい。より詳細には、図６Ａに示すように、
ポリ層１１８は、トレンチ３４の外側で窒化物層３２上
に形成された第１部分１１９ａを有する。図６Ｈは、活
性領域２２ではなく分離領域２４において、第２トレン
チ３４を図６Ａに示したものと同じ方向から見た図であ
る。図６Ｈに示されたように、ポリ層１１８は、ＳＴＩ
ブロック２６上に形成された第２部分１１９ｂを有す
る。従って、ポリ層部分１１９ａは、ポリ層部分１１９
ｂよりも高いトポグラフィーレベルに配置される。活性
領域に酸化物ブロック１２０を形成するために、ポリ層
部分１１９ａをエッチングストッパーとして使用して第
１酸化物エッチングを実行し、活性及び分離領域２２／
２４の両方において第２トレンチ３４を均一に埋める。
その後の酸化物エッチングは、ポリ層部分１１９ｂをエ
ッチングストッパーとして使用して、活性領域において
酸化物ブロック１２０の適切なレベルをセットしそして
分離領域２４においてポリ層１１８を完全に露出させ
る。
【００５３】次いで、ポリエッチングを使用して、ポリ
層１１８の露出部分を除去する（即ち、活性領域では第
２トレンチ３４の上部に沿って、そして分離領域２４で
はＳＴＩブロック２６上で）。その後、酸化プロセスを
実行し、ポリ層１１８の露出端部分に酸化物ブロック１
２２を形成する。次いで、第２トレンチ３４内で、酸化
物ブロック上及び部分的に酸化物ブロック１２０上に、
酸化物付着及びエッチバックにより、酸化物のような誘
電体スペーサ１２４を、図６Ｃに示すように形成する。
次いで、別の酸化物エッチングを使用して、酸化物ブロ
ック１２０の露出された中央部分を除去し（酸化物エッ
チングにより高さが減少されるスペーサ１２４間で）、
第２トレンチ３４の中央部においてポリ層１１８を露出
させる。それに続いて、ポリエッチング及び酸化物エッ
チングを行って、第２トレンチ３４の底の中央部でポリ
層１１８及び酸化物層３６の露出部分を除去し、基体の
部分を露出させる。それにより得られた構造体が図６Ｄ
／７Ｄに示されている。
層１１８の露出部分を除去する（即ち、活性領域では第
２トレンチ３４の上部に沿って、そして分離領域２４で
はＳＴＩブロック２６上で）。その後、酸化プロセスを
実行し、ポリ層１１８の露出端部分に酸化物ブロック１
２２を形成する。次いで、第２トレンチ３４内で、酸化
物ブロック上及び部分的に酸化物ブロック１２０上に、
酸化物付着及びエッチバックにより、酸化物のような誘
電体スペーサ１２４を、図６Ｃに示すように形成する。
次いで、別の酸化物エッチングを使用して、酸化物ブロ
ック１２０の露出された中央部分を除去し（酸化物エッ
チングにより高さが減少されるスペーサ１２４間で）、
第２トレンチ３４の中央部においてポリ層１１８を露出
させる。それに続いて、ポリエッチング及び酸化物エッ
チングを行って、第２トレンチ３４の底の中央部でポリ
層１１８及び酸化物層３６の露出部分を除去し、基体の
部分を露出させる。それにより得られた構造体が図６Ｄ
／７Ｄに示されている。
【００５４】次いで、構造体上に窒化物（又は酸化物）
を付着した後に、非等方性窒化物エッチングを行うこと
により、第２トレンチ３４内に誘電体スペーサ１２５を
形成する。次いで、図６Ｅに示すように、ポリ付着及び
ＣＭＰエッチバックプロセス（窒化物層３２をエッチン
グストッパーとして使用する）を使用して第２トレンチ
３４にポリブロック５４を充填する。次いで、窒化物エ
ッチングを使用して、活性及び分離領域２２／２４並び
に周囲領域２８から窒化物層３２を除去する。その後、
熱酸化、酸化物付着、又はその両方により、ポリ層１１
８の露出された上部エッジにトンネル酸化物層５６を形
成する。このプロセスでは酸化物層３２が早期に形成さ
れないので、基体１０の露出部分上には酸化物層５６も
延びる。この酸化物形成ステップは、ポリブロック５４
の露出された上面に酸化物層５８も形成する。このとき
には、活性領域２２をマスキングすることにより、周囲
領域２８において任意のＶtインプランテーションを行
うことができる。それにより得られた活性／周囲領域２
２／２８が図６Ｆ／７Ｆに示されている。
を付着した後に、非等方性窒化物エッチングを行うこと
により、第２トレンチ３４内に誘電体スペーサ１２５を
形成する。次いで、図６Ｅに示すように、ポリ付着及び
ＣＭＰエッチバックプロセス（窒化物層３２をエッチン
グストッパーとして使用する）を使用して第２トレンチ
３４にポリブロック５４を充填する。次いで、窒化物エ
ッチングを使用して、活性及び分離領域２２／２４並び
に周囲領域２８から窒化物層３２を除去する。その後、
熱酸化、酸化物付着、又はその両方により、ポリ層１１
８の露出された上部エッジにトンネル酸化物層５６を形
成する。このプロセスでは酸化物層３２が早期に形成さ
れないので、基体１０の露出部分上には酸化物層５６も
延びる。この酸化物形成ステップは、ポリブロック５４
の露出された上面に酸化物層５８も形成する。このとき
には、活性領域２２をマスキングすることにより、周囲
領域２８において任意のＶtインプランテーションを行
うことができる。それにより得られた活性／周囲領域２
２／２８が図６Ｆ／７Ｆに示されている。
【００５５】次いで、図２Ｍないし２Ｑを参照して上述
した残りの処理ステップを、図６Ｆ及び７Ｆに示す構造
体において実行し、図６Ｇに示された最終的な活性領域
メモリセル構造体、及び図７Ｇに示された最終的な周囲
領域制御回路構造体が形成される。図６Ｇに示すよう
に、Ｌ字型ポリ層１１８は、各メモリセルのフローティ
ングゲートを構成する。各フローティングゲート１１８
は、近方端が一緒に接合された一対の直交方向を向いた
細長い部分１１８ａ／１１８ｂを含む。フローティング
ゲートの部分１１８ａは、第２トレンチ３４の基体側壁
に沿って延びてそこから絶縁され、基体表面上には上部
セグメント１１８ｃが延びている。フローティングゲー
トの部分１１８ｂは、第２トレンチ３４の底基体壁に沿
って延びてそこから絶縁される（即ち、ソース領域５２
上に配置されてそこから絶縁される）。制御ゲートスペ
ーサ６８は、フローティングゲートの上部セグメント１
１８ｃに横方向に隣接してそこから絶縁された第１部分
と、この上部セグメント１１８ｃ上に配置されてそこか
ら絶縁された第２部分とを有する。フローティングゲー
トのセグメント１１８ｃは、その遠方端が、制御ゲート
６８に直面してそこから絶縁されるエッジ９６を有する
薄い尖端部分で終わり、従って、フローティングゲート
１１８と制御ゲート６８との間にファウラー・ノルトハ
イムのトンネリングのための経路を形成する。
した残りの処理ステップを、図６Ｆ及び７Ｆに示す構造
体において実行し、図６Ｇに示された最終的な活性領域
メモリセル構造体、及び図７Ｇに示された最終的な周囲
領域制御回路構造体が形成される。図６Ｇに示すよう
に、Ｌ字型ポリ層１１８は、各メモリセルのフローティ
ングゲートを構成する。各フローティングゲート１１８
は、近方端が一緒に接合された一対の直交方向を向いた
細長い部分１１８ａ／１１８ｂを含む。フローティング
ゲートの部分１１８ａは、第２トレンチ３４の基体側壁
に沿って延びてそこから絶縁され、基体表面上には上部
セグメント１１８ｃが延びている。フローティングゲー
トの部分１１８ｂは、第２トレンチ３４の底基体壁に沿
って延びてそこから絶縁される（即ち、ソース領域５２
上に配置されてそこから絶縁される）。制御ゲートスペ
ーサ６８は、フローティングゲートの上部セグメント１
１８ｃに横方向に隣接してそこから絶縁された第１部分
と、この上部セグメント１１８ｃ上に配置されてそこか
ら絶縁された第２部分とを有する。フローティングゲー
トのセグメント１１８ｃは、その遠方端が、制御ゲート
６８に直面してそこから絶縁されるエッジ９６を有する
薄い尖端部分で終わり、従って、フローティングゲート
１１８と制御ゲート６８との間にファウラー・ノルトハ
イムのトンネリングのための経路を形成する。
【００５６】本発明の第２の別の実施形態は、サイズが
減少されそしてプログラム効率に優れたメモリセルアレ
ーを提供する。メモリセルサイズは著しく減少される。
というのは、ソース領域５２が基体１０内に埋設され、
そしてトレンチ３４に自己整列され、そこでは、リソグ
ラフ世代、コンタクト整列及びコンタクト一体化の制限
によりスペースが浪費されることがないためである。プ
ログラム効率は、チャンネル領域９０の水平部分９４を
フローティングゲート１１８に「向ける」ことにより著
しく改善される。本発明のＬ字型フローティングゲート
構成は、多数の効果を与える。フローティングゲート部
分１１８ａ／１１８ｂは、薄いポリ材料層から作られる
ので、その上部尖端は狭く、制御ゲート６８へのファウ
ラー・ノルトハイムのトンネル効果を向上させる。トン
ネル効果を向上させる鋭いエッジを形成するために広範
囲な熱酸化ステップは必要とされない。又、フローティ
ングゲートの水平部分１１８ｂとソース領域５２との接
近性（薄い酸化物層３６だけで分離された）が与えられ
ると、各フローティングゲート１１８とそれに対応する
ソース領域５２との間の電圧結合比も向上される。フロ
ーティングゲート部分１１８ａのフローティング上部セ
グメント１１８ｃの上部尖端は、酸化プロセスを用いて
形成されるのではなく、薄いポリシリコン層の付着によ
り形成されるので、より強くドープされたポリシリコン
を使用して、オペレーション中のポリ空乏問題を防止す
ることができる。更に、ソース領域５２及びドレイン領
域７０を垂直及び水平に分離すると、セルサイズに影響
なく、信頼性パラメータを容易に最適化することができ
る。
減少されそしてプログラム効率に優れたメモリセルアレ
ーを提供する。メモリセルサイズは著しく減少される。
というのは、ソース領域５２が基体１０内に埋設され、
そしてトレンチ３４に自己整列され、そこでは、リソグ
ラフ世代、コンタクト整列及びコンタクト一体化の制限
によりスペースが浪費されることがないためである。プ
ログラム効率は、チャンネル領域９０の水平部分９４を
フローティングゲート１１８に「向ける」ことにより著
しく改善される。本発明のＬ字型フローティングゲート
構成は、多数の効果を与える。フローティングゲート部
分１１８ａ／１１８ｂは、薄いポリ材料層から作られる
ので、その上部尖端は狭く、制御ゲート６８へのファウ
ラー・ノルトハイムのトンネル効果を向上させる。トン
ネル効果を向上させる鋭いエッジを形成するために広範
囲な熱酸化ステップは必要とされない。又、フローティ
ングゲートの水平部分１１８ｂとソース領域５２との接
近性（薄い酸化物層３６だけで分離された）が与えられ
ると、各フローティングゲート１１８とそれに対応する
ソース領域５２との間の電圧結合比も向上される。フロ
ーティングゲート部分１１８ａのフローティング上部セ
グメント１１８ｃの上部尖端は、酸化プロセスを用いて
形成されるのではなく、薄いポリシリコン層の付着によ
り形成されるので、より強くドープされたポリシリコン
を使用して、オペレーション中のポリ空乏問題を防止す
ることができる。更に、ソース領域５２及びドレイン領
域７０を垂直及び水平に分離すると、セルサイズに影響
なく、信頼性パラメータを容易に最適化することができ
る。
【００５７】この実施形態の場合に、フローティングゲ
ート１１８とソース領域５２との間の電圧結合は充分で
あり、従って、ポリブロック５４との付加的な電圧結合
は好ましいが、必要ではないことに注意されたい。この
実施形態のポリブロック５４は、主として、対構成のメ
モリセルの各行において全てのソース領域５２を電気的
に接続するように働く。それ故、ポリブロック５４は、
コンタクト８２と同様の電気的コンタクトが各ソース領
域５２へと下方に形成される限り、この実施形態から省
略することができる。又、各ポリブロック５４は、分離
領域を横切るので、基体へと短絡しないように、基体か
ら絶縁する必要があることも注意されたい。これは、分
離領域におけるＳＴＩブロック２６の深さを第２トレン
チ３４の底より深くするか、又はＳＴＩブロック２６の
材料が、酸化物ブロック１２０を形成するのに使用され
る材料よりゆっくりエッチングされるように確保するこ
とにより、達成される。
ート１１８とソース領域５２との間の電圧結合は充分で
あり、従って、ポリブロック５４との付加的な電圧結合
は好ましいが、必要ではないことに注意されたい。この
実施形態のポリブロック５４は、主として、対構成のメ
モリセルの各行において全てのソース領域５２を電気的
に接続するように働く。それ故、ポリブロック５４は、
コンタクト８２と同様の電気的コンタクトが各ソース領
域５２へと下方に形成される限り、この実施形態から省
略することができる。又、各ポリブロック５４は、分離
領域を横切るので、基体へと短絡しないように、基体か
ら絶縁する必要があることも注意されたい。これは、分
離領域におけるＳＴＩブロック２６の深さを第２トレン
チ３４の底より深くするか、又はＳＴＩブロック２６の
材料が、酸化物ブロック１２０を形成するのに使用され
る材料よりゆっくりエッチングされるように確保するこ
とにより、達成される。
【００５８】第３の別の実施形態
図８Ａ−８Ｄ及び図９Ａ−９Ｄは、本発明のメモリセル
アレーを形成する第３の別の方法を示す。この第３の別
のプロセスは、図２Ｂ及び３Ｂに示された構造で開始さ
れる。図２Ｃを参照して上述したように絶縁材３６を形
成した後、イオンインプランテーション（及びおそらく
はアニール）プロセスを使用して、第２トレンチ３４の
底の露出された基体部分に第１（ソース）領域５２を形
成する。次いで、図８Ａ及び９Ａに示すように、構造体
上にポリシリコンの層を形成した後に、非等方性ポリエ
ッチングを行って、ポリスペーサ１２６を除き、ポリ層
を除去することにより、第２トレンチ３４にポリスペー
サ１２６を形成する。ポリスペーサは、分離領域２４に
おいてＳＴＩブロック２６以上の高さをもたず（例え
ば、不活性領域におけるＳＴＩブロック２６をエッチン
グストッパーとして使用する）、全てのポリシリコンが
分離領域から除去されるように確保するのが好ましい。
アレーを形成する第３の別の方法を示す。この第３の別
のプロセスは、図２Ｂ及び３Ｂに示された構造で開始さ
れる。図２Ｃを参照して上述したように絶縁材３６を形
成した後、イオンインプランテーション（及びおそらく
はアニール）プロセスを使用して、第２トレンチ３４の
底の露出された基体部分に第１（ソース）領域５２を形
成する。次いで、図８Ａ及び９Ａに示すように、構造体
上にポリシリコンの層を形成した後に、非等方性ポリエ
ッチングを行って、ポリスペーサ１２６を除き、ポリ層
を除去することにより、第２トレンチ３４にポリスペー
サ１２６を形成する。ポリスペーサは、分離領域２４に
おいてＳＴＩブロック２６以上の高さをもたず（例え
ば、不活性領域におけるＳＴＩブロック２６をエッチン
グストッパーとして使用する）、全てのポリシリコンが
分離領域から除去されるように確保するのが好ましい。
【００５９】図８Ａ／９Ａの構造体上に酸化物を形成し
た後、平坦化酸化物エッチング（例えば、窒化物層３２
をエッチングストッパーとして使用するＣＭＰエッチン
グ）を行って、第２トレンチ３４に酸化物ブロック１２
８を充填する。次いで、酸化物エッチングを使用して、
酸化物ブロック１２８を、ポリスペーサ１２６の頂部と
平らになるまで下方にくぼませる（例えば、ポリスペー
サ１２６を酸化物エッチングストッパーとして使用し
て）。図８Ｂに示すように、酸化物付着及びエッチバッ
クにより、第２トレンチ３４内及びポリスペーサ１２６
上に酸化物のような誘電体スペーサ１３０を形成する。
次いで、別の酸化物エッチングを使用して、酸化物ブロ
ック１２８及び酸化物層３６の露出された中央部分（酸
化物エッチングにより高さが減少されるスペーサ１３０
間）を除去し、基体の一部分を露出させる。それにより
得られた構造体が図８Ｃ／９Ｃに示されている。
た後、平坦化酸化物エッチング（例えば、窒化物層３２
をエッチングストッパーとして使用するＣＭＰエッチン
グ）を行って、第２トレンチ３４に酸化物ブロック１２
８を充填する。次いで、酸化物エッチングを使用して、
酸化物ブロック１２８を、ポリスペーサ１２６の頂部と
平らになるまで下方にくぼませる（例えば、ポリスペー
サ１２６を酸化物エッチングストッパーとして使用し
て）。図８Ｂに示すように、酸化物付着及びエッチバッ
クにより、第２トレンチ３４内及びポリスペーサ１２６
上に酸化物のような誘電体スペーサ１３０を形成する。
次いで、別の酸化物エッチングを使用して、酸化物ブロ
ック１２８及び酸化物層３６の露出された中央部分（酸
化物エッチングにより高さが減少されるスペーサ１３０
間）を除去し、基体の一部分を露出させる。それにより
得られた構造体が図８Ｃ／９Ｃに示されている。
【００６０】次いで、図２Ｋないし２Ｑを参照して上述
した残りの処理ステップを、図８Ｃ及び９Ｃに示す構造
体において実行し、図８Ｄに示す最終的な活性領域メモ
リセル構造体と、図９Ｄに示す最終的な周囲領域制御回
路構造体を形成する。この実施形態では、ポリスペーサ
１２６は、酸化物５６により制御ゲート６８から絶縁さ
れたフローティングゲートを構成する。フローティング
ゲートをスペーサとして形成することにより、処理ステ
ップの数及び／又は複雑さが減少される。フローティン
グゲートスペーサ１２６の各々は、制御ゲート６８に直
接対向してそこから絶縁された先鋭なエッジ９６で終わ
り、従って、フローティングゲート１２６と制御ゲート
６８との間にファウラー・ノルトハイムのトンネリング
のための経路を形成する。
した残りの処理ステップを、図８Ｃ及び９Ｃに示す構造
体において実行し、図８Ｄに示す最終的な活性領域メモ
リセル構造体と、図９Ｄに示す最終的な周囲領域制御回
路構造体を形成する。この実施形態では、ポリスペーサ
１２６は、酸化物５６により制御ゲート６８から絶縁さ
れたフローティングゲートを構成する。フローティング
ゲートをスペーサとして形成することにより、処理ステ
ップの数及び／又は複雑さが減少される。フローティン
グゲートスペーサ１２６の各々は、制御ゲート６８に直
接対向してそこから絶縁された先鋭なエッジ９６で終わ
り、従って、フローティングゲート１２６と制御ゲート
６８との間にファウラー・ノルトハイムのトンネリング
のための経路を形成する。
【００６１】本発明は、上述した実施形態に限定される
ものではなく、特許請求の範囲内に入るいかなる全ての
変更も包含することを理解されたい。例えば、トレンチ
２０／３４は、図示された細長い長方形だけではなく、
基体へと延びるいかなる形状で終わることもできる。
又、上記方法は、メモリセルを形成するのに使用される
導電性材料として適当にドープされたポリシリコンを使
用することを述べたが、上記説明及び特許請求の範囲に
おいて、「ポリシリコン」とは、不揮発性メモリセルの
要素を形成するのに使用できる適当な導電性材料を指す
ことが当業者に明らかであろう。更に、二酸化シリコン
又は窒化シリコンに代わっていかなる適当な絶縁材を使
用することもできる。更に、エッチング特性が二酸化シ
リコン（又は絶縁体）及びポリシリコン（又は導体）と
は相違するいかなる適当な材料を、窒化シリコンに代わ
って使用することもできる。更に、請求の範囲から明ら
かなように、全ての方法ステップを、図示され又は請求
された厳密な順序で実行する必要はなく、本発明のメモ
リセルを適切に形成できるものであれば、いかなる順序
で実行されてもよい。又、上述した本発明のデバイス
は、均一にドープされると示された基体に形成されるも
のとして示したが、メモリセルエレメントは、基体の他
部分に比して異なる導電型を有するようにドープされた
領域である基体のウェル領域にも形成できることが明ら
かでありそして本発明によって意図される。最後に、絶
縁材料又は導電性材料の単一の層を、このような材料の
多数の層として形成することもできるし、又はその逆に
形成することもできる。
ものではなく、特許請求の範囲内に入るいかなる全ての
変更も包含することを理解されたい。例えば、トレンチ
２０／３４は、図示された細長い長方形だけではなく、
基体へと延びるいかなる形状で終わることもできる。
又、上記方法は、メモリセルを形成するのに使用される
導電性材料として適当にドープされたポリシリコンを使
用することを述べたが、上記説明及び特許請求の範囲に
おいて、「ポリシリコン」とは、不揮発性メモリセルの
要素を形成するのに使用できる適当な導電性材料を指す
ことが当業者に明らかであろう。更に、二酸化シリコン
又は窒化シリコンに代わっていかなる適当な絶縁材を使
用することもできる。更に、エッチング特性が二酸化シ
リコン（又は絶縁体）及びポリシリコン（又は導体）と
は相違するいかなる適当な材料を、窒化シリコンに代わ
って使用することもできる。更に、請求の範囲から明ら
かなように、全ての方法ステップを、図示され又は請求
された厳密な順序で実行する必要はなく、本発明のメモ
リセルを適切に形成できるものであれば、いかなる順序
で実行されてもよい。又、上述した本発明のデバイス
は、均一にドープされると示された基体に形成されるも
のとして示したが、メモリセルエレメントは、基体の他
部分に比して異なる導電型を有するようにドープされた
領域である基体のウェル領域にも形成できることが明ら
かでありそして本発明によって意図される。最後に、絶
縁材料又は導電性材料の単一の層を、このような材料の
多数の層として形成することもできるし、又はその逆に
形成することもできる。
【図１Ａ】分離領域を形成するために本発明方法の第１
ステップに使用される半導体基体を示す上面図である。
ステップに使用される半導体基体を示す上面図である。
【図１Ｂ】図１Ａの１Ｂ−１Ｂ線に沿った構造体の断面
図で、本発明の初期処理ステップを示す図である。
図で、本発明の初期処理ステップを示す図である。
【図１Ｃ】分離領域が画成された図１Ｂの構造体の処理
における次のステップを示す構造体の上面図である。
における次のステップを示す構造体の上面図である。
【図１Ｄ】図１Ｃの１Ｄ−１Ｄ線に沿った構造体の断面
図で、構造体に形成された分離トレンチを示す図であ
る。
図で、構造体に形成された分離トレンチを示す図であ
る。
【図１Ｅ】図１Ｄの構造体の断面図で、分離トレンチに
おける材料の分離ブロックの形成を示す図である。
おける材料の分離ブロックの形成を示す図である。
【図１Ｆ】図１Ｅの構造体の断面図で、分離領域の最終
構造を示す図である。
構造を示す図である。
【図２Ａ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｂ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｃ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｄ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｅ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｆ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｇ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｈ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｉ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｊ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｋ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｌ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｍ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｎ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｏ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｐ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図２Ｑ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
の断面図で、本発明のフローティングゲートメモリセル
の不揮発性メモリアレーの形成における半導体構造体の
処理ステップを示す図である。
【図３Ａ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｂ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｃ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｄ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｅ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｆ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｇ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｈ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｉ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｊ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｋ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｌ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｍ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｎ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｏ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｐ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図３Ｑ】半導体構造体の周辺領域の断面図で、本発明
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
のフローティングゲートメモリセルの不揮発性メモリア
レーの形成における半導体構造体の処理ステップを示す
図である。
【図４】本発明のメモリセルアレーの上面図である。
【図５Ａ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
【図５Ｂ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
【図５Ｃ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
【図５Ｄ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
【図５Ｅ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
【図５Ｆ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
【図５Ｇ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
【図５Ｈ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
【図５Ｉ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
【図５Ｊ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
の断面図で、本発明の半導体構造体の第１の別の処理実
施形態におけるステップを示す図である。
【図６Ａ】半導体構造体の断面図で、図２Ｂに示した半
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
【図６Ｂ】半導体構造体の断面図で、図２Ｂに示した半
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
【図６Ｃ】半導体構造体の断面図で、図２Ｂに示した半
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
【図６Ｄ】半導体構造体の断面図で、図２Ｂに示した半
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
【図６Ｅ】半導体構造体の断面図で、図２Ｂに示した半
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
【図６Ｆ】半導体構造体の断面図で、図２Ｂに示した半
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
【図６Ｇ】半導体構造体の断面図で、図２Ｂに示した半
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
【図６Ｈ】半導体構造体の断面図で、図２Ｂに示した半
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
導体構造体の第２の別の処理実施形態におけるステップ
を示す図である。
【図７Ａ】半導体構造体の分離領域の断面図で、図３Ｂ
に示した構造体の第２の別の処理実施形態におけるステ
ップを示す図である。
に示した構造体の第２の別の処理実施形態におけるステ
ップを示す図である。
【図７Ｂ】半導体構造体の分離領域の断面図で、図３Ｂ
に示した構造体の第２の別の処理実施形態におけるステ
ップを示す図である。
に示した構造体の第２の別の処理実施形態におけるステ
ップを示す図である。
【図７Ｃ】半導体構造体の分離領域の断面図で、図３Ｂ
に示した構造体の第２の別の処理実施形態におけるステ
ップを示す図である。
に示した構造体の第２の別の処理実施形態におけるステ
ップを示す図である。
【図７Ｄ】半導体構造体の分離領域の断面図で、図３Ｂ
に示した構造体の第２の別の処理実施形態におけるステ
ップを示す図である。
に示した構造体の第２の別の処理実施形態におけるステ
ップを示す図である。
【図７Ｅ】半導体構造体の分離領域の断面図で、図３Ｂ
に示した構造体の第２の別の処理実施形態におけるステ
ップを示す図である。
に示した構造体の第２の別の処理実施形態におけるステ
ップを示す図である。
【図７Ｆ】半導体構造体の分離領域の断面図で、図３Ｂ
に示した構造体の第２の別の処理実施形態におけるステ
ップを示す図である。
に示した構造体の第２の別の処理実施形態におけるステ
ップを示す図である。
【図７Ｇ】半導体構造体の分離領域の断面図で、図３Ｂ
に示した構造体の第２の別の処理実施形態におけるステ
ップを示す図である。
に示した構造体の第２の別の処理実施形態におけるステ
ップを示す図である。
【図８Ａ】半導体構造体の断面図で、図２Ｂに示した半
導体構造体の第３の別の処理実施形態におけるステップ
を示す図である。
導体構造体の第３の別の処理実施形態におけるステップ
を示す図である。
【図８Ｂ】半導体構造体の断面図で、図２Ｂに示した半
導体構造体の第３の別の処理実施形態におけるステップ
を示す図である。
導体構造体の第３の別の処理実施形態におけるステップ
を示す図である。
【図８Ｃ】半導体構造体の断面図で、図２Ｂに示した半
導体構造体の第３の別の処理実施形態におけるステップ
を示す図である。
導体構造体の第３の別の処理実施形態におけるステップ
を示す図である。
【図８Ｄ】半導体構造体の断面図で、図２Ｂに示した半
導体構造体の第３の別の処理実施形態におけるステップ
を示す図である。
導体構造体の第３の別の処理実施形態におけるステップ
を示す図である。
【図９Ａ】半導体構造体の分離領域の断面図で、図３Ｂ
に示した構造体の第３の別の処理実施形態におけるステ
ップを示す図である。
に示した構造体の第３の別の処理実施形態におけるステ
ップを示す図である。
【図９Ｂ】半導体構造体の分離領域の断面図で、図３Ｂ
に示した構造体の第３の別の処理実施形態におけるステ
ップを示す図である。
に示した構造体の第３の別の処理実施形態におけるステ
ップを示す図である。
【図９Ｃ】半導体構造体の分離領域の断面図で、図３Ｂ
に示した構造体の第３の別の処理実施形態におけるステ
ップを示す図である。
に示した構造体の第３の別の処理実施形態におけるステ
ップを示す図である。
【図９Ｄ】半導体構造体の分離領域の断面図で、図３Ｂ
に示した構造体の第３の別の処理実施形態におけるステ
ップを示す図である。
に示した構造体の第３の別の処理実施形態におけるステ
ップを示す図である。
１０ 半導体基体
１２ 第１層（酸化物層）
１４ 第２層（窒化物層）
１６ ホトレジスト材料
１８ 縞
２０ トレンチ
２２ 活性領域
２４ 分離領域
２６ 酸化物ブロック
２８ 周囲領域
３０ 絶縁層（酸化物層）
３２ マスク材料
３４ 第２トレンチ
３６ 絶縁層
３８ ポリ層
４０ ポリブロック
４０ａ ポリブロック
４６ 酸化物層
４８ 酸化物スペーサ
５０ 絶縁層
５２ 第１（ソース）領域
５６ トンネル酸化物層
５８ 酸化物層
６０ ホトレジスト
６２ ポリ層
６４ ホトレジストブロック
６６ ポリブロック
６８ ポリスペーサ
７０ 第２（ドレイン）領域
９０ チャンネル領域
９２ 第１部分
９４ 第２部分
─────────────────────────────────────────────────────
フロントページの続き
(31)優先権主張番号 １０／３５８６２３
(32)優先日 平成15年２月４日(2003．2．4)
(33)優先権主張国 米国（ＵＳ）
(72)発明者 ヤウ ウェン フ
アメリカ合衆国 カリフォルニア州
95014 クーパティーノ ボーリンガー
ロード 7584
(72)発明者 ソーラブ キアニアン
アメリカ合衆国 カリフォルニア州
94022 ロス アルトス ミランダ ロー
ド 14320
Ｆターム(参考） 5F083 EP03 EP25 EP67 ER02 ER17
ER22 GA09 KA14 LA21 MA06
MA20 NA01 PR09 PR29 PR40
5F101 BA04 BA12 BA15 BB04 BC13
BD10 BD13 BD16 BD35 BE02
BE05 BE07 BH19
Claims (25)
- 【請求項１】 電気的にプログラム可能で且つ消去可能
なメモリデバイスのアレーであって、 表面を有する第１導電型の半導体材料の基体を備え、 上記基体上に形成され、互いに実質的に平行で且つ第１
方向に延びる離間された分離領域を更に備え、隣接分離
領域の各対間に活性領域を備え、 各活性領域は、複数のメモリセル対を含み、各メモリセ
ル対は、 上記基体の表面へと形成され、一対の対向する側壁を含
むトレンチと、 上記トレンチの下で上記基体に形成された第１領域と、 上記基体に形成された一対の第２領域とを含み、上記基
体内で上記第１領域と一方の第２領域との間に一対のチ
ャンネル領域が各々形成され、上記第１及び第２領域
は、第２導電型を有し、そして各チャンネル領域は、実
質的に上記対向するトレンチ側壁の一方に沿って延びる
第１部分と、実質的に上記基体の表面に沿って延びる第
２部分とを含み、 更に、一対の導電性フローティングゲートを含み、その
各々は、少なくともその下部が、上記トレンチにおいて
上記チャンネル領域の第１部分の１つに隣接配置されて
そこから絶縁されて、上記チャンネル領域のその１つの
第１部分の導電率を制御し、そして更に、一対の導電性
制御ゲートを含み、その各々は、上記チャンネル領域の
第２部分の１つの上に配置されてそこから絶縁されて、
上記チャンネル領域のその１つの第２部分の導電率を制
御し、上記制御ゲートとフローティングゲートとの間に
はせいぜい部分的な垂直方向の重畳しかないように構成
されたメモリデバイスのアレー。 - 【請求項２】 上記メモリセル対の各々は、更に、導電
性材料のブロックを備え、少なくともその下部は、上記
トレンチにおいて上記フローティングゲート対に隣接配
置されてそこから絶縁される請求項１に記載のアレー。 - 【請求項３】 上記導電性材料ブロックの各々は、上記
第１領域の１つに電気的に接続される請求項２に記載の
アレー。 - 【請求項４】 上記制御ゲートの各々は、上記フローテ
ィングゲートの１つに隣接配置され、そしてファウラー
・ノルトハイムのトンネリングを許す厚みを有する絶縁
材料でそこから絶縁される請求項２に記載のアレー。 - 【請求項５】 上記メモリセル対の各々は、更に、一対
の絶縁材料スペーサを含み、その各々は、上記導電性材
料のブロックと１つの制御ゲートの間で１つのフローテ
ィングゲート上に配置される請求項２に記載のアレー。 - 【請求項６】 上記フローティングゲートの各々は、上
記基体の表面より上に延びる上部を含み、 上記制御ゲートの各々は、上記フローティングゲートの
上部の１つに横方向に隣接配置されてそこから絶縁され
た第１部分を有し、そして上記制御ゲートの各々は、上
記フローティングゲートの上部の１つの上に配置されて
そこから絶縁された第２部分を有する請求項１に記載の
アレー。 - 【請求項７】 上記制御ゲートの各々は、その第１及び
第２部分により形成されたノッチを含み、そして上記フ
ローティングゲートの上部の各々は、上記ノッチの１つ
に対向するエッジを含む請求項６に記載のアレー。 - 【請求項８】 上記制御ゲートの各々は、導電性材料の
スペーサである請求項７に記載のアレー。 - 【請求項９】 上記フローティングゲートの各々は、導
電性材料のスペーサである請求項７に記載のアレー。 - 【請求項１０】 各々の上記チャンネル領域の第１及び
第２部分は、互いに非直線的であり、そして上記チャン
ネル領域の第２部分の各々は、フローティングゲートの
１つに直接向いた方向に延びて、その１つのフローティ
ングゲートをプログラミングするための経路を画成する
請求項１に記載のアレー。 - 【請求項１１】 更に導電性材料の導電性制御ラインを
複数備え、その各々は、上記第１方向に垂直な第２方向
に上記活性及び分離領域を横切って延びそして各活性領
域からの１つの制御ゲートを一緒に電気的接続する請求
項１に記載のアレー。 - 【請求項１２】 更に導電性材料の導電性ソースライン
を複数備え、その各々は、上記第１方向に垂直な第２方
向に上記活性及び分離領域を横切って延び、そして各活
性領域からの１つの導電性ブロックを一緒に電気的接続
する請求項３に記載のアレー。 - 【請求項１３】 電気的にプログラム可能で且つ消去可
能なメモリデバイスのアレーを形成する方法において、 実質的に互いに平行で且つ第１方向に延びる離間された
分離領域を半導体基体上に形成し、隣接分離領域の各対
間に活性領域を備え、上記基体は表面を有し、そして第
１導電型であり、 各活性領域に複数のメモリセル対を形成し、各メモリセ
ル対の形成は、次のことを含み、即ち、 一対の対向する側壁を有するトレンチを上記基体の表面
へと形成し、 上記トレンチの下で上記基体に第１領域を形成し、 上記基体に一対の第２領域を形成し、上記基体内では上
記第１領域と一方の第２領域との間に一対のチャンネル
領域が各々形成され、上記第１及び第２領域は第２導電
型を有し、そして各チャンネル領域は、実質的に上記対
向するトレンチ側壁の一方に沿って延びる第１部分と、
実質的に上記基体の表面に沿って延びる第２部分とを含
み、 更に、一対の導電性フローティングゲートを形成し、そ
の各々は、少なくともその下部が、上記トレンチにおい
て上記チャンネル領域の第１部分の１つに隣接配置され
てそこから絶縁されて、上記チャンネル領域のその１つ
の第１部分の導電率を制御し、そして更に、一対の導電
性制御ゲートを形成し、その各々は、上記チャンネル領
域の第２部分の１つの上に配置されてそこから絶縁され
て、上記チャンネル領域のその１つの第２部分の導電率
を制御し、上記制御ゲートとフローティングゲートとの
間にはせいぜい部分的な垂直方向の重畳しかないように
する方法。 - 【請求項１４】 各メモリセル対の形成は、導電性材料
のブロックを形成することを含み、少なくともその下部
は、上記トレンチにおいて上記フローティングゲート対
に隣接配置されてそこから絶縁される請求項１３に記載
の方法。 - 【請求項１５】 上記導電性材料ブロックの形成は、上
記導電性材料ブロックの各々を、上記第１領域の１つに
電気的接触させて形成することを含む請求項１４に記載
の方法。 - 【請求項１６】 上記制御ゲートの各々と上記フローテ
ィングゲートの１つとの間にファウラー・ノルトハイム
のトンネリングを許す厚みで絶縁材料を形成することを
更に含む請求項１３に記載の方法。 - 【請求項１７】 複数の絶縁材料スペーサを形成するこ
とを更に含み、各スペーサは、導電性材料のブロックの
１つと制御ゲートの１つとの間でフローティングゲート
の１つの上に形成される請求項１４に記載の方法。 - 【請求項１８】 上記フローティングゲートの形成は、
上記基体の表面上に延びる各フローティングゲートの上
部を形成することを含み、そして上記制御ゲートの形成
は、 上記フローティングゲートの上部の１つに横方向に隣接
配置されてそこから絶縁された各制御ゲートの第１部分
を形成し、そして上記フローティングゲートの上部の１
つの上に配置されてそこから絶縁された各制御ゲートの
第２部分を形成する、という段階を含む請求項１３に記
載の方法。 - 【請求項１９】 上記制御ゲートの形成は、更に、導電
性材料の複数の導電性制御ラインを形成することを含
み、各制御ラインは、上記第１方向に垂直な第２方向に
上記活性及び分離領域を横切って延び、そして各活性領
域からの制御ラインの１つを一緒に電気的接続する請求
項１３に記載の方法。 - 【請求項２０】 上記導電性材料ブロックの形成は、更
に、導電性材料の複数の導電性ソースラインを形成する
ことを含み、各ソースラインは、上記第１方向に垂直な
第２方向に上記活性及び分離領域を横切って延び、そし
て各活性領域からの１つの導電性ブロックを一緒に電気
的接続する請求項１４に記載の方法。 - 【請求項２１】 メモリセル対の各々に対し、上記トレ
ンチにおけるフローティングゲート対の形成は、 上記トレンチに導電性材料のブロックを形成し、 上記導電性材料のブロックの上に材料スペーサ対を形成
し、該スペーサ対は、導電性材料ブロックの一部分を露
出状態のままにし、 エッチングプロセスを実行して、導電性材料ブロックの
上記露出部分を除去すると共に、上記フローティングゲ
ート対を構成する導電性材料ブロックの部分を上記スペ
ーサ対の下に残す、という段階を含む請求項１３に記載
の方法。 - 【請求項２２】 各トレンチ及びそれに関連したメモリ
セル対の１つの形成は、次の段階を含み、即ち、 上記基体の表面上に材料を形成し、 上記材料に開口を形成し、 上記開口に一対の対向するスペーサを形成し、 上記対向するスペーサ間で上記基体へとトレンチを形成
し、 上記トレンチに導電性材料のブロックを形成し、該導電
性材料のブロックは、上記基体から絶縁され、 上記スペーサを除去して、上記基体の一部分を露出さ
せ、 上記基体の露出部分を除去して、上記とレンチの巾を拡
張し、そして上記拡張されたトレンチにフローティング
ゲート対を形成し、各フローティングゲートは、上記基
体及び導電性材料のブロックから絶縁される請求項１３
に記載の方法。 - 【請求項２３】 上記制御ゲートの形成は、 上記基体の上に導電性材料の層を形成し、そして非等方
性エッチングプロセスを実行して、上記フローティング
ゲートの上部の上及びその横方向に隣接して配置された
導電性材料のスペーサを除き、導電性材料の層を除去す
る、という段階を含む請求項１８に記載の方法。 - 【請求項２４】 上記フローティングゲートの形成は、 上記基体の上に導電性材料の層を形成し、そして非等方
性エッチングプロセスを実行して、上記トレンチに少な
くとも部分的に配置された導電性材料のスペーサを除
き、導電性材料の層を除去する、という段階を含む請求
項１３に記載の方法。 - 【請求項２５】 上記フローティングゲートの形成は、 上記分離及び活性領域の上に導電性材料層を形成し、 上記分離及び活性領域の上に絶縁材料層を形成し、 上記活性領域における上記導電性材料層の一部分をエッ
チングストッパーとして使用して上記絶縁材料層をエッ
チングし、そして上記分離領域における上記導電性材料
層の一部分をエッチングストッパーとして使用して上記
絶縁材料層をエッチングし、 上記絶縁材料層が上記分離領域から除去され、そして上
記トレンチに配置されたそのブロックを除いて上記活性
領域から除去される請求項１３に記載の方法。
Applications Claiming Priority (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US37088802P | 2002-04-05 | 2002-04-05 | |
| US60/370888 | 2002-04-05 | ||
| US39369602P | 2002-07-02 | 2002-07-02 | |
| US60/393696 | 2002-07-02 | ||
| US39814602P | 2002-07-23 | 2002-07-23 | |
| US60/398146 | 2002-07-23 | ||
| US10/358,623 US6952034B2 (en) | 2002-04-05 | 2003-02-04 | Semiconductor memory array of floating gate memory cells with buried source line and floating gate |
| US10/358623 | 2003-02-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003303908A true JP2003303908A (ja) | 2003-10-24 |
| JP4065414B2 JP4065414B2 (ja) | 2008-03-26 |
Family
ID=46204722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003087103A Expired - Lifetime JP4065414B2 (ja) | 2002-04-05 | 2003-03-27 | 埋設ソースライン及びフローティングゲートを伴うフローティングゲートメモリセルの半導体メモリアレーを形成する自己整列型方法及びそれにより作られたメモリアレー |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6952034B2 (ja) |
| JP (1) | JP4065414B2 (ja) |
| KR (1) | KR100472163B1 (ja) |
| CN (1) | CN1271719C (ja) |
| TW (1) | TWI223895B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004312020A (ja) * | 2003-04-07 | 2004-11-04 | Silicon Storage Technology Inc | 双方向性読出し／プログラム不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 |
| JP2004312021A (ja) * | 2003-04-07 | 2004-11-04 | Silicon Storage Technology Inc | 独立制御可能な制御ゲートを持つ双方向性読出し／プログラム不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 |
| US7285466B2 (en) | 2003-08-05 | 2007-10-23 | Samsung Electronics Co., Ltd. | Methods of forming metal oxide semiconductor (MOS) transistors having three dimensional channels |
| JP2017500747A (ja) * | 2013-12-19 | 2017-01-05 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 自己整列浮遊及び消去ゲートを有する不揮発性メモリセル及びその製造方法 |
| JP2020534671A (ja) * | 2017-09-15 | 2020-11-26 | グリーンライアント アイピー エルエルシー | 垂直浮遊ゲートを有するｎｏｒメモリセル |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7411246B2 (en) * | 2002-04-01 | 2008-08-12 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby |
| US6952034B2 (en) * | 2002-04-05 | 2005-10-04 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried source line and floating gate |
| JP2006501666A (ja) * | 2002-10-04 | 2006-01-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | パワー半導体デバイス |
| TW569435B (en) * | 2002-12-17 | 2004-01-01 | Nanya Technology Corp | A stacked gate flash memory and the method of fabricating the same |
| US7307308B2 (en) * | 2003-04-07 | 2007-12-11 | Silicon Storage Technology, Inc. | Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation |
| US6822287B1 (en) * | 2003-05-30 | 2004-11-23 | Silicon Storage Technology, Inc. | Array of integrated circuit units with strapping lines to prevent punch through |
| JP4472633B2 (ja) * | 2003-06-10 | 2010-06-02 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| US20050012137A1 (en) * | 2003-07-18 | 2005-01-20 | Amitay Levi | Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing |
| US7242050B2 (en) * | 2003-11-13 | 2007-07-10 | Silicon Storage Technology, Inc. | Stacked gate memory cell with erase to gate, array, and method of manufacturing |
| DE10356285A1 (de) | 2003-11-28 | 2005-06-30 | Infineon Technologies Ag | Integrierter Halbleiterspeicher und Verfahren zum Herstellen eines integrierten Halbleiterspeichers |
| KR100526478B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
| TW200601461A (en) * | 2004-03-09 | 2006-01-01 | Silicon Storage Tech Inc | Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation |
| CN100362664C (zh) * | 2004-03-26 | 2008-01-16 | 力晶半导体股份有限公司 | 非挥发性存储单元及其制造方法 |
| CN1307710C (zh) * | 2004-03-26 | 2007-03-28 | 力晶半导体股份有限公司 | 闪存存储单元的制造方法 |
| JP2006054283A (ja) * | 2004-08-11 | 2006-02-23 | Nec Electronics Corp | 不揮発性半導体記憶装置，及びその製造方法 |
| US7518179B2 (en) * | 2004-10-08 | 2009-04-14 | Freescale Semiconductor, Inc. | Virtual ground memory array and method therefor |
| JP4461042B2 (ja) * | 2005-03-11 | 2010-05-12 | Ｏｋｉセミコンダクタ株式会社 | 不揮発性メモリの製造方法 |
| US7642594B2 (en) | 2005-07-25 | 2010-01-05 | Freescale Semiconductor, Inc | Electronic device including gate lines, bit lines, or a combination thereof |
| US7582929B2 (en) * | 2005-07-25 | 2009-09-01 | Freescale Semiconductor, Inc | Electronic device including discontinuous storage elements |
| US7619275B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Process for forming an electronic device including discontinuous storage elements |
| US7394686B2 (en) * | 2005-07-25 | 2008-07-01 | Freescale Semiconductor, Inc. | Programmable structure including discontinuous storage elements and spacer control gates in a trench |
| US7619270B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Electronic device including discontinuous storage elements |
| US7112490B1 (en) * | 2005-07-25 | 2006-09-26 | Freescale Semiconductor, Inc. | Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench |
| US7262997B2 (en) | 2005-07-25 | 2007-08-28 | Freescale Semiconductor, Inc. | Process for operating an electronic device including a memory array and conductive lines |
| WO2007066276A2 (en) * | 2005-12-07 | 2007-06-14 | Nxp B.V. | An electronic circuit with a memory matrix |
| US7592224B2 (en) | 2006-03-30 | 2009-09-22 | Freescale Semiconductor, Inc | Method of fabricating a storage device including decontinuous storage elements within and between trenches |
| US7622389B1 (en) * | 2006-04-25 | 2009-11-24 | Spansion Llc | Selective contact formation using masking and resist patterning techniques |
| US7646054B2 (en) * | 2006-09-19 | 2010-01-12 | Sandisk Corporation | Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches |
| US7696044B2 (en) * | 2006-09-19 | 2010-04-13 | Sandisk Corporation | Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches |
| KR101427362B1 (ko) * | 2006-09-19 | 2014-08-07 | 샌디스크 테크놀로지스, 인코포레이티드 | 기판 트렌치에 스페이서로 형성된 플로팅 게이트를 구비하는 비휘발성 메모리 셀의 어레이 |
| US20080108212A1 (en) * | 2006-10-19 | 2008-05-08 | Atmel Corporation | High voltage vertically oriented eeprom device |
| KR100881015B1 (ko) * | 2006-11-30 | 2009-01-30 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| US7642160B2 (en) * | 2006-12-21 | 2010-01-05 | Sandisk Corporation | Method of forming a flash NAND memory cell array with charge storage elements positioned in trenches |
| US7800161B2 (en) * | 2006-12-21 | 2010-09-21 | Sandisk Corporation | Flash NAND memory cell array with charge storage elements positioned in trenches |
| US7838922B2 (en) * | 2007-01-24 | 2010-11-23 | Freescale Semiconductor, Inc. | Electronic device including trenches and discontinuous storage elements |
| US7572699B2 (en) * | 2007-01-24 | 2009-08-11 | Freescale Semiconductor, Inc | Process of forming an electronic device including fins and discontinuous storage elements |
| US7651916B2 (en) * | 2007-01-24 | 2010-01-26 | Freescale Semiconductor, Inc | Electronic device including trenches and discontinuous storage elements and processes of forming and using the same |
| US7732848B2 (en) * | 2007-05-31 | 2010-06-08 | Infineon Technologies Ag | Power semiconductor device with improved heat dissipation |
| TWI355046B (en) * | 2007-07-10 | 2011-12-21 | Nanya Technology Corp | Two bit memory structure and method of making the |
| WO2010043068A1 (zh) * | 2008-10-13 | 2010-04-22 | 上海宏力半导体制造有限公司 | 电可擦写可编程存储器及其制造方法 |
| US8148768B2 (en) * | 2008-11-26 | 2012-04-03 | Silicon Storage Technology, Inc. | Non-volatile memory cell with self aligned floating and erase gates, and method of making same |
| US7851846B2 (en) * | 2008-12-03 | 2010-12-14 | Silicon Storage Technology, Inc. | Non-volatile memory cell with buried select gate, and method of making same |
| US9793280B2 (en) | 2015-03-04 | 2017-10-17 | Silicon Storage Technology, Inc. | Integration of split gate flash memory array and logic devices |
| CN110010606B (zh) | 2018-01-05 | 2023-04-07 | 硅存储技术公司 | 衬底沟槽中具有浮栅的双位非易失性存储器单元 |
| CN110021602B (zh) | 2018-01-05 | 2023-04-07 | 硅存储技术公司 | 在专用沟槽中具有浮栅的非易失性存储器单元 |
| CN108447866B (zh) * | 2018-03-06 | 2019-03-26 | 武汉新芯集成电路制造有限公司 | 浮栅器件及其制作方法 |
| US10418451B1 (en) * | 2018-05-09 | 2019-09-17 | Silicon Storage Technology, Inc. | Split-gate flash memory cell with varying insulation gate oxides, and method of forming same |
| CN113348561A (zh) * | 2018-11-26 | 2021-09-03 | 康宁股份有限公司 | 在导电层上形成图案化的绝缘层的方法及使用所述方法制造的制品 |
| CN112185970B (zh) * | 2019-07-02 | 2024-05-28 | 硅存储技术公司 | 形成分裂栅存储器单元的方法 |
| CN112185815B (zh) | 2019-07-04 | 2024-07-23 | 硅存储技术公司 | 形成分裂栅闪存存储器单元的方法 |
| CN113496896B (zh) * | 2020-04-08 | 2024-04-16 | 北方集成电路技术创新中心(北京)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US73275A (en) * | 1868-01-14 | Improvement in fbigtion-matches | ||
| US5808328A (en) | 1977-02-21 | 1998-09-15 | Zaidan Hojin Handotai Kenkyu Shinkokai | High-speed and high-density semiconductor memory |
| US4757360A (en) | 1983-07-06 | 1988-07-12 | Rca Corporation | Floating gate memory device with facing asperities on floating and control gates |
| US4947221A (en) | 1985-11-29 | 1990-08-07 | General Electric Company | Memory cell for a dense EPROM |
| IT1191566B (it) | 1986-06-27 | 1988-03-23 | Sgs Microelettronica Spa | Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione |
| US4794565A (en) | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| KR910000139B1 (ko) | 1986-10-27 | 1991-01-21 | 가부시키가이샤 도시바 | 불휘발성 반도체기억장치 |
| US4905062A (en) | 1987-11-19 | 1990-02-27 | Texas Instruments Incorporated | Planar famos transistor with trench isolation |
| US5268319A (en) | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| JP2600301B2 (ja) | 1988-06-28 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5051793A (en) | 1989-03-27 | 1991-09-24 | Ict International Cmos Technology, Inc. | Coplanar flash EPROM cell and method of making same |
| JP2798990B2 (ja) | 1989-08-09 | 1998-09-17 | 株式会社東芝 | 不揮発性メモリ装置 |
| KR940006094B1 (ko) | 1989-08-17 | 1994-07-06 | 삼성전자 주식회사 | 불휘발성 반도체 기억장치 및 그 제조방법 |
| US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
| US5572054A (en) | 1990-01-22 | 1996-11-05 | Silicon Storage Technology, Inc. | Method of operating a single transistor non-volatile electrically alterable semiconductor memory device |
| US5049515A (en) | 1990-03-09 | 1991-09-17 | Intel Corporation, Inc. | Method of making a three-dimensional memory cell with integral select transistor |
| US5021848A (en) | 1990-03-13 | 1991-06-04 | Chiu Te Long | Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof |
| JPH0567791A (ja) * | 1991-06-20 | 1993-03-19 | Mitsubishi Electric Corp | 電気的に書込および消去可能な半導体記憶装置およびその製造方法 |
| JP2815495B2 (ja) | 1991-07-08 | 1998-10-27 | ローム株式会社 | 半導体記憶装置 |
| US5544103A (en) | 1992-03-03 | 1996-08-06 | Xicor, Inc. | Compact page-erasable eeprom non-volatile memory |
| JP3260194B2 (ja) | 1993-01-21 | 2002-02-25 | 新日本製鐵株式会社 | Ｍｏｓ電界効果型トランジスタ及び不揮発性半導体記憶装置 |
| US5495441A (en) | 1994-05-18 | 1996-02-27 | United Microelectronics Corporation | Split-gate flash memory cell |
| US5694356A (en) | 1994-11-02 | 1997-12-02 | Invoice Technology, Inc. | High resolution analog storage EPROM and flash EPROM |
| JP3133667B2 (ja) | 1995-02-23 | 2001-02-13 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
| US5488244A (en) * | 1995-02-27 | 1996-01-30 | Chartered Simiconductor Manufacturing Pte Ltd. | Electrically erasable and programmable read only memory cell |
| US5780892A (en) | 1995-03-21 | 1998-07-14 | Winbond Electronics Corporation | Flash E2 PROM cell structure with poly floating and control gates |
| KR0144906B1 (ko) | 1995-03-31 | 1998-07-01 | 김광호 | 불휘발성 메모리 소자 및 그 제조방법 |
| DE19525070C2 (de) | 1995-07-10 | 2001-12-06 | Infineon Technologies Ag | Elektrisch schreib- und löschbare Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung |
| US5597751A (en) | 1995-12-20 | 1997-01-28 | Winbond Electronics Corp. | Single-side oxide sealed salicide process for EPROMs |
| US5814853A (en) | 1996-01-22 | 1998-09-29 | Advanced Micro Devices, Inc. | Sourceless floating gate memory device and method of storing data |
| DE19603810C1 (de) | 1996-02-02 | 1997-08-28 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US5780341A (en) | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
| US5943830A (en) * | 1997-05-30 | 1999-08-31 | Dayton Superior Corporation | Knee brace bracket for tilt-up construction |
| DE19732870C2 (de) * | 1997-07-30 | 1999-10-07 | Siemens Ag | Nichtflüchtige Speicherzelle mit hoher Koppelkapazität und Verfahren zu ihrer Herstellung |
| US6803273B1 (en) * | 1997-12-23 | 2004-10-12 | Texas Instruments Incorporated | Method to salicide source-line in flash memory with STI |
| US6051860A (en) | 1998-01-16 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit |
| JP4367979B2 (ja) | 1998-01-27 | 2009-11-18 | 正気 小椋 | 不揮発性半導体記憶装置の製造方法 |
| TW425714B (en) | 1998-02-20 | 2001-03-11 | Siemens Ag | Memory cell with MOS-Transistor and its production method |
| US6140182A (en) | 1999-02-23 | 2000-10-31 | Actrans System Inc. | Nonvolatile memory with self-aligned floating gate and fabrication process |
| US6091104A (en) | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
| US6103573A (en) | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
| US6222227B1 (en) | 1999-08-09 | 2001-04-24 | Actrans System Inc. | Memory cell with self-aligned floating gate and separate select gate, and fabrication process |
| JP2001085544A (ja) | 1999-09-14 | 2001-03-30 | Sanyo Electric Co Ltd | スプリットゲート型メモリセル |
| US6316298B1 (en) | 1999-10-22 | 2001-11-13 | United Microelectronics Corp. | Fabrication method for a flash memory device |
| US6248633B1 (en) * | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
| JP2001217326A (ja) | 2000-02-01 | 2001-08-10 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JP2001284473A (ja) | 2000-03-28 | 2001-10-12 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ |
| JP3993754B2 (ja) | 2000-07-03 | 2007-10-17 | 松下電器産業株式会社 | 不揮発性半導体記憶装置の製造方法 |
| EP1172861A3 (en) | 2000-07-12 | 2003-11-05 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same |
| US20020055228A1 (en) * | 2000-09-21 | 2002-05-09 | Ambrose Thomas M. | Sidewall process to improve the flash memory cell performance |
| KR100364803B1 (ko) * | 2000-11-15 | 2002-12-16 | 주식회사 하이닉스반도체 | 비휘발성 메모리 제조 방법 |
| US6759707B2 (en) * | 2001-03-08 | 2004-07-06 | Micron Technology, Inc. | 2F2 memory device system |
| TW480680B (en) * | 2001-04-03 | 2002-03-21 | Nanya Technology Corp | Method for producing self-aligned separated gate-type flash memory cell |
| US6521944B1 (en) | 2001-08-09 | 2003-02-18 | National Semiconductor Corporation | Split gate memory cell with a floating gate in the corner of a trench |
| US6541815B1 (en) | 2001-10-11 | 2003-04-01 | International Business Machines Corporation | High-density dual-cell flash memory structure |
| US6917069B2 (en) | 2001-10-17 | 2005-07-12 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor |
| US6756633B2 (en) | 2001-12-27 | 2004-06-29 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges |
| TW530416B (en) * | 2002-03-26 | 2003-05-01 | Nanya Technology Corp | Structure and manufacturing method of split gate flash memory |
| US6952034B2 (en) * | 2002-04-05 | 2005-10-04 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried source line and floating gate |
| US6746920B1 (en) * | 2003-01-07 | 2004-06-08 | Megawin Technology Co., Ltd. | Fabrication method of flash memory device with L-shaped floating gate |
-
2003
- 2003-02-04 US US10/358,623 patent/US6952034B2/en not_active Expired - Lifetime
- 2003-03-18 TW TW092105958A patent/TWI223895B/zh not_active IP Right Cessation
- 2003-03-27 JP JP2003087103A patent/JP4065414B2/ja not_active Expired - Lifetime
- 2003-04-04 CN CNB031102123A patent/CN1271719C/zh not_active Expired - Lifetime
- 2003-04-07 KR KR10-2003-0021748A patent/KR100472163B1/ko active IP Right Grant
-
2005
- 2005-06-24 US US11/166,882 patent/US7537996B2/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004312020A (ja) * | 2003-04-07 | 2004-11-04 | Silicon Storage Technology Inc | 双方向性読出し／プログラム不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 |
| JP2004312021A (ja) * | 2003-04-07 | 2004-11-04 | Silicon Storage Technology Inc | 独立制御可能な制御ゲートを持つ双方向性読出し／プログラム不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 |
| US7285466B2 (en) | 2003-08-05 | 2007-10-23 | Samsung Electronics Co., Ltd. | Methods of forming metal oxide semiconductor (MOS) transistors having three dimensional channels |
| US7473963B2 (en) | 2003-08-05 | 2009-01-06 | Samsung Electronics Co., Ltd. | Metal oxide semiconductor (MOS) transistors having three dimensional channels |
| JP2017500747A (ja) * | 2013-12-19 | 2017-01-05 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 自己整列浮遊及び消去ゲートを有する不揮発性メモリセル及びその製造方法 |
| JP2020534671A (ja) * | 2017-09-15 | 2020-11-26 | グリーンライアント アイピー エルエルシー | 垂直浮遊ゲートを有するｎｏｒメモリセル |
| JP7194169B2 (ja) | 2017-09-15 | 2022-12-21 | グリーンライアント アイピー エルエルシー | 垂直浮遊ゲートを有するｎｏｒメモリセル |
| US11616071B2 (en) | 2017-09-15 | 2023-03-28 | Greenliant Ip, Llc | NOR memory cell with vertical floating gate |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1453878A (zh) | 2003-11-05 |
| JP4065414B2 (ja) | 2008-03-26 |
| KR20030079811A (ko) | 2003-10-10 |
| KR100472163B1 (ko) | 2005-03-10 |
| US20050269624A1 (en) | 2005-12-08 |
| US20030223296A1 (en) | 2003-12-04 |
| TW200306001A (en) | 2003-11-01 |
| TWI223895B (en) | 2004-11-11 |
| US6952034B2 (en) | 2005-10-04 |
| CN1271719C (zh) | 2006-08-23 |
| US7537996B2 (en) | 2009-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4065414B2 (ja) | 埋設ソースライン及びフローティングゲートを伴うフローティングゲートメモリセルの半導体メモリアレーを形成する自己整列型方法及びそれにより作られたメモリアレー | |
| US7208376B2 (en) | Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate and pointed channel region | |
| JP4004948B2 (ja) | 水平に向けたエッジをもつフローティングゲートメモリセルの半導体メモリアレーを形成するセルフ・アライン型方法及びそれにより形成されたメモリアレー | |
| US6906379B2 (en) | Semiconductor memory array of floating gate memory cells with buried floating gate | |
| US7307308B2 (en) | Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation | |
| US7180127B2 (en) | Semiconductor memory array of floating gate memory cells with buried floating gate, pointed floating gate and pointed channel region | |
| US7326614B2 (en) | Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby | |
| US6891220B2 (en) | Method of programming electrons onto a floating gate of a non-volatile memory cell | |
| US6917069B2 (en) | Semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor | |
| JP5035775B2 (ja) | ソース側消去を伴うフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合法及びこれによって形成されるメモリアレイ | |
| US7851846B2 (en) | Non-volatile memory cell with buried select gate, and method of making same | |
| US6780785B2 (en) | Self-aligned structure with unique erasing gate in split gate flash | |
| US8148768B2 (en) | Non-volatile memory cell with self aligned floating and erase gates, and method of making same | |
| KR20160098493A (ko) | 자가 정렬 플로팅 게이트 및 소거 게이트를 가지는 비휘발성 메모리 셀, 및 그를 제조하는 방법 | |
| US6822287B1 (en) | Array of integrated circuit units with strapping lines to prevent punch through | |
| JP2005203801A (ja) | 不揮発性メモリセルの浮遊ゲート上に電子をプログラムする改良された方法 | |
| JP2003179170A (ja) | 埋め込みビット線および上昇されたソース線を持つ浮遊ゲート・メモリセルの半導体メモリ配列を形成するセルフアライメント方法及びその方法により製造されたメモリ配列 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060529 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060829 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060901 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070409 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070412 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070709 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070813 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071113 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071210 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080104 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4065414 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140111 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |