JP2020534672A5

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Publication number: JP2020534672A5
Application number: JP2020508343A
Authority: JP
Filing date: 2018-09-07
Publication date: 2021-10-21

Claims

電気的消去可能プログラム可能メモリセルであって、
第１の基板領域、及び前記第１の基板領域から横方向に離れた第２の基板領域を有する半導体の基板と、
前記第１の基板領域と前記第２の基板領域との間のチャネル領域であって、
前記第１の基板領域に隣接する第１のチャネル部分、及び、
前記第２の基板領域及び前記第１のチャネル部分に隣接する第２のチャネル部分、を有するチャネル領域と、
前記第１のチャネル部分から絶縁され、前記第１のチャネル部分の上に配置された導電性の制御ゲートであって、前記第２のチャネル部分の上には配置されていない導電性の制御ゲートと、
前記第２のチャネル部分から絶縁され、前記第２のチャネル部分の上に配置された導電性の浮遊ゲートであって、
前記第２のチャネル部分の上で前記横方向に延びる第１の浮遊ゲート部分、及び、
前記基板から離れる方向に延びる第２の浮遊ゲート部分を有し、
前記第２の浮遊ゲート部分は、第１の端部にて前記第１の浮遊ゲート部分に電気的に接続され、第２の端部にて先端を有する、導電性の浮遊ゲートと、
前記第２の浮遊ゲート部分に隣接し、前記第２の基板領域に電気的に結合された導電性ソース線であって、前記基板から離れるように延び、前記浮遊ゲートとの第１の容量結合を形成する、導電性のソース線と、
前記第２の浮遊ゲート部分と前記ソース線との間の誘電体層と、
前記ソース線、及び前記第２の浮遊ゲート部分の前記先端から絶縁され、これらの上に配置された導電性の消去ゲートと、
を備える、電気的消去可能プログラム可能メモリセル。
前記第１の浮遊ゲート部分及び前記第２の浮遊ゲート部分は、Ｌ字型浮遊ゲートを形成する、請求項１に記載の電気的消去可能プログラム可能メモリセル。
前記消去ゲートは、前記浮遊ゲートとの第２の容量結合を形成し、前記第１の容量結合は、前記第２の容量結合よりも大きい、請求項１又は２に記載の電気的消去可能プログラム可能メモリセル。
前記第１の容量結合と前記第２の容量結合との比が少なくとも５対１よりも大きい、請求項１〜３のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
前記制御ゲートは、前記浮遊ゲートとの第３の容量結合を形成し、前記第１の容量結合は、前記第３の容量結合よりも大きい、請求項１〜４のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
前記第１の容量結合と前記第３の容量結合との比が少なくとも５対１よりも大きい、請求項５に記載の電気的消去可能プログラム可能メモリセル。
前記制御ゲートと前記第１のチャネル部分との間に配置された制御ゲート絶縁領域と、
前記第１の浮遊ゲート部分と前記第２のチャネル部分との間に配置された浮遊ゲート絶縁領域と、
を更に備える、請求項１〜６のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
前記浮遊ゲート絶縁領域は、前記制御ゲート絶縁領域よりも厚い、請求項７に記載の電気的消去可能プログラム可能メモリセル。
前記浮遊ゲート絶縁領域及び前記制御ゲート絶縁領域は、別個の絶縁領域成長作業を使用して形成される、請求項７に記載の電気的消去可能プログラム可能メモリセル。
前記消去ゲートと前記第２の浮遊ゲート部分の前記先端との間に配置された消去ゲート絶縁領域を更に備え、前記消去ゲート絶縁領域は、前記第２の浮遊ゲート部分の前記先端からの電子のトンネリングを可能にする厚さを有する、
請求項１〜９のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
前記消去ゲートの絶縁領域の厚さは、２００オングストロームよりも大きく、前記消去ゲートへの１０Ｖ以下の印加によって、電子のトンネリングが可能になる、請求項１〜１０のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
前記制御ゲートは、前記第１の浮遊ゲート部分から第１の距離を離して配置された第１の領域と、前記第２の浮遊ゲート部分から第２の距離を離して配置された第２の領域と、を備え、前記第２の距離は前記第１の距離よりも大きい、請求項１〜１１のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
前記第１の浮遊ゲート部分の上に、且つ前記第２の浮遊ゲート部分に隣接して配置された酸化物層を更に備える、請求項１〜１２のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
前記第２の浮遊ゲート部分は、ソース線方向に対して直角をなす方向にはリソグラフィによって画定されない、請求項１〜１３のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
前記第２の基板領域はトレンチ領域を備え、前記トレンチ領域は、底部分と、前記半導体の基板内のトレンチに隣接した側壁部分とを有し、前記ソース線は、
前記トレンチの内部に配置され、前記トレンチ領域の前記底部分に電気的に接続された第１のソース線部分と、
前記第１のソース線部分の上に配置された第２のソース線部分であって、前記第２のソース線部分は、前記第１のソース線部分よりも導電性が高く、且つ前記誘電体層によって前記第２の浮遊ゲート部分から分離されている、第２のソース線部分と、を含む、請求項１〜１３のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
前記第２のソース線部分は金属である、請求項１５に記載の電気的消去可能プログラム可能メモリセル。
前記第２のソース線部分はポリシリコンである、請求項２に記載の電気的消去可能プログラム可能メモリセル。
電気的プログラム可能消去可能不揮発性メモリセルであって、
ドレイン領域、ソース領域、前記ドレイン領域と前記ソース領域との間のチャネル領域、及び上側表面を有する基板であって、
前記チャネル領域は、前記ドレイン領域に隣接する第１のチャネルサブ領域と、前記ソース領域に隣接し、前記第１のチャネルサブ領域と前記ソース領域との間に位置する第２のチャネルサブ領域とを含む、基板と、
制御ゲート絶縁領域によって前記第１のチャネルサブ領域から分離された導電性の制御ゲートと、
導電性の浮遊ゲートであって、（ｉ）浮遊ゲート絶縁領域によって前記第２のチャネルサブ領域から分離され、前記基板の前記上側表面の上に配置された第１の浮遊ゲート部分、及び、（ｉｉ）前記基板の前記上側表面の上に配置され、前記第１の浮遊ゲート部分に電気的に結合された第２の浮遊ゲート部分であって、前記第１の浮遊ゲート部分から垂直に、前記基板の前記上側表面から離れるように延びる第２の浮遊ゲート部分を有し、前記第１の浮遊ゲート部分は、前記基板の前記上側表面に対して第１の垂直範囲を有し、前記第２の浮遊ゲート部分は、前記基板の前記上側表面に対して第２の垂直範囲を有し、前記第２の垂直範囲は、前記基板に対する前記第１の浮遊ゲート部分の前記第１の垂直範囲の少なくとも２倍であり、前記浮遊ゲートの前記第１の浮遊ゲート部分は、前記基板の前記上側表面の上で、前記浮遊ゲートの前記第２の浮遊ゲート部分よりもさらに、ソース線から離れて延びる部分を含む、導電性の浮遊ゲートと、
導電性のソース線であって、前記ソース領域に電気的に結合され、前記基板から離れるように垂直に延び、ソース線絶縁領域によって前記第２の浮遊ゲート部分から分離されて、前記浮遊ゲートを前記ソース線に第１の容量結合を伴って容量結合させる、導電性のソース線と、
消去ゲート絶縁領域の上に配置され、前記消去ゲート絶縁領域によって前記第２の浮遊ゲート部分から分離された導電性の消去ゲートと、
を備える電気的プログラム可能消去可能不揮発性メモリセル。
前記第１の浮遊ゲート部分及び前記第２の浮遊ゲート部分は、Ｌ字型浮遊ゲートを形成する、請求項１８に記載の電気的プログラム可能消去可能不揮発性メモリセル。
前記消去ゲートは、前記浮遊ゲートとの第２の容量結合を形成し、前記第１の容量結合は、前記第２の容量結合よりも大きい、請求項１８又は１９に記載の電気的プログラム可能消去可能不揮発性メモリセル。
前記第１の容量結合と前記第２の容量結合との比が少なくとも５対１よりも大きい、請求項２０に記載の電気的プログラム可能消去可能不揮発性メモリセル。
前記制御ゲートは、前記浮遊ゲートとの第３の容量結合を形成し、前記第１の容量結合は、前記第３の容量結合よりも大きい、請求項１８〜２１のいずれか一項に記載の電気的プログラム可能消去可能不揮発性メモリセル。
前記第１の容量結合と前記第３の容量結合との比が少なくとも５対１よりも大きい、請求項２２に記載の電気的プログラム可能消去可能不揮発性メモリセル。
前記浮遊ゲート絶縁領域は、前記制御ゲート絶縁領域よりも厚い、請求項１８〜２３のいずれか一項に記載の電気的プログラム可能消去可能不揮発性メモリセル。
前記浮遊ゲート絶縁領域及び前記制御ゲート絶縁領域は、別個の絶縁領域成長作業を使用して形成される、請求項１８〜２３のいずれか一項に記載の電気的プログラム可能消去可能不揮発性メモリセル。
前記消去ゲート絶縁領域は、前記第２の浮遊ゲート部分の先端から前記消去ゲートへの電子のトンネリングを可能にする厚さを有する、請求項１８〜２５のいずれか一項に記載の電気的プログラム可能消去可能不揮発性メモリセル。
前記消去ゲート絶縁領域の厚さは、２００オングストロームよりも大きく、前記消去ゲートへの１０Ｖ以下の印加によって、電子のトンネリングが可能になる、請求項１８〜２６のいずれか一項に記載の電気的プログラム可能消去可能不揮発性メモリセル。
前記制御ゲートは、前記第１の浮遊ゲート部分から第１の距離を離して配置された第１の領域と、前記第２の浮遊ゲート部分から第２の距離を離して配置された第２の領域と、を備え、前記第２の距離は前記第１の距離よりも大きい、請求項１８〜２７のいずれか一項に記載の電気的プログラム可能消去可能不揮発性メモリセル。
前記第１の浮遊ゲート部分の上に、且つ前記第２の浮遊ゲート部分に隣接して配置された酸化物層を更に備える、請求項１８〜２８のいずれか一項に記載の電気的プログラム可能消去可能不揮発性メモリセル。
前記第２の浮遊ゲート部分は、ソース線方向に対して直角をなす方向にはリソグラフィによって画定されない、請求項１８〜２９のいずれか一項に記載の電気的プログラム可能消去可能不揮発性メモリセル。
メモリセルを動作させる方法であって、前記メモリセルは、半導体の基板と、制御ゲートと、前記基板の上側表面の上に配置された浮遊ゲートであって、前記基板に平行に延びる第１の浮遊ゲート部分と、前記基板から離れるように延びる第２の浮遊ゲート部分とを有し、前記第２の浮遊ゲート部分は、第１の端部にて前記第１の浮遊ゲート部分に電気的に接続され、第２の端部にて先端を有する、浮遊ゲートと、誘電体層によって前記第２の浮遊ゲート部分に容量結合されたソース線であって、前記誘電体層は、前記第２の浮遊ゲート部分と前記ソース線との間に位置し、且つ前記第２の浮遊ゲート部分及び前記ソース線に接する部分を含む、ソース線と、前記第２の浮遊ゲート部分の前記先端から絶縁され、前記先端の上に配置された消去ゲートと、を備え、前記浮遊ゲートの前記第１の浮遊ゲート部分は、前記基板の上で、前記第２の浮遊ゲート部分よりもさらに、前記ソース線から離れて延びる部分を含み、
前記方法は、
前記制御ゲート及び前記ソース線に第１のバイアス電位を印加することと、
前記消去ゲートに第２のバイアス電位を印加し、前記第２の浮遊ゲート部分の前記先端から前記消去ゲートへの電子のトンネリングを誘起させることと、によって前記メモリセルを消去することを含み、
前記浮遊ゲートと前記ソース線との間の容量結合により、前記浮遊ゲートと前記消去ゲートとの間の容量結合によって引き起こされる前記浮遊ゲートの電位の変化が実質的に限定され、
前記第２のバイアス電位と前記第１のバイアス電位の差は１０ボルト以下である、方法。
前記メモリセルを消去した後に、
前記ソース線に前記第１のバイアス電位を印加することと、
前記制御ゲートに第３のバイアス電位を印加して、前記制御ゲートの下の基板領域内に反転層を形成させることと、
前記浮遊ゲートが所定の消去状態にある場合に、前記基板のドレイン領域に第４のバイアス電位を印加して、閾値を超える電流を前記ドレイン領域から前記ソース線に流れるようにすることと、
前記ドレイン領域から前記ソース線に流れる前記電流を、存在する場合には検知することと、によって、前記メモリセルを読み出すことを更に含む、
請求項３１に記載の方法。
前記メモリセルを消去した後に、
前記消去ゲートに前記第１のバイアス電位を印加することと、
前記基板のドレイン領域に第５のバイアス電位を印加することと、
前記第５のバイアス電位よりも高い第６のバイアス電位を前記制御ゲートに印加することと、
前記第６のバイアス電位よりも高い第７のバイアス電位を前記ソース線に印加して、前記ソース線と前記浮遊ゲートとの間の容量結合に起因して、前記第７のバイアス電位に応じて前記浮遊ゲートの電圧が上昇し、それにより、前記基板のチャネル領域内の電子がエネルギーを得て前記浮遊ゲートに注入されるようにすることと、
によって前記メモリセルをプログラミングすることを更に含む、
請求項３１又は３２に記載の方法。
前記浮遊ゲートに注入された前記電子により、前記メモリセルが１００ナノ秒未満でプログラムされた状態に到達する、請求項３３に記載の方法。