CN111183507B - 具有l形浮栅的nor存储器单元 - Google Patents

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Abstract

电可擦可编程非易失性存储器单元包括：半导体衬底，其具有第一衬底区域以及在横向方向上与第一衬底区域分开的第二衬底区域；沟道区域，其位于第一衬底区域和第二衬底区域之间；导电控制栅，其与沟道区域的第一沟道部分绝缘并设置在该第一沟道部分之上；导电浮栅，其与沟道区域的第二沟道部分绝缘并设置在沟道区域的第二沟道部分之上；导电源极线，其电连接至第二衬底区域；以及导电擦除栅，其与浮栅的末端绝缘并设置在浮栅的末端之上。

Description

具有L形浮栅的NOR存储器单元
技术领域
本申请总体涉及半导体存储器装置，包括但不限于具有L形浮栅的电可编程且可擦除非易失性存储器单元，有时称为NOR存储器单元。
背景技术
一直需要缩小电可编程且可擦除非易失性存储器单元的尺寸。然而，随着存储器单元尺寸的缩小，尺寸大小的变化导致存储器单元元件之间的电容耦合以及各种关键区域的宽度的变化，所有这些变化均可能对存储器单元的操作裕度产生负面影响，除非对存储器单元的结构进行了重大的设计变化。此外，随着浮栅尺寸的减小，擦除的浮栅存储正电荷的容量降低，除非进行设计更改以进行补偿，否则这导致更低的信噪比(SNR)以及更高的错误率。
发明内容
根据一些实施例，电可擦除可编程非易失性存储器单元，有时被称为NOR存储器单元，包括衬底，该衬底具有漏极区域、源极区域以及位于漏极区域和源极区域之间的沟道区域。该存储器单元还包括导电控制栅，其通过控制栅绝缘区域与第一沟道子区域分开。该存储器单元还包括导电L形浮栅，该导电L形浮栅包括通过浮栅绝缘区域与第二沟道子区域分开的第一，水平第一部分以及电连接至该第一部分的第二，竖直部分。第二浮栅部分从第一浮栅部分远离衬底竖直延伸并且强电容耦合到从源极区域竖直延伸的源极线。该存储器单元还包括导电擦除栅，其设置在浮栅的第二部分之上(over)并通过擦除栅绝缘区域与浮栅的第二部分分开。
附图说明
为了更好地理解各种所描述的实施例，应结合以下附图参考以下实施例的描述，其中，在整个附图中，相同的附图标记指代对应的部分。
图1A是示出根据一些实施例的一对电可擦除可编程非易失性存储器单元的横截面视图的图。
图1B是示出根据一些实施例的L形浮栅的图。
图2是示出根据一些实施例的电可擦除可编程非易失性存储器单元中的操作流程的流程图。
图3是示出根据一些实施例的电可擦除可编程非易失性存储器单元的编程操作的图。
图4是示出根据一些实施例的存储器单元阵列的平面视图的图。
图5A-M示出了根据一些实施例的用于制造电可擦除可编程非易失性存储器单元阵列的过程。
具体实施方式
现在将详细参考在附图中示出其示例的实施例。在下面的详细描述中，阐述了许多具体细节以便提供对各种描述的实施例的透彻理解。然而，对于本领域的普通技术人员显而易见的是，可以在没有这些具体细节的情况下实践各种描述的实施例。在其他情况下，没有详细描述公知的方法、过程、部件、电路以及网络以免不必要地使实施例的各方面模糊。
还应理解，尽管在本文中在某些情况下使用了术语第一、第二等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于使元件相互区分。例如，在不脱离各种描述的实施例的范围的情况下，第一接触件可以被称为第二接触件，并且类似地，第二接触件可以被称为第一接触件。第一接触件和第二接触件均是接触件，但是它们并非同一接触件，除非上下文另有明确说明。
在本文中对各种描述的实施例的描述中使用的术语仅是出于描述特定实施例的目的而并不旨在进行限制。如在各种描述实施例的描述和所附权利要求中所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。还应理解，本文所用的术语“和/或”意指并涵盖相关所列项目中的一个或多个的任何和所有可能组合。将进一步理解的是，当在本说明书中使用时，术语“包括”、“包含”、“含有”和/或“具有”规定存在陈述的特征、整数、步骤、操作、元件和/或部件，但不排除存在或增加一个或多个其他特征、整数、步骤、操作、元件、部件和/或一个或多个其他特征、整数、步骤、操作、元件、部件的组。
如在此使用的，根据上下文，术语“如果”被可选地解释为意指“当……时”或“一旦……”或“响应于确定……”或“响应于检测到……”。类似地，根据上下文，短语“如果确定”或“如果检测到[陈述的条件或事件]”可选地解释为意指“一旦确定”或“根据确定……”或“响应于确定……”或“一旦检测到[陈述的条件或事件]”或“响应于检测到[陈述的条件或事件]”。
随着分裂栅非易失性存储器单元尺寸减小，保持这种存储器单元的浮栅和源极线之间的强电容耦合变得更具挑战性。如以下将更详细讨论的，由于在擦除操作期间能够在擦除栅和浮栅之间设置大初始电压差，因此浮栅和源极线之间的强电容耦合导致更有效的擦除。
此外，随着分离栅存储器单元尺寸减小，浮栅和控制栅之间的绝缘宽度减小，并且保持浮栅和控制栅之间的低电容耦合变得更具挑战性。由于能够维持反转沟道部分之间的大电压差，从而有助于在编程操作期间注入热电子，因此浮栅和控制栅极之间的低电容耦合导致更有效的编程。
此外，随着浮栅尺寸减小，擦除的浮栅用于存储正电荷的容量减少。擦除的浮栅中更少的正电荷导致更低的信噪比(SNR)和更高的错误率。
因此，随着存储器单元尺寸减小，需要维持浮栅与源极线之间的强电容耦合、浮栅与控制栅之间的低电容耦合以及浮栅中的高电荷存储容量。这样的方法和装置可选地补充或替代用于编程、擦除和读取非易失性存储器单元中的数据的常规方法和装置。
这种方法和装置通过将L形浮栅的竖直部分设置为与竖直源极线相邻从而保持非易失性存储器单元的浮栅和源极线之间的强电容耦合。由于浮栅的与源极线相邻的部分的表面面积增加，因此L形浮栅的竖直部分提供了与相邻源极线的非常强的电容耦合，这增强了在擦除操作期间使用的隧穿机制，从而提高擦除效率。这种方法和装置通过将尖端设置在L形浮栅的竖直部分的上端处(其在擦除操作期间聚焦电场)来进一步提高擦除效率。
这种方法和装置通过将L形浮栅的水平部分设置为与控制栅相邻从而保持非易失性存储器单元的浮栅和控制栅之间的低电容耦合。由于浮栅的与控制栅相邻的部分的表面面积减小，因此L形浮栅的水平部分提供了与相邻控制栅的非常弱的电容耦合，从而提高了编程效率。
这种方法和装置通过提供具有增加的表面面积的L形浮栅来保持高浮栅电荷存储容量。在擦除模式中可以存储在浮栅上的正电荷数量增加改善了SNR，从而导致更少的读取错误。
根据一些实施例，电可擦除可编程非易失性存储器单元(有时称为分离栅NOR存储器单元)包括衬底，其具有漏极区域、源极区域以及位于漏极区域和源极区域之间的沟道区域。沟道区域包括与漏极区域相邻的第一沟道子区域以及与源极区域相邻并定位于第一沟道子区域和源极区域之间的第二沟道子区域。该存储器单元还包括通过控制栅绝缘区域与第一沟道子区域分开的导电控制栅。该存储器单元还包括导电浮栅。浮栅具有通过浮栅绝缘区域与第二沟道子区域分开的第一部分以及电连接到第一部分的第二部分。第二浮栅部分从第一浮栅部分远离衬底竖直延伸。第一浮动栅部分具有相对于衬底的第一竖直范围，并且第二浮栅部分具有相对于衬底的第二竖直范围。该存储器单元还包括导电源极线，其电连接至源极区域、远离衬底竖直延伸并且通过源极线绝缘区域与浮栅的第二部分分开。该存储器单元还包括导电擦除栅，其设置在浮栅的第二部分之上并且通过擦除栅绝缘区域与浮栅的第二部分分开。
现在关注根据一些实施例的电可擦除可编程非易失性存储器单元(有时称为NOR存储器单元或分裂栅NOR存储器单元)的实施例。图1A是一对存储器单元100、101的横截面。存储器单元彼此镜像，其中存储器单元形成在共有源极线150的每一侧上并且包括共有源极线150。为了简洁，本公开的剩余部分仅参考一个存储器单元，即存储器单元100。然而，应当理解，相邻的存储器单元101具有对应的特征并且在相似的情况下表现相似。
在一些实施例中，存储器单元100包括具有第一衬底区域104(有时称为漏极区域)以及第二衬底区域106(有时称为源极界面区域)的半导体衬底102。在一些实施例中，第一衬底区域104用作漏极，但是应当理解，可以在操作期间切换晶体管的源极和漏极。此外，在一些实施例中，漏极包括衬底区域104以及衬底区域105，其中区域105是比区域104更浅的掺杂区域(例如，P掺杂衬底中的中等N掺杂区域)。衬底102的源极界面区域106包括与衬底102和源极线150之间的PN结界面110相邻的界面部分。在一些实施例中，界面110设置在衬底102的表面，例如表面111。然而，在其他实施例中，界面110设置在表面111上方(above)。还在其他实施例中，界面110设置在衬底102的表面111下方(未示出)。
在一些实施例中，存储器单元100还包括位于漏极区域104和源极界面区域106之间的沟道区域。在一些实施例中，沟道区域包括与漏极区域104相邻的第一沟道部分112以及与第一沟道部分112和源极界面区域106相邻的第二沟道部分114。为了本公开的目的，“沟道区域”和“沟道部分”用于描述在某些情况下电子流动通过的区域或路径。衬底102还包括水平表面111，其设置在漏极区域104之上并且在横向方向上朝源极线150延伸。
在一些实施例中，存储器单元100还包括与第一沟道部分112绝缘并设置在第一沟道部分112之上的导电控制栅120，以及与第二沟道部分114绝缘并设置在第二沟道部分114之上的导电浮栅130。浮栅130包括水平部分132和竖直部分134，并且绝缘层140(有时称为栅分离绝缘区域或氧化物层)设置在水平部分132之上以及竖直部分134和控制栅120之间。
注意到，虽然控制栅120设置在第一沟道部分112之上，但是控制栅120未设置在第二沟道部分114之上。结果，当由于将适当的读取模式控制电压或编程模式控制电压施加在控制栅120上在控制栅120下方在第一沟道部分112中形成反转层时，如果存储器单元处于编程状态，则第二沟道部分114的至少一部分不包括反转层。换句话说，尽管在某些情况下或在一些实施例中，由控制栅120在第一沟道部分112中引起的反转层可以部分地延伸到第二沟道部分114中，但是除非进一步受到浮栅130影响，否则由控制栅120引起的该反转层不会延伸到第二沟道的其他部分中。在一些实施例中，第二沟道部分114具有对应于第一沟道部分112和源极界面区域106之间的距离的介于15至70纳米之间的横向尺寸。
图1B示出了浮栅130的更详细视图。在一些实施例中，浮栅130包括第一浮栅部分132和第二浮栅部分134。在一些实施例中，第一浮栅部分132基本上是水平的(例如，平行于衬底表面111，或者相对于衬底表面111具有不大于15度的偏移角)。在一些实施例中，第二浮栅部分134是基本竖直的(例如，垂直于衬底表面111或第一浮栅部分132，或者相对于衬底表面111和第一浮栅部分132中的至少一个具有介于75度和105度之间的偏移角)。换句话说，第一浮栅部分132和第二浮栅部分134基本彼此垂直(例如，相对于彼此具有不小于75度且不大于105度的偏移角)。根据一些实施例，第一浮栅部分132和第二浮栅部分134在共有端136处交汇，从而形成L形浮栅。
第一浮栅部分132具有竖直范围132a和水平范围132b，而第二浮栅部分134具有竖直范围134a和水平范围134b。在一些实施例中，竖直范围134a长于竖直范围132a(例如，为竖直范围132a的至少3倍，或为竖直范围132a的3至10倍之间)。在一些实施例中，水平范围132b长于水平范围134b(例如，为水平范围134b的至少3倍，或为水平范围134b的3至10倍之间)。
在一些实施例中，第二浮栅部分134(例如，如通过竖直范围134a衡量)比第一浮栅部分132(例如，如通过水平范围132b衡量)更长。在一些实施例中，第二浮栅部分134的长度至少是第一浮栅部分132的两倍，更具体地说，在一些实施例中，其长度是第一浮栅部分132的2至5倍。然而，在其他实施例中，第一浮栅部分132比第二浮栅部分134长。在另外的实施例中，第一浮栅部分132的长度与第二浮栅部分134的长度相差不超过百分之二十五。
在一些实施例中，第二浮栅部分134具有第一端136，该第二浮栅部分134在该第一端136处电连接到第一浮栅部分132。在一些实施例中，第二浮栅部分134具有第二端137，该第二端137包括具有第一末端部分138以及第二末端部分139的末端。在一些实施例中，第一末端部分138具有比第二末端部分139更小的横截面。第二端137在本文中有时称为尖端，并且第一末端部分138的横截面与第二末端部分139的横截面之比有时用作对尖端的尖锐度的度量。
返回图1A，根据一些实施例，存储器单元100还包括导电源极线150，其通过界面110电连接到源极界面区域106。源极线150沿竖直方向(例如，沿基本垂直于横向方向的方向)远离衬底延伸。在一些实施例中，源极线150包括电连接到源极界面区域106的第一源极线部分152以及设置在第一源极线部分152上方的第二源极线部分154。在一些实施例中，第一源极线部分152相对轻度掺杂(例如，n-多晶硅)，并且第二源极线部分154更重度掺杂(例如，n+多晶硅)。在一些实施例中，第一源极线部分152是已转换为单晶硅的轻度掺杂多晶硅。在一些实施例中，源极线150的侧壁区域156设置在源极线的侧壁部分上，该侧壁部分开始于衬底表面111、与第二沟道部分114与源极界面区域106交汇的位置相邻并且沿源极线的侧壁竖直向上延伸。
在一些实施例中，存储器单元100还包括位于竖直浮栅部分134的至少一部分与源极线150的至少一部分之间的绝缘层160(有时称为源极线绝缘区域)。在一些实施例中，绝缘层160是“薄”介电层，以便在浮栅130和源极线150之间提供强电容耦合。在一些实施例中，绝缘层160包括具有高介电常数的材料(例如，氧化物和氮化物的组合)。在一些实施例中，绝缘层160的组合总厚度不超过10nm，或更具体地，在一些实施例中，介于6nm与10nm之间。
在一些实施例中，存储器单元100还包括与竖直浮栅部分134的末端137绝缘并设置在该末端137之上的导电擦除栅170。擦除栅170通过设置在擦除栅和竖直栅部分之间的绝缘层180(有时被称为擦除栅绝缘区域)而与第二浮栅部分137绝缘。在一些实施例中，擦除栅170进一步设置在源极线150的至少一部分之上。在一些实施例中，浮栅130和擦除栅170之间的电容耦合比浮栅130和源极线150之间的电容耦合弱得多，这对于有效且快速地擦除存储器单元是有益的(下面将详细说明)。在一些实施例中，浮栅和源极线之间的电容耦合大于浮栅和擦除栅之间的电容耦合，其比率至少5∶1(即，电容耦合比至少为5∶1)，并且在一些实施例中，浮栅和源极线之间的电容耦合与浮栅和擦除栅之间的电容耦合的电容耦合比至少为10∶1、或者9∶1，或者2∶1。浮栅和源极线之间的强电容耦合(与浮栅和擦除栅之间的电容耦合相比)是由浮栅对源极线的靠近以及竖直浮栅部分134靠近源极线的竖直面的大表面面积所致使的。
在一些实施例中，针对浮栅和源极线相对于浮栅和控制栅而言存在相似的电容耦合比。更具体地，在一些实施例中，浮栅和源极线之间的电容耦合大于浮栅与控制栅之间的电容耦合，其比率至少5∶1(即，电容耦合比至少为5∶1)，并且在一些实施例中，浮栅-源极线电容耦合与浮栅-控制栅电容耦合的电容耦合比至少为10∶1，或9∶1，或2∶1。
在一些实施例中，存储器单元100还包括设置在控制栅120和第一沟道部分112的至少一部分之间的绝缘层161(有时称为控制栅绝缘区域)。在一些实施例中，存储器单元100还包括设置在水平浮栅部分132和衬底102的包括第二沟道部分114的至少一部分之间的绝缘层162(有时称为浮栅绝缘区域)。在一些实施例中，绝缘层161和162被连接。在一些实施例中，绝缘层162比绝缘层161更厚。在一些实施例中，与常规氧化硅层相比，绝缘层162为热电子提供了待克服的更低界面能垒(有时称为能垒高度)，以被注入浮栅130中。在一些实施例中，由绝缘层162的介电材料提供的低界面能垒小于2.5eV(电子伏特)，并且在一些实施例中小于2.0eV，或小于1.3eV。在一些实施例中，存储器单元100还包括设置在绝缘层140和控制栅120之间的绝缘层165。在一些实施例中，绝缘层165在衬底102的第一沟道部分112和第二沟道部分114交汇的区域处设置在衬底表面111之上。
在一些实施例中，存储器单元100的导电元件(例如，控制栅120、浮栅130、源极线150和/或擦除栅170)由适当掺杂多晶硅构成。应当理解，“多晶硅”是指至少部分地由硅或金属材料形成的任何适当的导电材料，其可以用于形成非易失性存储器单元的导电元件。另外，根据一些实施例，存储器单元100的绝缘元件(例如，绝缘层140和180)由二氧化硅、氮化硅和/或可用于形成非易失性存储器单元的绝缘元件的任何适当的绝缘体构成。
现在注意存储器单元100的沟道部分。在一些实施例中，第一沟道部分112和第二沟道部分114形成在横向方向上从漏极区域104/105延伸到源极界面区域106的连续沟道区域。另外，第一沟道部分112和第二沟道部分114沿竖直方向延伸以包括衬底表面111。在一些实施例中，第一沟道部分112和第二沟道部分114彼此相邻或彼此重叠，并且在一些实施例中，第一沟道部分112与漏极区域104/105重叠。
现在将描述根据一些实施例的存储器单元100的操作。图2是示出根据一些实施例的用于存储器单元100的操作流程200的流程图。操作流程200开始于步骤210，在该步骤210处，存储器控制器前进至擦除存储器单元100(例如，同时擦除包括存储器单元100的一行存储器单元)(步骤220)、对先前已被擦除的存储器单元100进行编程(步骤230)或对先前已被编程或擦除的存储器单元100进行读取(步骤240)。在一些实施例中，操作流程200包括对不同存储器单元的并发擦除和编程操作，并且在一些实施例中，操作流程200包括对不同存储器单元的并发的擦除和读取操作。
擦除操作
根据一些实施例，为了擦除存储器单元100(步骤220)，将第一偏置电势(例如，接地电势)施加到控制栅120和源极线150，并且将第二偏置电势(例如，正电势)施加到擦除栅170。通常，第二偏置电势和第一偏置电势之间的差值不大于10伏。由于浮栅130高度电容性地耦合至源极线150，因此浮栅电势被拉低至或保持在刚好高于接地电势的电势(本文中也简称为“接地”或“电路接地”)。作为非限制性示例，对于10/1的电容比(即，浮栅-源极线电容是浮栅-擦除栅电容的十倍)，如果擦除栅电势从0V变为10V(例如，以开始擦除操作)并且源极线电位保持在0V，则擦除栅中的10V电势变化会导致浮栅电势小于1V的变化。
浮栅和擦除栅之间的电势差导致电子离开浮栅。更具体地，通过福勒-诺德海姆(Fowler-Nordheim)隧穿(或等效隧穿机制)在浮栅130上感应出电子以从竖直浮栅部分134(主要从尖端137)穿过绝缘层180进行隧穿并隧穿至擦除栅170上，从而使浮栅130带正电。电子穿过绝缘层180从浮栅130的末端137到擦除栅170的隧穿借助末端137的尖锐度得到增强。尽管传统的存储器单元对于擦除可能需要14V或更高，但是当前公开的实施例需要施加不大于10V到擦除栅170(例如，施加到擦除栅170的电压相对于施加到控制栅120和源极线150的电压不大于+10V)，并且在一些实施例中甚至更低(例如8V)。除了电容比之外，竖直浮栅部分134的尖端137还有助于更低的擦除电压。特别地，浮栅130的尖端137有利于在浮栅130和擦除栅170之间形成紧密聚焦电场，这又有助于电子隧穿穿过绝缘层180，从而允许将更低的擦除电压用于任何给定厚度的绝缘层180。例如，如果不具有尖端的平面浮栅通常要求的绝缘厚度(层180)小于100埃，则具有尖端137允许绝缘厚度高达700埃并且当向擦除栅仅施加10V时仍然允许隧穿。
编程操作
为了根据一些实施例对存储器单元进行编程(步骤230)，首先将注意力转向图3，该图3示出了在编程操作期间来自图1A的存储器单元100的另一视图(100a)。与图1A-B共有的特征被类似地编号，并且为了简洁起见一些特征不再进一步讨论。图3中描绘的额外特征包括弱反转层107、第一耗尽区域320、第二耗尽区域322、浮栅反转层330、电子流动方向340以及由场线345所表示的电场(例如，位于浮栅反转层和反转层107之间的沟道区域中)。如本领域中已知的，电子被吸引到正电压电势，并因此被拉向与如图3中所描述的电场线345相反的方向。
为了根据一些实施例对存储器单元进行编程，将第一偏置电势(例如，接地电势)施加到擦除栅170，并且将第五偏置电势(例如，诸如0V的低电压或介于0V和0.5V之间的电压)施加到漏极区域104/105。将MOS结构的阈值电压附近的正电压电平(例如，比漏极区域的电位高0.2到0.7V的量级)施加到控制栅120。施加到漏极区域104/105和控制栅120的电压在衬底102的沟道部分112(图1A)和漏极区域104/105周围形成第一耗尽区域320。此外，将高于第五偏置电势的第六偏置电势施加到控制栅120并且将高于第六偏置电势的第七偏置电势(例如，正高电压，例如4V至6V的量级)施加至源极线150。
施加到控制栅120的第六偏置电势使得在衬底102中形成弱反转层107，该弱反转层107连接到漏极区域104/105并且具有位于控制栅120下方的夹断点305。由于漏极区域和夹断点305之间非常低的亚阈值电流仅导致漏极区域和夹断点305之间很小的电压降，因此反转层107具有接近漏极区域104/105的电压。
将第七偏置电势(如上所述，正高电压，例如为4V至6V的量级)施加至源极线150使得浮栅130的电压由于源极线与浮栅之间的电容耦合而根据第七偏置电势而升高，从而导致衬底的沟道区域中的电子获得能量并注入到浮栅上。由于浮栅130高度电容性地耦合到源极线150，因此源极线150上的例如从0V到4V的电压转变使得浮栅130的电压与源极线150上的电压增加成比例地增加。例如，在一些实施例中，浮栅130的电压增加源极线150上的电压变化的至少80％。浮栅130上的所得电压(例如，由于浮栅130先前已被擦除，加上由于与源极线150的电容耦合而导致电压增加)与源极线150上的高电压一起在浮栅130和源极线150下方在衬底102中形成第二耗尽区域322(有时在本文中称为深耗尽区域)。由于浮栅130和源极线150上的相对较高电压，深耗尽区域322的耗尽宽度比耗尽区域320更大。更大的耗尽区域322将夹断点305朝漏极区域104/105推动，从而使得反转层107在控制栅120下方被夹断。浮栅130上的正电荷(例如，由于浮栅130先前已被擦除引起的)与源极线150上的高电压一起还在浮栅130下方在沟道部分114中并在源极线150下方在源极界面区域106中形成反转层330(对于沟道部分114和源极界面区域106参见图1A)。反转层330具有接近于源极线电压的电压，该电压实质上高于反转层107的电压(具有接近于漏极区域电压的电压)。反转层330和107之间的电压差使得反转层330和反转层107之间产生电压降。该电压降发生在耗尽区域322中在耗尽区域320与322交汇附近(图3中标识为321)。由于该电压降而产生的电场由场线345表示(图3)。区域321处的耗尽区域322的面积受控制栅120与水平浮栅部分132之间的间隙125的尺寸影响。具体地，在一些实施例中，由于更大的耗尽区域322将夹断点305朝漏极区域104/105推动，从而使得反转层107在到达间隙125之前被夹断，因此反转层107和330之间的耗尽区域322的范围比间隙125更宽并且与间隙125的尺寸直接相关。
在编程操作的开始，来自漏极区域104/105的电子流(有时称为编程电流)流动通过反转层107，随机移动但在电子流340表示的方向上具有净漂移速度。电子穿过反转层107并行进至夹断点305。在离开夹断点305之后，编程电流中的电子借助由场线345表示的电场沿电子流340的方向加速通过耗尽区域322。加速电子在本文中被称为热电子。
随着编程电流中的热电子通过耗尽区域322朝反转层330行进，热电子中的一些由于与衬底中的杂质或晶格缺陷碰撞而发生散射。那些具有足够能量和动量的散射的热电子中的一些突破衬底表面111并进入位于水平浮栅部分132和衬底表面111之间的绝缘层162中。在一些实施例中，当电子的能量高于衬底102的硅与绝缘层162的介电材料之间的界面处的能垒高度时，电子具有足够的能量进入绝缘层162。在突破至绝缘层162中之后，电子被注入到浮栅130上。
在没有足够能量突破表面111的情况下，穿过耗尽区域322的电子继续穿过反转层330到达源极线150。在一些实施例中，低电阻累积层形成在源极线150的侧壁区域156中，从而形成用于电子(例如，尚未突破表面111的电子)流动至源极线150的更高部分的连续路径。
继续将电子注入到浮栅130上(在本文中有时称为栅电流)直到源极线150和控制栅120上的编程电压被去除，或者直到通过注入到浮栅130上的电子降低浮栅130上的电压使得反转层330减弱到不能再将源极线电压传播到间隙125的程度，使得电子流340中的电子不再具有足够的能量来穿越绝缘层162。换句话说，浮栅的降低的电压不再维持耗尽区域322中产生热电子的电势降。此刻，达到存储器单元的“编程状态”。在一些实施例中，在编程操作期间的编程电流处于100nA至10mA的范围中，并且在一些实施例中，在少于100纳秒内达到编程状态。在一些实施例中，编程具有自限制机制以防止单元变得“过度”编程。由于在擦除操作期间从单元中去除过多的电子会增加单元的磨损，因此这是有益的。
读取操作
最后，根据一些实施例，为了读取选择的存储器单元(步骤240)，将第一偏置电势(例如，接地电势)施加到源极线150。将第四偏置电势(例如，读取电压，如处于0.5V至2V范围中的电压)施加到漏极区域104，并且将第三偏置电势(有时也称为读取电势(例如，正电压，例如，大约1V到4V，取决于由制造该装置的技术所支持的电源电压))施加到控制栅120。
如果使浮栅130带正电(例如，比如因为存储器单元100已被擦除并且随后未编程，浮栅释放电子)，则通过形成反转层330而使第二沟道部分114导通。当控制栅120升高到读取电势时，则通过在控制栅下方的衬底区域中形成强反转层107而使第一沟道部分112导通。在第二沟道部分中，两个耗尽区域与衬底表面111下方的从漏极区域104/105指向浮栅130下方的反转区域330的电场重叠。结果，包括沟道部分112和114在内的整个沟道区域有利于沿漏极区域104/105的方向的电子电流。因此，电子通过沟道部分114中的反转层330、耗尽区域322以及沟道部分112中的反转层107而从源极线150(例如，从侧壁156)流到漏极区域104/105。当使用存储器装置中未示出的电路感测到产生的电流(有时称为读取电流)时，存储器单元感测为处于“1”状态或等效地处于“擦除”状态。
另一方面，如果浮栅130为中性或带负电，则在第二沟道部分114中不形成反转层。因此，第二沟道部分114要么被弱导通要么完全截止，并且与浮栅130带正电(例如，由于擦除操作的结果)时的耗尽区域322的宽度相比，耗尽区域322的宽度减小。此外，耗尽区域322的减小的宽度导致耗尽区域322和320不再重叠。由于耗尽区域中的间隙，第二沟道部分114的至少一部分不再处于耗尽区域中。结果，即使当控制栅120和漏极区域104升高到读取电势时，在源极线150和漏极区域104之间几乎没有或完全没有电流(有时称为读取电流)流动。在这种情况下，要么读取电流与“1”状态的电流相比很小，要么根本没有读取电流。以这种方式，存储器单元感测为处于“0”状态或等效地处于“编程”状态。
在一些实施例中，将接地电势施加到未选择的列和行的漏极区域104、源极区域150和控制栅120，使得仅选择的(一个或多个)存储器单元被读取。
存储器阵列平面图
现在关注图4，其示出了根据一些实施例的存储器单元阵列400的平面图。在一些实施例中，位线410与漏极区域412互连。控制线416和氮化物掩模420(在制造过程中被去除)限定了源极线、水平浮栅和控制栅并且横跨有源区域422和隔离区域424两者延伸。源极线414电连接到每一行成对存储器单元的源极区域。浮栅在擦除线418下方设置在有源区域422中的沟槽中。
制造过程
现在将关注图5A-M，其示出了根据一些实施例的用于制造存储器单元的过程。根据一些实施例的过程开始于图5A，其示出了硅衬底502、多晶硅层503以及氧化物层504的横截面图，在氧化物层504上方沉积有氮化物506。已经从衬底502去除了许多隔离沟槽，并且图5A的右手部分示出了具有氧化物层504的区域，该区域已经被准备用于形成存储器单元。图5B是沿着位线方向(见图4)的与图5A的横截面图正交的另一横截面图。接下来，如图5C所示，蚀刻氮化物层506，使得留下具有部分508和509的氮化物掩模。
接下来，如图5D所示，在氮化物掩模部分508和509之间穿过氧化物层504且止于多晶硅层503来蚀刻沟槽。在一些实施例中，通过反应离子蚀刻(“RIE”)进行蚀刻。蚀刻之后，在沟槽中以及沟槽周围沉积多晶硅(在本文有时也成为“多晶”(poly))。然后，使用RIE从沟槽底部蚀刻多晶以留下两个竖直多晶壁512和514。多晶壁512和514形成用于两个L形浮栅的基部(例如，一个浮栅包括多晶512/503a，而另一浮栅包括多晶514/503b)。接下来，如图5E所示，在浮栅分离、掩模和蚀刻的处理步骤之后，从区域516和518各向同性蚀刻剩余的多晶。接下来，如图5F所示，沉积介电层然后使用RIE进行各向异性蚀刻，从而形成耦合介电区域526和528。在区域520、522和524处的氧化物在进行这种处理步骤之后被蚀刻掉。
接下来，如图5G所示，根据一些实施例，为了形成源极线534(参见图5H)，首先沉积轻度掺杂非晶硅530，然后使用固相外延(“SPE”)过程将轻度掺杂非晶硅530转化为单晶硅。然后植入N型掺杂剂(例如，砷或磷)并热驱入以在沟槽中在轻度掺杂硅上方形成重度掺杂N+层532。然后如图5H所示，进行各向同性多晶蚀刻以去除沟槽外部的多余硅以形成源极线534的顶部。在其他实施例中，图5G和图5H中的处理步骤如下完成：通过首先执行外延硅生长步骤以在沟槽底部选择性地生长N-单晶硅530，然后沉积重度掺杂多晶硅532而形成层530和532。各向同性地蚀刻掉沟槽外部的多余多晶硅532，以形成源极线534的顶部。从对源极线534的形成方式的描述可以看出，由于使用了竖直多晶硅壁512、514以及耦合介电区域526和528(参见图5F)以定义源极线534的竖直边界，因此源极线534和变为浮栅130的竖直部分(图1A)的竖直多晶壁512是自对准的。换句话说，竖直浮栅部分没有光刻限定在垂直于源极线方向的方向上(参见图4中，平面图中的源极线方向)并且还可以容忍源极线方向上的光刻未对准而不会影响存储器单元的电特性。
接下来，如图5I所示，与覆盖浮栅512、514的末端部分538、539的暴露氧化物一起从氮化物掩模部分508和509的顶部和侧面蚀刻受控量的氧化物。然后，热生长薄氧化物层540以保护浮栅末端538、539以及源极线硅的顶部。该热氧化物层540生长步骤还使浮栅512、514的末端538、539变尖。
接下来，如图5J所示，使用RIE蚀刻氧化物层504以及多晶层503(见图5I)。在蚀刻期间，氮化物掩模508、509和另一掩模(未示出)保护浮栅末端538、539以及源极线534。在蚀刻之后保留氧化物区域504a和504b。在一些实施例中，调整RIE蚀刻条件以便最小化对硅502造成的损害。接下来，如图5K所示，在硅表面503上方生长薄氧化物层(未示出)，以便补救由用于蚀刻氧化物层504的RIE过程引起的对硅表面的损害。在一些实施例中，氧化还进一步使浮栅的末端变尖。接下来，从氧化物区域504a和504b的顶部剥离氮化物。接下来，如图5L所示，HTO(高温氧化物)560沉积在存储器单元区域之上以用作隧道电介质。在一些实施例中，HTO的厚度是100-300埃。在其他实施例中，HTO的厚度高达700埃。在一些实施例中，掩模用来保护浮栅末端，同时各向同性地蚀刻HTO 560以例如沿着氧化物区域504a，504b的侧壁去除多余氧化物。在一些实施例中，各向异性地蚀刻氧化物以从区域562和564去除氧化物以准备形成控制栅。接下来，在区域562和564之上生长栅氧化物，并且沉积多晶，覆盖包括区域562和564中的栅氧化物的整个存储器阵列区域。然后，如图5M所示，对多晶进行掩模和蚀刻以形成控制栅572、574。在一些实施例中，用于形成控制栅572、574的相同掩模和蚀刻步骤也用于限定擦除栅570，而在其他实施例中，使用与用于形成控制栅572、574分开的掩模和蚀刻步骤来形成擦除栅570。。
最后，使用半导体工业中众所周知的处理步骤来形成轻度掺杂漏极区域584、586(例如，与控制栅572、574相邻的漏极区域)和漏极区域580、582以形漏极区域，该漏极区域包括与邻近晶体管栅相邻的轻度掺杂漏极(LDD)子区域以及不与邻近晶体管栅相邻的更重度掺杂漏极子区域，一个示例在美国专利4,994,404中得以描述，然后进行接触形成以及随后的金属化和其他步骤以完成装置制造。
为了说明的目的，已经参考特定实施例描述了前述描述。然而，以上说明性讨论并非旨在将本发明穷举或限制为所公开的精确形式。鉴于以上教导，许多修改和变化是可能的。选择和描述实施例是为了最好地解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够最好地利用本发明以及具有各种修改的各种实施例，以适合于预期的特定用途。

Claims (31)

1.一种电可擦除可编程存储器单元，包括：
半导体衬底，所述半导体衬底具有第一衬底区域以及在横向方向上与所述第一衬底区域分开的第二衬底区域；
沟道区域，所述沟道区域位于所述第一衬底区域和所述第二衬底区域之间，所述沟道区域具有：
第一沟道部分，所述第一沟道部分与所述第一衬底区域相邻，以及
第二沟道部分，所述第二沟道部分与所述第二衬底区域和所述第一沟道部分相邻；
导电浮栅，所述导电浮栅与所述第二沟道部分绝缘并设置在所述第二沟道部分之上，所述浮栅具有：
第一浮栅部分，所述第一浮栅部分在所述第二沟道部分之上但不在所述第一沟道部分之上沿所述横向方向延伸，以及
第二浮栅部分，所述第二浮栅部分远离所述衬底延伸，所述第二浮栅部分在第一端电连接到所述第一浮栅部分并且在第二端具有末端，其中所述末端的第一部分具有比所述末端的第二部分小的横截面；
导电控制栅，所述导电控制栅与所述第一沟道部分绝缘并且设置在所述第一沟道部分之上但不设置在所述第二沟道部分之上，并且所述导电控制栅不设置在所述浮栅之上；
导电源极线，所述导电源极线电耦合至所述第二衬底区域，所述源极线远离所述衬底延伸并与所述浮栅形成第一电容耦合；
介电层，所述介电层包括既位于所述第二浮栅部分和所述源极线之间并且又与所述第二浮栅部分和所述源极线接触的部分；以及
导电擦除栅，所述导电擦除栅与所述源极线和所述第二浮栅部分的所述末端绝缘并设置在所述源极线和所述第二浮栅部分的所述末端之上；
其中所述第一浮栅部分包括在所述第二沟道部分之上、比所述第二浮栅部分更远离所述源极线延伸的部分。
2.根据权利要求1所述的电可擦除可编程存储器单元，其中，所述第一浮栅部分和所述第二浮栅部分形成L形浮栅。
3.根据权利要求1所述的电可擦除可编程存储器单元，其中，所述擦除栅与所述浮栅形成第二电容耦合，并且其中，所述第一电容耦合大于所述第二电容耦合。
4.根据权利要求3所述的电可擦除可编程存储器单元，其中，所述第一电容耦合以至少5∶1的比率大于所述第二电容耦合。
5.根据权利要求1-4中任一项所述的电可擦除可编程存储器单元，其中，所述控制栅与所述浮栅形成第三电容耦合，并且其中，所述第一电容耦合大于所述第三电容耦合。
6.根据权利要求5所述的电可擦除可编程存储器单元，其中，所述第一电容耦合以至少5∶1的比率大于所述第三电容耦合。
7.根据权利要求1-4中任一项所述的电可擦除可编程存储器单元，还包括：
控制栅绝缘区域，所述控制栅绝缘区域设置在所述控制栅和所述第一沟道部分之间；以及
浮栅绝缘区域，所述浮栅绝缘区域设置在所述第一浮栅部分和所述第二沟道部分之间。
8.根据权利要求7所述的电可擦除可编程存储器单元，其中，所述浮栅绝缘区域比所述控制栅绝缘区域更厚。
9.根据权利要求7所述的电可擦除可编程存储器单元，其中，所述浮栅绝缘区域和所述控制栅绝缘区域是使用分开的绝缘区域生长操作形成的。
10.根据权利要求1-4中任一项所述的电可擦除可编程存储器单元，还包括：
擦除栅绝缘区域，所述擦除栅绝缘区域设置在所述擦除栅和所述第二浮栅部分的所述末端之间，所述擦除栅绝缘区域具有允许电子从所述第二浮栅部分的所述末端隧穿的厚度。
11.根据权利要求10所述的电可擦除可编程存储器单元，其中，所述擦除栅绝缘区域的厚度大于200埃并且在向所述擦除栅施加不大于10V时允许电子隧穿。
12.根据权利要求1-4中任一项所述的电可擦除可编程存储器单元，其中，所述控制栅包括设置在距所述第一浮栅部分第一距离处的第一区域以及设置在距所述第二浮栅部分第二距离处的第二区域，其中所述第二距离大于所述第一距离。
13.根据权利要求1-4中任一项所述的电可擦除可编程存储器单元，还包括氧化物层，所述氧化物层设置在所述第一浮栅部分上方并与所述第二浮栅部分相邻。
14.根据权利要求1-4中任一项所述的电可擦除可编程存储器单元，其中，所述第二浮栅部分未沿垂直于源极线方向的方向光刻限定。
15.一种电可编程且可擦除非易失性存储器单元，包括：
衬底，所述衬底具有漏极区域、源极区域、位于所述漏极区域和所述源极区域之间的沟道区域以及上表面；所述沟道区域包括与所述漏极区域相邻的第一沟道子区域以及与所述源极区域相邻并定位于所述第一沟道子区域和所述源极区域之间的第二沟道子区域；
导电控制栅，所述导电控制栅通过控制栅绝缘区域与所述第一沟道子区域分开，并且设置在所述第一沟道子区域之上但不设置在所述第二沟道子区域之上；以及
导电浮栅，所述导电浮栅具有：(i)通过浮栅绝缘区域与所述第二沟道子区域分开的、并且设置在所述衬底的所述上表面上方的第一浮栅部分以及(ii)设置在所述衬底的所述上表面上方、并且电耦合至所述第一浮栅部分并从所述第一浮栅部分远离所述衬底的所述上表面竖直延伸的第二浮栅部分，其中所述第一浮栅部分具有相对于所述衬底的所述上表面的第一竖直范围，并且所述第二浮栅部分具有相对于所述衬底的所述上表面的第二竖直范围，所述第二竖直范围至少是所述第一浮栅部分相对于所述衬底的所述第一竖直范围的两倍，其中所述浮栅的所述第一部分包括在所述衬底的所述上表面之上、比所述浮栅的所述第二部分更远离所述源极线延伸的部分；
其中所述导电控制栅不设置在所述导电浮栅之上，并且所述导电浮栅的所述第一浮栅部分不在所述第一沟道子区域之上延伸；
导电源极线，所述导电源极线电耦合至所述源极区域、远离所述衬底竖直延伸并通过源极线绝缘区域与所述第二浮栅部分分开，由第一电容耦合将所述浮栅电容耦合到所述源极线；
导电擦除栅，所述导电擦除栅设置在所述浮栅的所述第二部分之上并通过擦除栅绝缘区域与所述第二浮栅部分分开。
16.根据权利要求15所述的电可编程且可擦除非易失性存储器单元，其中，所述第一浮栅部分和所述第二浮栅部分形成L形浮栅。
17.根据权利要求15所述的电可编程且可擦除非易失性存储器单元，其中，所述擦除栅与所述浮栅形成第二电容耦合，并且其中，所述第一电容耦合大于所述第二电容耦合。
18.根据权利要求17所述的电可编程且可擦除非易失性存储器单元，其中，所述第一电容耦合以至少5∶1的比率大于所述第二电容耦合。
19.根据权利要求15至18中任一项所述的电可编程且可擦除非易失性存储器单元，其中，所述控制栅与所述浮栅形成第三电容耦合，并且其中，所述第一电容耦合大于所述第三电容耦合。
20.根据权利要求19所述的电可编程且可擦除非易失性存储器单元，其中，所述第一电容耦合以至少5∶1的比率大于所述第三电容耦合。
21.根据权利要求15至18中任一项所述的电可编程且可擦除非易失性存储器单元，其中，所述浮栅绝缘区域比所述控制栅绝缘区域更厚。
22.根据权利要求15至18中任一项所述的电可编程且可擦除非易失性存储器单元，其中，所述浮栅绝缘区域和所述控制栅绝缘区域是使用分开的绝缘区域生长操作形成的。
23.根据权利要求15至18中任一项所述的电可编程且可擦除非易失性存储器单元，其中，所述擦除栅绝缘区域具有允许电子从所述第二浮栅部分的末端隧穿到所述擦除栅的厚度。
24.根据权利要求23所述的电可编程且可擦除非易失性存储器单元，其中，所述擦除栅绝缘区域具有大于200埃的厚度并且在向所述擦除栅施加不大于10V时允许电子隧穿。
25.根据权利要求15至18中任一项所述的电可编程且可擦除非易失性存储器单元，其中，所述控制栅包括设置在距所述第一浮栅部分第一距离处的第一区域以及设置在距所述第二浮栅部分第二距离处的第二区域，其中所述第二距离大于所述第一距离。
26.根据权利要求15至18中任一项所述的电可编程且可擦除非易失性存储器单元，还包括氧化物层，所述氧化物层设置在所述第一浮栅部分上方并与所述第二浮栅部分相邻。
27.根据权利要求15至18中任一项所述的电可编程且可擦除非易失性存储器单元，其中，所述第二浮栅部分未沿垂直于源极线方向的方向光刻限定。
28.一种操作存储器单元的方法，所述存储器单元包括半导体衬底；控制栅；浮栅，所述浮栅设置在所述衬底的上表面上方，所述浮栅具有平行于所述衬底延伸的第一浮栅部分以及远离所述衬底延伸的第二浮栅部分，所述第二浮栅部分在第一端电连接至所述第一浮栅部分并在第二端具有末端；源极线，所述源极线通过介电层电容耦合到所述第二浮栅部分，所述介电层包括既位于所述第二浮栅部分和所述源极线之间并且又与所述第二浮栅部分和所述源极线接触的部分；以及擦除栅，所述擦除栅与所述第二浮栅部分的所述末端绝缘并设置在所述第二浮栅部分的所述末端之上，其中所述第一浮栅部分包括在所述衬底之上、比所述第二浮栅部分更远离所述源极线延伸的部分；并且所述控制栅不设置在所述浮栅之上；
所述方法包括：
通过以下操作擦除所述存储器单元：
将第一偏置电势施加至所述控制栅和所述源极线；以及
将第二偏置电势施加到所述擦除栅，引起电子从所述第二浮栅部分的所述末端隧穿到所述擦除栅，其中，所述浮栅和所述源极线之间的电容耦合基本上限制了由所述浮栅和所述擦除栅之间的电容耦合引起的所述浮栅的电势变化；
其中所述第二偏置电势与所述第一偏置电势之间的差值不大于10伏。
29.根据权利要求28所述的方法，还包括：在擦除所述存储器单元之后，通过以下方式读取所述存储器单元：
将所述第一偏置电势施加到所述源极线；
将第三偏置电势施加至所述控制栅，使得在所述控制栅下方在衬底区域中形成反转层；
如果所述浮栅处于预定擦除状态，则将第四偏置电势施加到所述衬底的漏极区域，使得高于阈值的电流从所述漏极区域流至所述源极线；以及
如果存在从所述漏极区流至所述源极线的电流，则感测所述电流。
30.根据权利要求28所述的方法，还包括：在擦除所述存储器单元之后，通过以下方式对所述存储器单元进行编程：
将所述第一偏置电势施加到所述擦除栅；以及
将第五偏置电势施加到所述衬底的漏极区域；
将比所述第五偏置电势高的第六偏置电势施加到所述控制栅；以及
将比第六偏置电势高的第七偏置电势施加到所述源极线，使得由于所述源极线和所述浮栅之间的电容耦合所述浮栅的电压根据所述第七偏置电势升高，从而使得在所述衬底的沟道区域中的电子获得能量并被注入到所述浮栅上。
31.根据权利要求30所述的方法，其中注入到所述浮栅上的所述电子使所述存储器单元在少于100纳秒的时间内达到编程状态。
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