KR20200047715A - L-형상 플로팅 게이트를 갖는 nor 메모리 셀 - Google Patents

L-형상 플로팅 게이트를 갖는 nor 메모리 셀 Download PDF

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Abstract

전기적으로 소거 가능한 프로그래밍 가능 비휘발성 메모리 셀은, 제1 기판 구역 및 제1 기판 구역과 측방향으로 이격된 제2 기판 구역을 갖는 반도체 기판, 제1 기판 구역과 제2 기판 구역 사이의 채널 구역, 채널 구역의 제1 채널 부분으로부터 절연되고 제1 채널 부분 위에 배치된 전기 전도성 제어 게이트; 채널 구역의 제2 채널 부분으로부터 절연되고 제2 채널 부분 위에 배치된 전기 전도성 플로팅 게이트, 제2 기판 구역에 전기적으로 연결된 전기 전도성 소스 라인, 및 플로팅 게이트의 팁으로부터 절연되고 플로팅 게이트의 팁 위에 배치된 전기 전도성 소거 게이트를 포함한다.

Description

L-형상 플로팅 게이트를 갖는 NOR 메모리 셀
[0001] 본원은 일반적으로 L-형상 플로팅 게이트를 갖는 전기적으로 프로그래밍 가능하고 소거 가능한 비휘발성 메모리 셀들(때로는, NOR 메모리 셀들이라 칭함)을 포함(그러나 이에 제한되지 않음)하는 반도체 메모리 디바이스들에 관한 것이다.
[0002] 전기적으로 프로그래밍 가능하고 소거 가능한 비휘발성 메모리 셀들의 크기를 감소시키는 꾸준한 요구가 존재한다. 그러나, 메모리 셀 크기들이 축소됨에 따라, 치수 크기 변화들은 메모리 셀 엘리먼트들 사이의 용량성 커플링 및 다양한 임계 구역들의 폭들의 변화들을 초래하며, 이들 모두는 메모리 셀의 구조에 대해 상당한 설계 변화들이 이루어지지 않으면, 메모리 셀들의 동작 마진에 부정적으로 영향을 미칠 가능성을 갖는다. 또한, 플로팅 게이트 크기들이 축소됨에 따라, 소거된 플로팅 게이트는 양전하들을 저장하기 위한 감소된 용량을 갖고 설계 변화들에 대한 보상이 이루어지지 않으면 SNR(signal-to-noise) 비들이 낮아지고 에러 레이트들이 높아진다.
[0003] 일부 실시예들에 따라, 때로는 NOR 메모리 셀이라 칭하는 전기적으로 소거 가능한 프로그래밍 가능 비휘발성 메모리 셀은 드레인 구역, 소스 구역, 및 드레인 구역과 소스 구역 사이의 채널 구역을 갖는 기판을 포함한다. 메모리 셀은 제어 게이트 절연 구역에 의해 제1 채널 서브 구역으로부터 분리된 전기 전도성 제어 게이트를 더 포함한다. 메모리 셀은, 플로팅 게이트 절연 구역에 의해 제2 채널 서브 구역으로부터 분리된 제1 수평 제1 부분, 및 제1 부분에 전기적으로 연결된 제2 수직 부분을 포함하는 전기 전도성 L-형상 플로팅 게이트를 더 포함한다. 제2 플로팅 게이트 부분은 제1 플로팅 게이트 부분으로부터 수직으로 그리고 기판으로부터 멀어지게 연장되고 소스 구역으로부터 수직으로 연장되는 소스 라인에 강하게 용량성으로 커플링된다. 메모리 셀은 플로팅 게이트의 제 2 부분 위에 배치되고 플로팅 게이트의 제2 부분으로부터 소거 게이트 절연 구역에 의해 분리되는 전기 전도성 소거 게이트를 더 포함한다.
[0004] 다양한 설명된 실시예들의 더 나은 이해를 위해, 유사한 참조 번호들이 도면들 전반에 걸쳐 대응하는 부분들을 지칭하는 다음의 도면들과 관련하여 아래의 실시예들의 설명이 참조되어야 한다.
[0005] 도 1a는 일부 실시예들에 따라, 한 쌍의 전기적으로 소거 가능한 프로그래밍 가능 비휘발성 메모리 셀들의 단면도를 예시하는 도면이다.
[0006] 도 1b는 일부 실시예들에 따른 L-형상 플로팅 게이트를 예시하는 도면이다.
[0007] 도 2는 일부 실시예들에 따라, 전기적으로 소거 가능한 프로그래밍 가능 비휘발성 메모리 셀에서의 동작 흐름을 예시하는 흐름도이다.
[0008] 도 3은 일부 실시예들에 따라, 전기적으로 소거 가능한 프로그래밍 가능 비휘발성 메모리 셀의 프로그래밍 동작을 예시하는 도면이다.
[0009] 도 4는 일부 실시예들에 따른 메모리 셀 어레이의 평면도를 예시하는 도면이다.
[0010] 도 5a 내지 도 5m은 일부 실시예들에 따라, 전기적으로 소거 가능한 프로그래밍 가능 비휘발성 메모리 셀의 어레이를 제조하기 위한 프로세스를 예시한다.
[0011] 이제 실시예들이 상세히 참조될 것이며, 그의 예들은 첨부 도면들에 예시된다. 다음의 상세한 설명에서는, 다양한 설명된 실시예들의 완전한 이해를 제공하기 위해, 다수의 특정한 세부사항들이 기술된다. 그러나, 다양한 설명된 실시예들이 이들 특정 세부사항들 없이도 실시될 수 있다는 것이 당업자에게 자명해질 것이다. 다른 경우들에서, 잘 알려진 방법들, 절차들, 컴포넌트들, 회로들 및 네트워크들은, 실시예들의 양상들을 불필요하게 모호하게 하지 않도록 상세히 설명되지 않았다.
[0012] 제1, 제2 등의 용어들은 일부 경우들에서, 다양한 엘리먼트들을 설명하기 위해 본원에서 사용되지만, 이들 엘리먼트들은 이들 용어들에 의해 제한되지 않아야 한다는 것이 또한 이해될 것이다. 이러한 용어들은 하나의 엘리먼트를 다른 엘리먼트와 구별하기 위해서만 사용된다. 예컨대, 다양한 설명된 실시예들의 범위를 벗어나지 않으면서, 제1 접촉부는 제2 접촉부로 칭해질 수 있고, 유사하게 제2 접촉부는 제1 접촉부로 칭해질 수 있다. 제1 접촉부 및 제2 접촉부는 둘 모두 접촉부들이지만, 맥락이 명백하게 다르게 표시하지 않는 한, 이들은 동일한 접촉부가 아니다.
[0013] 본원에서의 다양한 설명된 실시예들의 설명에서 사용된 용어는 특정 실시예들을 설명하려는 목적만을 위한 것이고, 제한하려는 것이 아니다. 다양한 설명된 실시예들 및 첨부된 청구항들의 설명에서 사용된 바와 같이, 단수형들은, 맥락이 명백하게 다르게 표시하지 않는 한, 복수형들을 또한 포함하도록 의도된다. 본원에서 사용된 바와 같이, 용어 "및/또는"은 연관된 나열된 아이템들 중 하나 이상의 아이템의 임의의 그리고 모든 가능한 결합들을 지칭하고 이들을 포함한다는 것이 또한 이해될 것이다. 추가로, 용어들 포함하는("includes", "including", "comprises" 및/또는 "comprising")이 본 명세서에서 사용될 때, 언급된 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 부가를 배제하지 않는다는 것이 이해될 것이다.
[0014] 본원에 사용된 바와 같은 "~ 경우에(if)"라는 용어는 선택적으로, 맥락에 의존하여 "~ 할 때(when)" 또는 "~ 할 시에(upon)" 또는 "결정에 대한 응답으로" 또는 "검출에 대한 응답으로"를 의미하는 것으로 해석된다. 유사하게, "결정된 경우" 또는 "[언급된 조건 또는 이벤트]가 검출되는 경우"라는 문구는 선택적으로, 맥락에 의존하여, "결정할 시에" 또는 "~라는 결정에 따라" 또는 "결정에 대한 응답으로" 또는 "[언급된 조건 또는 이벤트]를 검출할 시에" 또는 "[언급된 조건 또는 이벤트]를 검출한 것에 대한 응답으로"를 의미하는 것으로 해석된다.
[0015] 스플릿-게이트 비-휘발성 메모리 셀 크기들이 축소됨에 따라, 이러한 메모리 셀의 소스 라인과 플로팅 게이트 사이에 강한 용량성 커플링을 유지하는 것이 더욱 난제시 되고 있다. 아래에서 보다 상세하게 논의될 바와 같이, 소거 동작 동안 소거 게이트와 플로팅 게이트 사이에 큰 초기 전압 차이를 세팅하는 능력으로 인해, 플로팅 게이트와 소스 라인 사이의 강한 용량성 커플링은 소거가 보다 효율적이 되게 한다.
[0016] 또한, 스플릿-게이트 메모리 셀 크기들이 축소됨에 따라, 플로팅 게이트와 제어 게이트 사이의 절연 폭이 감소하고, 플로팅 게이트와 제어 게이트 사이의 낮은 용량성 커플링을 유지하는 것이 더욱 난제시된다. 플로팅 게이트와 제어 게이트 사이의 낮은 용량성 커플링은 반전 채널 부분들 사이에서 큰 전압 차이를 유지하고 그리하여 프로그래밍 동작 동안 핫 전자 주입에 기여하는 능력으로 인해 프로그래밍이 더욱 효율적이 되게 한다.
[0017] 또한, 플로팅 게이트 크기들이 축소됨에 따라, 소거된 플로팅 게이트는 양전하들을 저장하기 위한 저장된 용량을 갖는다. 소거된 플로팅 게이트에서의 더 적은 양전하들은 더 낮은 SNR(signal-to-noise) 비들 및 더 높은 에러 레이트들로 이어진다.
[0018] 따라서, 메모리 셀 크기들이 축소됨에 따라, 플로팅 게이트와 소스 라인 사이에 강한 용량성 커플링, 플로팅 게이트와 제어 게이트 사이에 낮은 용량성 커플링 및 플로팅 게이트의 높은 전하 저장 용량을 유지할 필요가 있다. 이러한 방법들 및 디바이스들은 선택적으로, 비휘발성 메모리 셀들에서 데이터를 프로그래밍, 소거 및 판독하기 위한 종래의 방법들 및 디바이스들을 보완하거나 대체한다.
[0019] 이러한 방법들 및 디바이스들은 수직 소스 라인에 인접하여 L-형상 플로팅 게이트의 수직 부분을 배치함으로써 비휘발성 메모리 셀들의 소스 라인과 플로팅 게이트 사이에 강한 용량성 커플링을 유지한다. L-형상 플로팅 게이트의 수직 부분은 소스 라인에 인접한 플로팅 게이트의 부분들의 증가된 표면적으로 인해 인접한 소스 라인과의 매우 강한 용량성 커플링을 제공하고(이는 소거 동작들 동안 사용되는 터널링 메커니즘을 향상시킴), 그리하여 소거 효율을 개선한다. 이러한 방법들 및 디바이스들은 추가로, L-형상 플로팅 게이트의 수직 부분의 상단부에 뾰족한 팁(pointed tip)(이는 소거 동작 동안 전기장을 포커싱함)을 배치함으로써 소거 효율을 향상시킨다.
[0020] 이러한 방법들 및 디바이스들은 제어 게이트에 인접하여 L-형상 플로팅 게이트의 수평 부분을 배치함으로써 비휘발성 메모리 셀들의 제어 게이트와 플로팅 게이트 사이에 낮은 용량성 커플링을 유지한다. L-형상 플로팅 게이트의 수평 부분은, 제어 게이트에 인접한 플로팅 게이트 부분들의 감소된 표면으로 인해 인접한 제어 게이트와의 매우 약한 용량성 커플링을 제공하며, 그리하여 프로그래밍 효율을 개선한다.
[0021] 이러한 방법들 및 디바이스들은 증가된 표면적을 갖는 L-형상 플로팅 게이트를 제공함으로써 높은 플로팅 게이트 전하 저장 용량을 유지한다. 소거 모드에서 플로팅 게이트 상에 저장될 수 있는 증가된 수의 양전하들은 SNR을 개선하고, 그리하여 판독 에러를 더 적게 한다.
[0022] 일부 실시예들에 따라, 때로는 스플릿-게이트 NOR 메모리 셀이라 칭하는 전기적으로 소거 가능한 프로그래밍 가능 비휘발성 메모리 셀은 드레인 구역, 소스 구역, 및 드레인 구역과 소스 구역 사이의 채널 구역을 갖는 기판을 포함한다. 채널 구역은 드레인 구역에 인접한 제1 채널 서브 구역, 및 소스 구역에 인접하고 제1 채널 서브 구역과 소스 구역 사이에 포지셔닝된 제2 채널 서브 구역을 포함한다. 메모리 셀은 제어 게이트 절연 구역에 의해 제1 채널 서브 구역으로부터 분리된 전기 전도성 제어 게이트를 더 포함한다. 메모리 셀은 전기 전도성 플로팅 게이트를 더 포함한다. 플로팅 게이트는 플로팅 게이트 절연 구역에 의해 제2 채널 서브 구역으로부터 분리된 제1 부분 및 제1 부분에 전기적으로 연결된 제2 부분을 갖는다. 제2 플로팅 게이트 부분은 제1 플로팅 게이트 부분으로부터 수직으로 그리고 기판으로부터 멀어지게 연장된다. 제1 플로팅 게이트 부분은 기판에 대한 제1 수직 범위를 가지며, 제2 플로팅 게이트 부분은 기판에 대한 제2 수직 범위를 갖는다. 메모리 셀은, 기판으로부터 멀어지게 수직으로 연장되고, 소스 라인 절연 구역에 의해 플로팅 게이트의 제2 부분으로부터 분리되는 소스 구역에 전기적으로 연결되는 전기 전도성 소스 라인을 더 포함한다. 메모리 셀은 플로팅 게이트의 제2 부분 위에 배치되고 플로팅 게이트의 제2 부분으로부터 소거 게이트 절연 구역에 의해 분리되는 전기 전도성 소거 게이트를 더 포함한다.
[0023] 일부 실시예들에 따라, 때로는 NOR 메모리 셀 또는 스플릿-게이트 NOR 메모리 셀이라 칭해지는 전기적으로 소거 가능한 프로그래밍 가능 비휘발성 메모리 셀의 실시예들이 이제 주목된다. 도 1a는 한 쌍의 메모리 셀들(100, 101)의 단면이다. 메모리 셀들은 서로를 미러링하며, 메모리 셀은 공유 소스 라인(150)의 각각의 측 상에 형성되고 공유 소스 라인(150)을 포함한다. 간결성을 위해, 본 개시내용의 잔여부는 단 하나의 메모리 셀인 메모리 셀(100)을 참조한다. 그러나, 이웃 메모리 셀(101)은 대응하는 피처들을 가지며 유사한 상황들 하에서 유사하게 거동한다는 것이 인지된다.
[0024] 일부 실시예들에서, 메모리 셀(100)은 제1 기판 구역(104)(때로는 드레인 구역이라 칭함) 및 제2 기판 구역(106)(때로는 소스 인터페이스 구역이라 칭함)을 갖는 반도체 기판(102)을 포함한다. 일부 실시예들에서, 제1 기판 구역(104)은 드레인으로서 역할을 하지만, 트랜지스터의 소스 및 드레인은 동작 동안 스위칭될 수 있다는 것이 인지된다. 또한, 일부 실시예들에서, 드레인은 기판 구역(104)뿐만 아니라 기판 구역(105)을 포함하며, 여기서 구역(105)은 구역(104)보다 더 얕은(shallower) 도핑된 구역(예컨대, P 도핑된 기판에서 적당히 N-도핑된 구역)이다. 기판(102)의 소스 인터페이스 구역(106)은 기판(102)과 소스 라인(150) 사이의 PN 접합 인터페이스(110)에 인접한 인터페이스 부분을 포함한다. 일부 실시예들에서, 인터페이스(110)는 표면(111)과 같은 기판(102)의 표면에 배치된다. 그러나, 다른 실시예들에서, 인터페이스(110)는 표면(111) 위에 배치된다. 또 다른 실시예들에서, 인터페이스(110)는 기판(102)의 표면(111) 아래에 배치된다(도시되지 않음).
[0025] 일부 실시예들에서, 메모리 셀(100)은 드레인 구역(104)과 소스 인터페이스 구역(106) 사이의 채널 구역을 더 포함한다. 일부 실시예들에서, 채널 구역은 드레인 구역(104)에 인접한 제1 채널 부분(112), 및 제1 채널 부분(112) 및 소스 인터페이스 구역(106)에 인접한 제2 채널 부분(114)을 포함한다. 본 개시내용의 목적들을 위해, "채널 구역" 및 "채널 부분"은 소정의 상황들에서 전자들이 흐르는 영역 또는 경로를 설명하기 위해 사용된다. 기판(102)은, 드레인 구역(104) 위에 배치되고 소스 라인(150)을 향해 측방향으로 연장되는 수평 표면(111)을 더 포함한다.
[0026] 일부 실시예들에서, 메모리 셀(100)은, 제1 채널 부분(112)으로부터 절연되고 그 위에 배치된 전기 전도성 제어 게이트(120), 및 제2 채널 부분(114)으로부터 절연되고 그 위에 배치된 전기 전도성 플로팅 게이트(130)를 더 포함한다. 일부 실시예들에서, 플로팅 게이트(130)는 수평 부분(132) 및 수직 부분(134)을 포함하고, 절연 층(140)(때로는, 게이트 분리 절연 구역 또는 산화물 층으로서 지칭됨)이 수평 부분(132) 위에 그리고 수직 부분(134)과 제어 게이트(120) 사이에 배치된다.
[0027] 제어 게이트(120)가 제1 채널 부분(112) 위에 배치되는 반면, 제어 게이트(120)는 제2 채널 부분(114) 위에 배치되지 않는다는 것에 주의한다. 그 결과, 반전 층이 제1 채널 부분(112)에서 제어 게이트(120) 아래에 형성될 때, 적절한 판독 모드 제어 전압 또는 프로그래밍 모드 제어 전압이 제어 게이트(120) 상에 인가되기 때문에, 제2 채널 부분(114)의 적어도 일부는 메모리 셀이 프로그래밍된 상태에 있는 경우 반전 층을 포함하지 않는다. 다시 말해서, 제1 채널 부분(112)에서 제어 게이트(120)에 의해 야기된 반전 층은, 일부 상황들에서 또는 일부 실시예들에서, 제2 채널 부분(114) 내로 부분적으로 연장될 수 있지만, 제어 게이트(120)에 의해 야기된 반전 층은 플로팅 게이트(130)에 의해 추가로 영향을 받지 않는 한, 제2 채널의 다른 부분들 내로 연장되지 않는다. 일부 실시예들에서, 제2 채널 부분(114)은 제1 채널 부분(112)과 소스 인터페이스 구역(106) 사이의 거리에 대응하는, 15 내지 70 나노미터의 측방향 치수를 갖는다.
[0028] 도 1b는 플로팅 게이트(130)의 보다 상세한 도면을 예시한다. 일부 실시예들에서, 플로팅 게이트(130)는 제1 플로팅 게이트 부분(132) 및 제2 플로팅 게이트 부분(134)을 포함한다. 일부 실시예들에서, 제1 플로팅 게이트 부분(132)은 실질적으로 수평이다(예컨대, 기판 표면(111)에 평행하거나, 또는 기판 표면(111)에 대해 15도 이하의 오프셋 각도를 가짐). 일부 실시예들에서, 제2 플로팅 게이트 부분(134)은 실질적으로 수직이다(예컨대, 기판 표면(111) 또는 제1 플로팅 게이트 부분(132)에 수직이거나, 또는 기판 표면(111) 및 제1 플로팅 게이트 부분(132) 중 적어도 하나에 대해 75 내지 105 도의 오프셋 각도를 가짐). 다르게 말하면, 제1 및 제2 플로팅 게이트 부분들(132 및 134)은 실질적으로 서로 수직이다(예컨대, 서로에 대해 75도 이상 및 105도 이하의 오프셋 각도를 가짐). 제1 및 제2 플로팅 게이트 부분들(132 및 134)은 일부 실시예들에 따라, 공유 단부(136)에서 만나, L-형상 플로팅 게이트를 형성한다.
[0029] 제1 플로팅 게이트 부분(132)은 수직 범위(132a) 및 수평 범위(132b)를 갖는 반면, 제2 플로팅 게이트 부분(134)은 수직 범위(134a) 및 수평 범위(134b)를 갖는다. 일부 실시예들에서, 수직 범위(134a)는 수직 범위(132a)보다 길다(예컨대, 수직 범위(132a)보다 적어도 3배 김, 또는 수직 범위(132a)보다 3배 내지 10배 김). 일부 실시예들에서, 수평 범위(132b)는 수평 범위(134b)보다 길다(예컨대, 수평 범위(134b) 보다 적어도 3배 김, 또는 수평 범위(134b) 보다 3배 내지 10배 김).
[0030] 일부 실시예들에서, (예컨대, 수직 범위(134a)에 의해 측정된 바와 같은) 제2 플로팅 게이트 부분(134)은 (예컨대, 수평 범위(132b)에 의해 측정된 바와 같은) 제1 플로팅 게이트 부분(132)보다 길다. 일부 실시예들에서, 제2 플로팅 게이트 부분(134)은 제1 플로팅 게이트 부분(132)보다 적어도 2배, 더 구체적으로, 일부 실시예들에서, 제1 플로팅 게이트 부분(132)보다 2배 내지 5배 길다. 그러나, 다른 실시예들에서, 제1 플로팅 게이트 부분(132)은 제2 플로팅 게이트 부분(134)보다 길다. 추가의 실시예들에서, 제1 플로팅 게이트 부분(132)의 길이는 기껏해야 25 %만큼 제2 플로팅 게이트 부분(134)의 길이와 다르다.
[0031] 일부 실시예들에서, 제2 플로팅 게이트 부분(134)은 제2 플로팅 게이트 부분(134)이 제1 플로팅 게이트 부분(132)에 전기적으로 연결되는 제1 단부(136)를 갖는다. 일부 실시예들에서, 제2 플로팅 게이트 부분(134)은, 제1 팁 부분(138) 및 제2 팁 부분(139)을 갖는 팁을 포함하는 제2 단부(137)를 갖는다. 일부 실시예들에서, 제1 팁 부분(138)은 제2 팁 부분(139)보다 작은 단면을 갖는다. 제2 단부(137)는 본원에서 때로는 뾰족한 팁이라 칭해지고, 제1 팁 부분(138)의 단면 대 제2 팁 부분(139)의 단면의 비는 때로는 뾰족한 팁의 예리함(sharpness)의 척도로서 사용된다.
[0032] 도 1a로 돌아가면, 메모리 셀(100)은 일부 실시예들에 따라 인터페이스(110)를 통해 소스 인터페이스 구역(106)에 전기적으로 연결된 전기 전도성 소스 라인(150)을 더 포함한다. 소스 라인(150)은 수직 방향(예컨대, 측방향에 실질적으로 수직인 방향)에서 기판으로부터 멀어지게 연장된다. 일부 실시예들에서, 소스 라인(150)은 소스 인터페이스 구역(106)에 전기적으로 연결된 제1 소스 라인 부분(152), 및 제1 소스 라인 부분(152) 위에 배치된 제2 소스 라인 부분(154)을 포함한다. 일부 실시예들에서, 제1 소스 라인 부분(152)은 비교적 저농도로(lightly) 도핑되고(예컨대, n- 폴리실리콘), 제2 소스 라인 부분(154)은 보다 고농도로(heavily) 도핑된다(예컨대, n+ 폴리실리콘). 일부 실시예들에서, 제1 소스 라인 부분(152)은, 단결정 실리콘으로 변환된, 저농도로 도핑된 폴리실리콘이다. 일부 실시예들에서, 소스 라인(150)의 측벽 구역(156)은, 제2 채널 부분(114)이 소스 인터페이스 구역(106)과 만나는 위치에 인접하여 기판 표면(111)에서 시작하는 소스 라인의 측벽 부분 상에 배치되고 소스 라인의 측벽 위로 수직으로 연장된다.
[0033] 일부 실시예들에서, 메모리 셀(100)은 수직 플로팅 게이트 부분(134)의 적어도 일부와 소스 라인(150)의 적어도 일부 사이의, 때로는 소스 라인 절연 구역이라 칭해지는 절연 층(160)을 더 포함한다. 일부 실시예들에서, 절연 층(160)은 플로팅 게이트(130)와 소스 라인(150) 사이에 강한 용량성 커플링을 제공하도록 "얇은" 유전체 층이다. 일부 실시예들에서, 절연 층(160)은 높은 유전 상수를 갖는 재료(예컨대, 산화물 및 질화물의 조합)를 포함한다. 일부 실시예에서, 절연 층(160)은 기껏해야 10nm, 또는 보다 구체적으로 일부 실시예들에서, 6nm 내지 10nm의 결합된 총 두께를 갖는다.
[0034] 일부 실시예들에서, 메모리 셀(100)은 수직 플로팅 게이트 부분(134)의 팁(137)으로부터 절연되고 그 위에 배치된 전기 전도성 소거 게이트(170)를 더 포함한다. 소거 게이트(170)는 소거 게이트와 수직 게이트 부분 사이에 배치된, 때로는 소거 게이트 절연 구역이라 칭해지는 절연 층(180)에 의해 제2 플로팅 게이트 부분(137)으로부터 절연된다. 일부 실시예들에서, 소거 게이트(170)는 추가로, 소스 라인(150)의 적어도 일부 위에 배치된다. 일부 실시예들에서, 플로팅 게이트(130)와 소거 게이트(170) 사이의 용량성 커플링은 플로팅 게이트(130)와 소스 라인(150) 사이의 용량성 커플링보다 훨씬 약하며, 이는 메모리 셀을 효율적이고 그리고 신속하게 소거하는데 유리하다(아래에서 보다 상세히 설명됨). 일부 실시예들에서, 플로팅 게이트와 소스 라인 사이의 용량성 커플링은 플로팅 게이트와 소거 게이트 사이의 용량성 커플링보다 적어도 5 대 1의 비만큼 더 크고(즉, 용량성 커플링 비가 적어도 5 대 1임), 일부 실시예들에서, 플로팅 게이트와 소스 라인 사이의 용량성 커플링 대 플로팅 게이트와 소거 게이트 사이의 용량성 커플링의 용량성 커플링 비는 적어도 10 대 1, 또는 9 대 1, 또는 2 대 1이다. (플로팅 게이트와 소거 게이트 사이의 용량성 커플링에 비교하면) 플로팅 게이트와 소스 라인 사이의 강한 용량성 커플링은 소스 라인에 대한 플로팅 게이트의 근접도뿐만 아니라, 소스 라인에 아주 근접한 수직 플로팅 게이트 부분(134)의 수직면의 큰 표면적에 의해 야기된다.
[0035] 일부 실시예들에서, 플로팅 게이트 및 소스 라인 대 플로팅 게이트 및 제어 게이트에 대해 유사한 용량성 커플링 비들이 존재한다. 보다 구체적으로, 일부 실시예들에서, 플로팅 게이트와 소스 라인 사이의 용량성 커플링은 플로팅 게이트와 제어 게이트 사이의 용량성 커플링보다 적어도 5 대 1의 비만큼 더 크고(즉, 용량성 커플링 비가 적어도 5 대 1임), 일부 실시예들에서, 플로팅 게이트-소스 라인 용량성 커플링 대 플로팅 게이트-제어 게이트 용량성 커플링의 용량성 커플링 비는 적어도 10 대 1, 또는 9 대 1, 또는 2 대 1이다.
[0036] 일부 실시예들에서, 메모리 셀(100)은 제어 게이트(120)와 제1 채널 부분(112)의 적어도 일부 사이에 배치된, 때로는 제어 게이트 절연 구역이라 칭해지는 절연 층(161)을 더 포함한다. 일부 실시예들에서, 메모리 셀(100)은 제2 채널 부분(114)을 포함하는 기판(102)의 적어도 일부와 수평 플로팅 게이트 부분(132) 사이에 배치된, 때로는 플로팅 게이트 절연 구역이라 칭해지는 절연 층(162)을 더 포함한다. 일부 실시예들에서, 절연 층들(161 및 162)은 연결된다. 일부 실시예들에서, 절연 층(162)은 절연 층(161)보다 두껍다. 일부 실시예들에서, 종래의 실리콘 산화물 층과 비교하여, 절연 층(162)은 플로팅 게이트(130) 내로 주입되도록 하기 위해 핫 전자들이 극복할 더 낮은 인터페이스 에너지 장벽(때로는 에너지 장벽 높이라 칭함)을 제공한다. 일부 실시예들에서, 절연 층(162)의 유전체 재료에 의해 제공되는 낮은 인터페이스 에너지 장벽은 2.5eV(electron volts) 미만이고, 일부 실시예들에서, 2.0eV 미만, 또는 1.3eV 미만이다. 일부 실시예들에서, 메모리 셀(100)은 절연 층(140)과 제어 게이트(120) 사이에 배치된 절연 층(165)을 더 포함한다. 일부 실시예들에서, 절연 층(165)은 제1 및 제2 채널 부분들(112 및 114)이 만나는 기판(102)의 구역에서 기판 표면(111) 위에 배치된다.
[0037] 일부 실시예들에서, 메모리 셀(100)의 전도성 엘리먼트들(예컨대, 제어 게이트(120), 플로팅 게이트(130), 소스 라인(150) 및/또는 소거 게이트(170))는 적절히 도핑된 폴리실리콘으로 구성된다. "폴리실리콘"은 비휘발성 메모리 셀들의 전도성 엘리먼트들을 형성하는 데 사용될 수 있는, 실리콘 또는 금속 재료로 적어도 부분적으로 형성된 임의의 적절한 전도성 재료를 지칭한다는 것이 인지된다. 또한, 일부 실시예들에 따라, 메모리 셀(100)의 절연 엘리먼트들(예컨대, 절연 층들(140 및 180))은 실리콘 이산화물, 실리콘 질화물 및/또는 비휘발성 메모리 셀들의 절연 엘리먼트들을 형성하는 데 사용될 수 있는 임의의 적절한 절연체로 구성된다.
[0038] 이제 메모리 셀(100)의 채널 부분들이 주목된다. 일부 실시예들에서, 제1 및 제2 채널 부분들(112 및 114)은 측방향으로 드레인 구역(104/105)으로부터 소스 인터페이스 구역(106)으로 연장되는 연속 채널 구역을 형성한다. 부가적으로, 제1 및 제2 채널 부분들(112 및 114)은 기판 표면(111)을 포함하도록 수직 방향으로 연장된다. 일부 실시예들에서, 제1 및 제2 채널 부분들(112 및 114)은 서로 인접하거나 서로 중첩되고, 일부 실시예들에서, 제1 채널 부분(112)은 드레인 구역(104/105)과 중첩된다.
[0039] 일부 실시예들에 따른 메모리 셀(100)의 동작이 이제 설명될 것이다. 도 2는 일부 실시예들에 따른 메모리 셀(100)에 대한 동작 흐름(200)을 예시하는 흐름도이다. 동작 흐름(200)은 단계(210)에서 시작하며, 여기서 메모리 제어기가 (예컨대, 메모리 셀(100)을 포함하는 메모리 셀들의 행을 소거하는 동안) 메모리 셀(100)을 소거하거나(단계 220), 이전에 소거된 메모리 셀(100)을 프로그래밍하거나(단계 230), 또는 이전에 프로그래밍되거나 소거된 메모리 셀(100)로부터 판독(단계 240)하는 것으로 진행된다. 일부 실시예들에서, 동작 흐름(200)은 상이한 메모리 셀들 상의 동시성 소거 및 프로그램 동작들을 포함하고, 일부 실시예들에서, 동작 흐름(200)은 상이한 메모리 셀들 상의 동시성 소거 및 판독 동작들을 포함한다.
소거 동작
[0040] 일부 실시예들에 따라 메모리 셀을 소거(단계 220)하기 위해, 제1 바이어스 전위(예컨대, 접지 전위)가 제어 게이트(120) 및 소스 라인(150) 둘 모두에 인가되고, 제2 바이어스 전위(예컨대, 양의 전위)는 소거 게이트(170)에 인가된다. 통상적으로 제2 바이어스 전위와 제1 바이어스 전위 사이의 차이는 10 볼트 이하이다. 플로팅 게이트(130)는 소스 라인(150)에 고도로 용량성으로 커플링되기 때문에, 플로팅 게이트 전위는, 본원에서 간단히 "접지" 또는 "회로 접지"라 또한 칭해지는 접지 전위 바로 위의 전위로 풀 다운(pull down)되거나 그로 유지된다. 비제한적인 예로서, 10/1의 커패시턴스 비(즉, 플로팅 게이트-소스 라인 커패시턴스는 플로팅 게이트-소거 게이트 커패시턴스의 10배임)에 대해, 소거 게이트 전위가 (예컨대, 소거 동작을 시작하기 위해) 0V로부터 10V로 변하고 소스 라인 전위가 0V로 유지되는 경우, 소거 게이트에서의 전위의 10V 변화는 1V 미만의 플로팅 게이트 전위의 변화를 야기한다.
[0041] 플로팅 게이트와 소거 게이트 사이의 전위들의 차이는 전자들이 플로팅 게이트를 떠나게 한다. 보다 구체적으로, 플로팅 게이트(130) 상의 전자들은 수직 플로팅 게이트 부분(134)으로부터(주로 뾰족한 팁(137)으로부터) 절연 층(180)을 통해 소거 게이트(170)로 터널링하도록 파울러-노드하임 터널링(Fowler-Nordheim tunneling)(또는 등가의 터널링 메커니즘)을 통해 유도되어, 플로팅 게이트(130)를 양으로 하전된 채로 남겨 둔다. 플로팅 게이트(130)의 팁(137)으로부터 소거 게이트(170)까지 절연 층(180)을 통한 전자들의 터널링은 팁(137)의 예리함에 의해 향상된다. 종래의 메모리 셀들이 소거를 위해 14V 이상을 요구했을 수 있지만, 현재 개시된 실시예들은 소거 게이트(170)로의 10V 이하(예컨대, 제어 게이트(120) 및 소스 라인(150)에 인가된 전압에 대해 소거 게이트(170)에 인가된 전압은 + 10V 이하임) 및 일부 실시예들에서, 훨씬 더 미만(예컨대, 8V)을 요구한다. 커패시턴스 비외에도, 수직 플로팅 게이트 부분(134)의 뾰족한 팁(137)은 또한 더 낮은 소거 전압에 기여한다. 특히, 플로팅 게이트(130)의 뾰족한 팁(137)은 플로팅 게이트(130)와 소거 게이트(170) 사이에 타이트하게 포커싱된 전기장의 형성을 용이하게 하며, 이는 차례로 절연 층(180)을 통한 전자 터널링을 용이하게 하고, 그리하여 임의의 주어진 두께의 절연 층(180)에 대해 더 낮은 소거 전압들의 사용을 허용한다. 예컨대, 뾰족한 팁이 없는 평면 플로팅 게이트가 일반적으로 100 옹스트롬 미만의 절연 두께(층 180)를 필요로 하는 경우, 뾰족한 팁(137)을 가지면 절연 두께가 700 옹스트롬까지 될 수 있게 하고 단 10V만이 소거 게이트에 인가된다면 여전히 터널링을 허용한다.
프로그램 동작
[0042] 일부 실시예들에 따라 메모리 셀들을 프로그래밍(단계 230)하기 위해, 프로그래밍 동작 동안 도 1a로부터의 메모리 셀(100)의 다른 도면(100a)을 예시하는 도 3이 먼저 주목된다. 도 1a 및 도 1b와 공유된 피처들은 유사하게 번호가 매겨지고, 일부는 간결성을 위해 추가로 논의되지 않는다. 도 3에 도시된 부가적인 피처들은, 약한 반전 층(107), 제1 공핍 구역(320), 제2 공핍 구역(322), 플로팅 게이트 반전 층(330), 전자 흐름의 방향(340), 및 (예컨대, 플로팅 게이트 반전 층(330)과 반전 층(107) 사이의 채널 구역에서) 필드 라인(345)에 의해 표현되는 전기장을 포함한다. 당업계에 알려진 바와 같이, 전자들은 양의 전압 전위로 끌어 당겨지고, 따라서 도 3에 도시된 전기장 라인(345)과 반대 방향으로 풀링된다.
[0043] 일부 실시예들에 따라 메모리 셀을 프로그래밍하기 위해, 제1 바이어스 전위(예컨대, 접지 전위)가 소거 게이트(170)에 인가되고, 제5 바이어스 전위(예컨대, 0 V와 같은 저전압, 또는 0 V와 0.5 V 사이의 전압)가 드레인 구역(104/105)에 인가된다. MOS 구조의 임계 전압 부근의 양의 전압 레벨(예컨대, 드레인 구역의 전압 전위의 0.2 내지 0.7V 정도 위)이 제어 게이트(120)에 인가된다. 드레인 구역(104/105) 및 제어 게이트(120)에 인가된 전압들은 기판(102)의 드레인 구역(104/105) 및 채널 부분(112)(도 1a) 주위에 제1 공핍 구역(320)을 형성한다. 또한, 제5 바이어스 전위보다 높은 제6 바이어스 전위가 제어 게이트(120)에 인가되고, 제6 바이어스 전위보다 높은 제7 바이어스 전위(예컨대, 예컨대, 4V 내지 6V 정도의 양의 고전압)가 소스 라인(150)에 인가된다.
[0044] 제어 게이트(120)에 인가된 제6 바이어스 전위는 기판(102)에 약한 반전 층(107)이 형성되게 하고, 이는 드레인 구역(104/105)에 연결되고 제어 게이트(120) 아래에 로케이팅된 핀치 오프 지점(305)을 갖는다. 드레인 구역과 핀치 오프 지점(305) 사이의 매우 낮은 서브-임계 전류가 드레인 구역과 핀치 오프 지점(305) 사이에 매우 작은 전압 강하만을 야기하기 때문에, 반전 층(107)은 드레인 구역(104/105)의 전압에 근접한 전압을 갖는다.
[0045] 소스 라인(150)에 제7 바이어스 전위(위에서 언급된 바와 같이, 예컨대, 4V 내지 6V 정도의 양의 고전압)를 인가하는 것은 소스 라인과 플로팅 게이트 사이의 용량성 커플링으로 인해 제7 바이어스 전위에 따라 플로팅 게이트(130)의 전압을 상승하게 하고, 그리하여 기판의 채널 구역의 전자들이 에너지를 획득하게 하고 플로팅 게이트 상에 주입되게 한다. 플로팅 게이트(130)는 소스 라인(150)에 고도로 용량성으로 커플링되기 때문에, 소스 라인(150) 상에서, 예컨대 0 V로부터 4 V로의 전압 트랜지션은 플로팅 게이트(130)의 전압이 소스 라인(150) 상의 전압 증가에 비례하게 증가하게 한다. 예컨대, 일부 실시예들에서, 플로팅 게이트(130)의 전압은 소스 라인(150) 상의 전압 변화의 적어도 80 %만큼 증가한다. 소스 라인(150) 상의 고전압과 함께 (예컨대, 소스 라인(150)과의 용량성 커플링에 기인한 전압의 증가에 더하여, 이전에 소거된 플로팅 게이트(130)로 인한) 플로팅 게이트(130) 상의 결과적인 전압은 플로팅 게이트(130) 및 소스 라인(150) 아래의 기판(102)에 제2 공핍 구역(322)(때로는 본원에서 깊은 공핍 구역으로서 지칭됨)을 형성한다. 깊은 공핍 구역(322)은 플로팅 게이트(130) 및 소스 라인(150) 상의 비교적 더 높은 전압으로 인해 공핍 구역(320) 보다 큰 공핍 폭을 갖는다. 더 큰 공핍 구역(322)은 핀치 오프 지점(305)을 드레인 구역(104/105)을 향해 푸시하여, 반전 층(107)이 제어 게이트(120) 아래에서 핀치 오프되게 한다. 소스 라인(150) 상의 고전압과 함께 (예컨대, 이전에 소거된 플로팅 게이트(130)로 인한) 플로팅 게이트(130) 상의 양전하들은 추가로 플로팅 게이트(130) 아래의 채널 부분(114)에 그리고 소스 라인(150) 아래의 소스 인터페이스 구역(106)에 반전 층(330)을 형성한다(채널 부분(114) 및 소스 인터페이스 구역(106)에 대해서는 도 1a를 참조). 반전 층(330)은 소스 라인의 전압에 근접한 전압을 가지며, 이는 반전 층(107)의 전압(드레인 구역의 전압에 근접한 전압을 가짐)보다 실질적으로 더 높다. 반전 층들(330 및 107) 사이의 전압들의 이러한 차이는 반전 층(330)과 반전 층(107) 사이의 전압 강하를 야기한다. 공핍 구역들(320 및 322)이 만나는 부근의 공핍 구역(322)(도 3에서 321로서 표시됨)에서 전압 강하가 발생한다. 전압 강하로 인한 결과적인 전기장은 필드 라인(345)(도 3)에 의해 표현된다. 구역(321)에서의 공핍 구역(322)의 영역은 제어 게이트(120)와 수평 플로팅 게이트 부분(132) 사이의 갭(125)의 크기에 의해 영향을 받는다. 구체적으로, 일부 실시예들에서, 더 큰 공핍 구역(322)이 핀치 오프 지점(305)을 드레인 구역(104/105)을 향해 푸시하여, 반전 층(107)이 갭(125)에 도달하기 전에 핀치 오프되게 하기 때문에, 반전 층들(107 및 330) 사이의 공핍 구역(322)의 영역은 갭(125)보다 넓고, 갭(125)의 크기와 직접 관련된다.
[0046] 프로그래밍 동작의 시작에서, 드레인 구역(104/105)으로부터의 전자들의 스트림(때로는 프로그래밍 전류라 칭해짐)은, 반전 층(107)을 통해 흘러, 랜덤으로 이동하지만 전자 흐름(340)에 의해 표현된 방향으로 순 드리프트 속도를 갖는다. 전자들은 반전 층(107)을 트래버싱(traverse)하고 핀치 오프 지점(305)으로 진행된다. 핀치 오프 지점(305)을 떠난 후, 프로그래밍 전류의 전자들은 필드 라인(345)에 의해 표현되는 전기장에 의해 전자 흐름(340)의 방향으로 공핍 구역(322)을 통해 가속된다. 가속된 전자들은 본원에서 핫 전자들로서 지칭된다.
[0047] 프로그래밍 전류의 핫 전자들이 공핍 구역(322)을 통해 반전 층(330)을 향해 이동함에 따라, 핫 전자들 중 일부는, 기판의 불순물들 또는 격자 불완전성들과 충돌의 결과로서 산란된다. 충분한 에너지 및 모멘텀을 갖는 이들 산란된 핫 전자들 중 일부는 기판 표면(111)을 돌파하고 수평 플로팅 게이트 부분(132)과 기판 표면(111) 사이에 로케이팅된 절연 층(162)에 진입하는 것으로 진행된다. 일부 실시예들에서, 전자는 그의 에너지가 기판(102)의 실리콘과 절연 층(162)의 유전체 재료 사이의 인터페이스에서의 에너지 장벽 높이보다 높을 때 절연 층(162)에 진입하기에 충분한 에너지를 갖는다. 절연 층(162) 내로 돌파한 후, 전자들은 플로팅 게이트(130) 상에 주입된다.
[0048] 표면(111)을 돌파하기에 충분한 에너지 없이 공핍 구역(322)을 트래버싱하는 전자들은 반전 층(330)을 통해 소스 라인(150)으로 계속된다. 일부 실시예들에서, 저 저항 축적 층은 소스 라인(150)의 측벽 구역(156)에 형성되어, 전자들(예컨대, 표면(111)을 돌파하지 못한 전자들)이 소스 라인(150)의 더 높은 부분들로 흐르기 위한 연속 경로를 형성한다.
[0049] 때로는, 본원에서 게이트 전류라 칭해지는, 플로팅 게이트(130) 상으로의 전자들의 주입은 소스 라인(150) 및 제어 게이트(120) 상의 프로그래밍 전압들이 제거될 때까지 계속되거나, 또는 플로팅 게이트(130) 상의 전압이 플로팅 게이트(130) 상에 주입된 전자들에 의해 감소되어서, 반전 층(330)이 소스 라인 전압을 갭(125)으로 더 이상 전달할 수 없는 지점까지 약화되고 그리하여 전자 흐름(340) 내의 전자들이 절연 층(162)을 트래버싱하기에 충분한 에너지를 더 이상 갖지 않게 될 때까지 계속된다. 달리 말하면, 플로팅 게이트의 감소된 전압은 핫 전자들을 생성하기 위한 전위 강하를 공핍 구역(322)에서 더 이상 유지하지 않는다. 이 시점에서, 메모리 셀에 대한 "프로그래밍된 상태"가 도달된다. 일부 실시예들에서, 프로그래밍 동작 동안 프로그래밍 전류는 100nA 내지 10mA의 범위에 있고, 일부 실시예들에서, 프로그래밍된 상태는 100 나노초 미만 안에 도달된다. 일부 실시예들에서, 프로그래밍은 셀이 "오버" 프로그래밍되는 것을 방지하기 위해 자기-제한 메커니즘을 갖는다. 이는 소거 동작들 동안 셀로부터 과도한 전자들을 제거하는 것이 셀의 마모를 증가시키기 때문에 유리하다.
판독 동작
[0050] 마지막으로, 일부 실시예들에 따라 선택된 메모리 셀을 판독하기 위해(단계 240), 제1 바이어스 전위(예컨대, 접지 전위)가 소스 라인(150)에 인가된다. 제4 바이어스 전위(예컨대, 0.5V 내지 2V 범위의 전압과 같은 판독 전압)가 드레인 구역(104)에 인가되고, 때로는 판독 전위라 칭해지는 제3 바이어스 전위(예컨대, 디바이스가 제조된 기술에 의해 지원되는 전력 공급 전압에 의존하는, 예컨대, 약 1V 내지 4V의 양의 전압)가 제어 게이트(120)에 인가된다.
[0051] 플로팅 게이트(130)가 양으로 하전된 경우(예컨대, 플로팅 게이트는, 예컨대 메모리 셀(100)이 소거되고 후속적으로 프로그래밍되지 않았기 때문에 전자들을 방전함), 제2 채널 부분(114)은 반전 층(330)의 형성에 의해 턴 온된다. 제어 게이트(120)가 판독 전위로 상승될 때, 제어 게이트 아래의 기판 구역에의 강한 반전 층(107)의 형성에 의해 제1 채널 부분(112)이 턴 온된다. 제2 채널 부분에서, 2개의 공핍 구역들은 드레인 구역(104/105)으로부터 플로팅 게이트(130) 아래의 반전 구역(330) 쪽을 향하는, 기판 표면(111) 아래의 전기장과 중첩된다. 결과적으로, 채널 부분들(112 및 114)을 포함하는 전체 채널 구역은 드레인 구역(104/105) 방향의 전자 전류에 알맞게 된다(favor). 따라서, 전자들은 소스 라인(150)으로부터(예컨대, 측벽(156)으로부터), 채널 부분(114)의 반전 층(330), 공핍 구역(322) 및 채널 부분(112)의 반전 층(107)을 통해 드레인 구역(104/105)으로 흐른다. 결과적인 전류(때로는 판독 전류라 칭해짐)가 도시되지 않은 메모리 디바이스의 회로를 사용하여 감지될 때, 메모리 셀은 "1" 상태 또는 등가로 "소거된" 상태에 있는 것으로 감지된다.
[0052] 한편으로, 플로팅 게이트(130)가 중성이거나 음으로 하전되는 경우, 제2 채널 부분(114)에는 어떠한 반전 층도 형성되지 않는다. 결과적으로, 제2 채널 부분(114)은 약하게 턴 온되거나 완전히 차단되고, 공핍 구역(322)의 폭은 (예컨대, 소거 동작의 결과로서) 플로팅 게이트(130)가 양으로 하전될 때의 공핍 구역(322)의 폭에 비해 감소된다. 또한, 공핍 구역(322)의 감소된 폭은 공핍 구역들(322 및 320)이 더 이상 중첩되지 않게 한다. 공핍 구역들의 갭으로 인해, 제2 채널 부분(114)의 적어도 일부는 공핍 구역에 있지 않다. 결과적으로, 제어 게이트(120) 및 드레인 구역(104)이 판독 전위로 상승될 때조차도, 소스 라인(150)과 드레인 구역(104) 사이에 전류(때로는 판독 전류라 칭해짐)가 거의 또는 전혀 흐르지 않는다. 이 경우에, 판독 전류가 "1" 상태의 것에 비해 매우 작거나 판독 전류가 전혀 없다. 이러한 방식으로, 메모리 셀은 "0" 상태에 또는 등가로 "프로그래밍된" 상태에 있는 것으로 감지된다.
[0053] 일부 실시예들에서, 접지 전위는 선택된 메모리 셀(들)만이 판독되도록, 비-선택 열들 및 행들에 대한 드레인 구역들(104), 소스 구역들(150) 및 제어 게이트들(120)에 인가된다.
메모리 어레이의 평면도
[0054] 이제, 일부 실시예들에 따라 메모리 셀 어레이(400)의 평면도를 예시하는 도 4가 주목된다. 일부 실시예들에서, 비트 라인들(410)은 드레인 구역들(412)과 상호연결된다. 제어 라인들(416) 및 질화물 마스크들(420)(제조 프로세스에서 제거됨)은 소스 라인들, 수평 플로팅 게이트들 및 제어 게이트들을 정의하고, 활성 구역들(422) 및 격리 구역들(424) 둘 모두에 걸쳐 연장된다. 소스 라인들(414)은 페어링된 메모리 셀들의 각각의 행에 대한 소스 구역들에 전기적으로 연결된다. 플로팅 게이트들은 소거 라인들(418) 아래의 활성 구역들(422)의 트렌치들에 배치된다.
제조 프로세스
[0055] 이제, 일부 실시예들에 따라 메모리 셀을 제조하기 위한 프로세스를 예시하는 5a 내지 도 5m이 주목된다. 일부 실시예들에 따른 프로세스는 도 5a에서 시작하며, 이는 실리콘 기판(502), 폴리실리콘 층(503) 및 산화물 층(504)의 단면도를 도시하며, 그 위에는 질화물(506)이 증착된다. 다수의 격리 트렌치들이 기판(502)으로부터 이미 제거되었으며, 도 5a의 우측 부분은 메모리 셀 형성을 위해 준비된 산화물 층(504)을 갖는 구역을 도시한다. 도 5b는 비트-라인 방향(도 4 참조)을 따라 도 5a의 단면도에 직교하는 다른 단면도이다. 다음으로, 도 5c에 예시된 바와 같이, 질화물 층(506)이 에칭되어, 부분들(508 및 509)을 갖는 질화물 마스크를 남긴다.
[0056] 다음으로, 도 5d에 예시된 바와 같이, 폴리실리콘 층(503)에서 정지하도록 트렌치가 질화물 마스크 부분들(508 및 509) 사이의 산화물 층(504)을 통해 에칭된다. 일부 실시예들에서, 에칭은 "RIE"(reactive ion etching)에 의해 수행된다. 에칭 후, 폴리실리콘(때로는, 본원에서 "폴리"라 칭해짐)은 트렌치 안에 그리고 그 주위에 증착된다. 그 후, 2개의 수직 폴리 벽들(512 및 514)을 남기기 위해 RIE를 사용하여 트렌치 바닥(510)으로부터 폴리가 에칭된다. 폴리 벽들(512 및 514)은 2개의 L-형상 플로팅 게이트들(예컨대, 하나의 플로팅 게이트는 폴리(512/503a)를 포함하고 다른 플로팅 게이트는 폴리(514/503b)를 포함함)의 토대를 형성한다. 다음으로, 도 5e에 예시된 바와 같이, 플로팅 게이트 분리, 마스킹 및 에칭의 프로세싱 단계들 후에, 잔여 폴리가 영역들(516 및 518)로부터 등방성으로 에칭된다. 다음으로, 도 5f에 예시된 바와 같이, 유전체 층이 증착되고 그 후, RIE를 사용하여 이방성으로 에칭되어 커플링 유전체 구역들(526 및 528)을 형성한다. 영역들(520, 522 및 524)에서의 산화물들은 이러한 프로세싱 단계들 후에 에칭된다.
[0057] 다음으로, 도 5g에 예시된 바와 같이, 일부 실시예들에 따라 소스 라인(534)(도 5h 참조)을 형성하기 위해, 저농도로 도핑된 비정질 실리콘(530)이 먼저 증착되고 그 후 "SPE"(solid phase epitaxy) 프로세스를 사용하여 단결정 실리콘으로 변환된다. 그 후, N-형 도펀트(예컨대, 비소 또는 인)가 주입되고 열적으로 드라이브 인되어(driven in) 트렌치에서 저농도로 도핑된 실리콘 위에 고농도로 도핑된 N+ 층(532)을 형성한다. 그 후, 소스 라인(534)의 최상부를 형성하기 위해 도 5h에 도시된 바와 같이 트렌치 외부의 여분의 실리콘을 제거하도록 등방성 폴리 에칭이 수행된다. 다른 실시예들에서, 도 5g 및 도 5h의 프로세싱 단계들은 다음과 같이 달성되는데 : 층들(530 및 532)은, 트렌치 바닥에서 N-단결정 실리콘(530)을 선택적으로 성장시키기 위해 에피택셜 실리콘 성장 단계를 먼저 수행하고 나서, 고농도로 도핑된 폴리실리콘(532)의 증착이 뒤따름으로써 형성된다. 트렌치 외부의 여분의 폴리실리콘(532)은 등방성으로 에칭되어 소스 라인(534)의 최상부를 형성한다. 소스 라인(534)이 어떻게 형성되는지에 관한 설명에서 알 수 있는 바와 같이, 플로팅 게이트(130)(도 1a 참조)의 수직 부분이 될 소스 라인(534) 및 수직 폴리 벽(512)은, 소스 라인(534)의 수직 경계들을 정의하기 위해 수직 폴리 벽들(512, 514) 및 커플링 유전체 구역들(526 및 528)(도 5f 참조)의 사용으로 인해 자체 정렬된다. 달리 말하면, 수직 플로팅 게이트 부분은 소스 라인 방향(도 4의 평면도에서 소스 라인 방향을 참조함)에 수직인 방향으로 리소그래피 방식으로 정의되지 않고, 또한, 메모리 셀 전기 특성들에 영향을 미치지 않고 소스 라인 방향으로 리소그래피 오정렬을 용인할 수 있다.
[0058] 다음으로, 도 5i에 예시된 바와 같이, 플로팅 게이트들(512, 514)의 팁 부분들(538, 539)을 커버하는 노출된 산화물과 함께, 제어된 양의 산화물이 질화물 마스크 부분들(508 및 509)의 최상부 및 측(side)들로부터 에칭된다. 그 후, 플로팅 게이트 팁들(538, 539) 및 소스 라인 실리콘의 최상부를 보호하기 위해 얇은 산화물 층(540)이 열적으로 성장된다. 이 열 산화물 층(540) 성장 단계는 또한 플로팅 게이트들(512, 514)의 팁들(538, 539)을 예리하게 한다.
[0059] 다음으로, 도 5j에 예시된 바와 같이, 산화물 층(504) 및 폴리 층(503)(도 5i 참조)이 RIE를 사용하여 에칭된다. 에칭 동안, 질화물 마스크들(508, 509) 및 다른 마스크(도시되지 않음)는 플로팅 게이트 팁들(538, 539) 및 소스 라인(534)을 보호한다. 에칭 후에 산화물 구역들(504a 및 504b)이 유지된다. 일부 실시예들에서, RIE 에칭 조건들은 실리콘(502)에 야기되는 손상을 최소화하기 위해 조정된다. 다음으로, 도 5k에 예시된 바와 같이, 산화물 층(504)을 에칭하기 위한 RIE 프로세스에 의해 야기된 실리콘 표면에 대한 손상을 치유하기 위해 얇은 산화물 층(도시되지 않음)이 실리콘 표면(503) 위에 성장된다. 일부 실시예들에서, 산화는 또한 플로팅 게이트들의 팁들을 추가로 예리하게 한다. 다음으로, 질화물은 산화물 구역들(504a 및 504b)의 최상부로부터 벗겨진다. 다음으로, 도 5l에 예시된 바와 같이, 터널링 유전체로서 역할을 하기 위해 메모리 셀 영역 위에 HTO(high temperature oxide)(560)가 증착된다. 일부 실시예들에서, HTO의 두께는 100 내지 300 옹스트롬이다. 다른 실시예들에서, HTO의 두께는 최대 700 옹스트롬이다. 일부 실시예들에서, 마스크가 플로팅 게이트 팁들을 보호하기 위해 사용되는 반면, HTO(560)는 예컨대, 산화물 구역들(504a, 504b)의 측벽들을 따라 여분의 산화물을 제거하기 위해 등방성으로 에칭된다. 일부 실시예들에서, 제어 게이트들의 형성을 준비하기 위해 영역들(562 및 564)로부터 산화물을 제거하도록 산화물이 이방성으로 에칭된다. 다음으로, 게이트 산화물이 영역들(562 및 564) 위에 성장되고 구역들(562 및 564)에서 게이트 산화물을 포함하는 전체 메모리 어레이 영역을 커버하도록 폴리가 증착된다. 그 후, 폴리는 마스킹 및 에칭되어 도 5m에 도시된 바와 같이 제어 게이트들(572, 574)을 형성한다. 일부 실시예들에서, 제어 게이트들(572, 574)을 형성하는 데 사용된 것과 동일한 마스킹 및 에칭 단계들이 또한 소거 게이트(570)를 정의하는 데 사용되는 반면, 다른 실시예들에서, 소거 게이트(570)는 제어 게이트들(572, 574)을 형성하기 위해 사용된 것들과 별개의 마스킹 및 에칭 단계들을 사용하여 형성된다.
[0060] 마지막으로, 저농도로 도핑된 드레인 구역들(584, 586)(예컨대, 제어 게이트들(572, 574)에 인접한 드레인 구역들) 및 드레인 구역들(580, 582)은, 이웃하는 트랜지스터 게이트들에 인접한 LDD(lightly doped drain) 서브-구역들 및 이웃하는 트랜지스터 게이트들에 인접하지 않은 보다 고농도로 도핑된 드레인 서브-구역들을 포함하는 드레인 구역들을 형성하기 위해 반도체 산업에 잘 알려진 프로세싱 단계들(그의 일 예는 미국 특허 제4,994,404호에서 설명됨)을 사용하여 형성되고 나서, 접촉부 형성 및 후속 금속화 및 디바이스 제조를 완료하기 위한 다른 단계들이 뒤따른다.
[0061] 전술한 설명은, 설명의 목적을 위해, 특정 실시예들을 참조하여 설명되었다. 그러나, 위의 예시적인 논의들은 본 발명을 개시된 그 형태들로 제한하거나 총망라하려는 것은 아니다. 위의 교시들의 관점에서 다수의 수정들 및 변동들이 가능하다. 본 발명 및 본 발명의 실현 가능한 애플리케이션들의 원리들을 가장 잘 설명하고, 그리하여 고려되는 특정한 사용에 대해 적합한 다양한 수정들로 본 발명 및 다양한 실시예들을 당업자들이 가장 잘 활용할 수 있게 하기 위해 실시예들이 선택되고 설명되었다.

Claims (20)

  1. 전기적으로 소거 가능한 프로그래밍 가능 메모리 셀로서,
    제1 기판 구역 및 상기 제1 기판 구역과 측방향으로 이격된 제2 기판 구역을 갖는 반도체 기판;
    상기 제1 기판 구역과 상기 제2 기판 구역 사이의 채널 구역 ― 상기 채널 구역은,
    상기 제1 기판 구역에 인접한 제1 채널 부분, 및
    상기 제2 기판 구역 및 상기 제1 채널 부분에 인접한 제2 채널 부분을 가짐 ― ;
    상기 제1 채널 부분으로부터 절연되고 상기 제1 채널 부분 위에 배치된 전기 전도성 제어 게이트;
    상기 제2 채널 부분으로부터 절연되고 상기 제2 채널 부분 위에 배치된 전기 전도성 플로팅 게이트 ― 상기 플로팅 게이트는,
    상기 제2 채널 부분 위에서 측방향으로 연장되는 제1 플로팅 게이트 부분; 및
    상기 기판으로부터 멀어지게 연장되는 제2 플로팅 게이트 부분을 갖고, 상기 제2 플로팅 게이트 부분은 제1 단부 상에서 상기 제1 플로팅 게이트 부분에 전기적으로 연결되고, 제2 단부 상에 팁(tip)을 갖고, 상기 팁의 제1 부분은 상기 팁의 제2 부분보다 작은 단면을 가짐 ― ;
    상기 제2 플로팅 게이트 부분에 인접하고 상기 제2 기판 구역에 전기적으로 커플링되는 전기 전도성 소스 라인 ― 상기 소스 라인은 상기 기판으로부터 멀어지게 연장되고 상기 플로팅 게이트와의 제1 용량성 커플링을 형성함 ― ;
    상기 제2 플로팅 게이트 부분과 상기 소스 라인 사이의 유전체 층; 및
    상기 소스 라인 및 상기 제2 플로팅 게이트 부분의 팁으로부터 절연되고 상기 소스 라인 및 상기 제2 플로팅 게이트 부분의 팁 위에 배치된 전기 전도성 소거 게이트를 포함하는,
    전기적으로 소거 가능한 프로그래밍 가능 메모리 셀.
  2. 제1 항에 있어서,
    상기 제1 플로팅 게이트 부분 및 상기 제2 플로팅 게이트 부분은 L-형상 플로팅 게이트를 형성하는,
    전기적으로 소거 가능한 프로그래밍 가능 메모리 셀.
  3. 제1 항 또는 제2 항에 있어서,
    상기 소거 게이트는 상기 플로팅 게이트와의 제2 용량성 커플링을 형성하고, 상기 제1 용량성 커플링은 상기 제2 용량성 커플링보다 큰,
    전기적으로 소거 가능한 프로그래밍 가능 메모리 셀.
  4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 제1 용량성 커플링은 상기 제2 용량성 커플링보다 적어도 5 대 1의 비만큼 더 큰,
    전기적으로 소거 가능한 프로그래밍 가능 메모리 셀.
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 제어 게이트는 상기 플로팅 게이트와의 제3 용량성 커플링을 형성하고, 상기 제1 용량성 커플링은 상기 제3 용량성 커플링보다 큰,
    전기적으로 소거 가능한 프로그래밍 가능 메모리 셀.
  6. 제5 항에 있어서,
    상기 제1 용량성 커플링은 상기 제3 용량성 커플링보다 적어도 5 대 1의 비만큼 더 큰,
    전기적으로 소거 가능한 프로그래밍 가능 메모리 셀.
  7. 제1 항 내지 제6 항 중 어느 한 항에 있어서,
    상기 제어 게이트와 상기 제1 채널 부분 사이에 배치된 제어 게이트 절연 구역; 및
    상기 제1 플로팅 게이트 부분과 상기 제2 채널 부분 사이에 배치된 플로팅 게이트 절연 구역을 더 포함하는,
    전기적으로 소거 가능한 프로그래밍 가능 메모리 셀.
  8. 제7 항에 있어서,
    상기 플로팅 게이트 절연 구역은 상기 제어 게이트 절연 구역보다 두꺼운,
    전기적으로 소거 가능한 프로그래밍 가능 메모리 셀.
  9. 제7 항에 있어서,
    상기 플로팅 게이트 절연 구역 및 상기 제어 게이트 절연 구역은 별개의 절연 구역 성장 동작들을 사용하여 형성되는,
    전기적으로 소거 가능한 프로그래밍 가능 메모리 셀.
  10. 제1 항 내지 제9 항 중 어느 한 항에 있어서,
    상기 소거 게이트와 상기 제2 플로팅 게이트 부분의 팁 사이에 배치되는 소거 게이트 절연 구역을 더 포함하고,
    상기 소거 게이트 절연 구역은 상기 제2 플로팅 게이트 부분의 팁으로부터 전자들의 터널링(tunneling)을 허용하는 두께를 갖는,
    전기적으로 소거 가능한 프로그래밍 가능 메모리 셀.
  11. 제1 항 내지 제10 항 중 어느 한 항에 있어서,
    상기 소거 게이트 절연 구역 두께는 200 옹스트롬보다 크고, 상기 소거 게이트에 10V 이하의 인가 시에 전자들의 터널링을 허용하는,
    전기적으로 소거 가능한 프로그래밍 가능 메모리 셀.
  12. 제1 항 내지 제11 항 중 어느 한 항에 있어서,
    상기 제어 게이트는 상기 제1 플로팅 게이트 부분에 인접하고 상기 제1 플로팅 게이트 부분으로부터 제1 거리에 배치된 제1 구역 및 상기 제2 플로팅 게이트 부분에 인접하고 상기 제2 플로팅 게이트 부분으로부터 제2 거리에 배치된 제2 구역을 포함하고, 상기 제2 거리는 상기 제1 거리보다 큰,
    전기적으로 소거 가능한 프로그래밍 가능 메모리 셀.
  13. 제1 항 내지 제12 항 중 어느 한 항에 있어서,
    상기 제1 플로팅 게이트 부분 위에 배치되고 상기 제2 플로팅 게이트 부분에 인접한 산화물 층을 더 포함하는,
    전기적으로 소거 가능한 프로그래밍 가능 메모리 셀.
  14. 제1 항 내지 제13 항 중 어느 한 항에 있어서,
    상기 제2 플로팅 게이트 부분은 소스 라인 방향에 수직인 방향으로 리소그래피 방식으로(lithographically) 정의되지 않는,
    전기적으로 소거 가능한 프로그래밍 가능 메모리 셀.
  15. 전기적으로 프로그래밍 가능하고 소거 가능한 비-휘발성 메모리 셀로서,
    드레인 구역, 소스 구역, 상기 드레인 구역과 상기 소스 구역 사이의 채널 구역, 및 상위 표면을 갖는 기판 ― 상기 채널 구역은 상기 드레인 구역에 인접한 제1 채널 서브 구역, 및 상기 소스 구역에 인접하고 상기 제1 채널 서브 구역과 상기 소스 구역 사이에 포지셔닝된 제2 채널 서브 구역을 포함함 ― ;
    제어 게이트 절연 구역에 의해 상기 제1 채널 서브 구역으로부터 분리된 전기 전도성 제어 게이트;
    플로팅 게이트 절연 구역에 의해 상기 제2 채널 서브 구역으로부터 분리된 제1 부분, 및 상기 제1 부분에 전기적으로 커플링되고 상기 제1 부분으로부터 수직으로 그리고 상기 기판으로부터 멀어지게 연장되는 제2 부분을 갖는 전기 전도성 플로팅 게이트 ― 상기 플로팅 게이트의 제1 부분은 상기 기판에 대한 제1 수직 범위를 갖고, 상기 플로팅 게이트의 제2 부분은 상기 기판에 대한 제2 수직 범위를 가지며, 상기 제2 수직 범위는 상기 기판에 대한 상기 플로팅 게이트의 제1 부분의 제1 수직 범위의 적어도 2배임 ― ;
    상기 소스 구역에 전기적으로 커플링되고, 상기 기판으로부터 멀어지게 수직으로 연장되고, 소스 라인 절연 구역에 의해 상기 플로팅 게이트의 제2 부분으로부터 분리되어, 상기 플로팅 게이트를 상기 소스 라인에 제1 용량성 커플링으로 용량성으로 커플링하는 전기 전도성 소스 라인;
    소거 게이트 절연 구역 위에 배치되고 상기 플로팅 게이트의 제2 부분으로부터 상기 소거 게이트 절연 구역에 의해 분리되는 전기 전도성 소거 게이트를 포함하는,
    전기적으로 프로그래밍 가능하고 소거 가능한 비-휘발성 메모리 셀.
  16. 제15 항에 있어서,
    제1 항 내지 제14 항 중 어느 한 항의 특징들을 더 포함하는,
    전기적으로 프로그래밍 가능하고 소거 가능한 비-휘발성 메모리 셀.
  17. 메모리 셀을 동작시키는 방법으로서,
    상기 메모리 셀은,
    반도체 기판;
    제어 게이트;
    상기 기판에 평행하게 연장되는 제1 플로팅 게이트 부분 및 상기 기판으로부터 멀어지게 연장되는 제2 플로팅 게이트 부분을 갖는 플로팅 게이트 ― 상기 제2 플로팅 게이트 부분은 제1 단부 상에서 상기 제1 플로팅 게이트 부분에 전기적으로 연결되고, 제2 단부 상에 팁을 가짐 ― ;
    상기 제2 플로팅 게이트 부분에 인접한 소스 라인; 및
    상기 제2 플로팅 게이트 부분의 팁으로부터 절연되고 상기 제2 플로팅 게이트 부분의 팁 위에 배치된 소거 게이트를 포함하고,
    상기 방법은,
    상기 제어 게이트 및 상기 소스 라인에 제1 바이어스 전위를 인가하고; 그리고
    상기 제2 플로팅 게이트 부분의 팁으로부터 상기 소거 게이트로의 전자들의 터널링을 유도하도록 상기 소거 게이트에 제2 바이어스 전위를 인가함으로써
    상기 메모리 셀을 소거하는 단계를 포함하고,
    상기 플로팅 게이트와 상기 소스 라인 사이의 용량성 커플링은 상기 플로팅 게이트와 상기 소거 게이트 사이의 용량성 커플링에 의해 야기된 상기 플로팅 게이트의 전위의 변화들을 실질적으로 제한하고;
    상기 제2 바이어스 전위와 상기 제1 바이어스 전위 사이의 차이는 10 볼트 이하인,
    메모리 셀을 동작시키는 방법.
  18. 제17 항에 있어서,
    상기 메모리 셀을 소거한 후,
    상기 소스 라인에 상기 제1 바이어스 전위를 인가하고;
    상기 제어 게이트 아래의 기판 구역에서 반전 층의 형성을 야기하는 제3 바이어스 전위를 상기 제어 게이트에 인가하고;
    상기 플로팅 게이트가 미리 정의된 소거된 상태에 있는 경우, 임계치를 초과하는 전류가 상기 기판의 드레인 구역으로부터 상기 소스 라인으로 흐르게 하는 제4 바이어스 전위를 상기 드레인 구역에 인가하고; 및
    만약 있다면, 상기 드레인 구역으로부터 상기 소스 라인으로 흐르는 전류를 감지함으로써
    상기 메모리 셀을 판독하는 단계를 더 포함하는,
    메모리 셀을 동작시키는 방법.
  19. 제17 항 또는 제18 항에 있어서,
    상기 메모리 셀을 소거한 후,
    상기 소거 게이트에 상기 제1 바이어스 전위를 인가하고;
    상기 기판의 드레인 구역에 제5 바이어스 전위를 인가하고;
    상기 제어 게이트에 상기 제5 바이어스 전위보다 높은 제6 바이어스 전위를 인가하고; 그리고
    상기 소스 라인과 상기 플로팅 게이트 사이의 용량성 커플링으로 인해 제7 바이어스 전위에 따라 상기 플로팅 게이트의 전압을 상승하게 하고, 그리하여 상기 기판의 채널 구역의 전자들이 에너지를 획득하게 하고 상기 플로팅 게이트 상에 주입되게 하도록, 상기 소스 라인에 상기 제6 바이어스 전위보다 높은 상기 제7 바이어스 전위를 인가함으로써
    상기 메모리 셀을 프로그래밍하는 단계를 더 포함하는,
    메모리 셀을 동작시키는 방법.
  20. 제19 항에 있어서,
    상기 플로팅 게이트 상에 주입된 전자들은 상기 메모리 셀이 100 나노초 미만 안에 프로그래밍된 상태에 도달하게 하는,
    메모리 셀을 동작시키는 방법.
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