JP2020534672A - Ｌ字型浮遊ゲートを有するｎｏｒメモリセル - Google Patents

Ｌ字型浮遊ゲートを有するｎｏｒメモリセル Download PDF

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Abstract

電気的消去可能プログラム可能不揮発性メモリセルは、第１の基板領域、及び第１の基板領域から横方向に離れた第２の基板領域を有する半導体基板と、第１の基板領域と第２の基板領域との間のチャネル領域と、チャネル領域の第１のチャネル部分から絶縁され、第１のチャネル部分の上に配置された導電性制御ゲートと、チャネル領域の第２のチャネル部分から絶縁され、第２のチャネル部分の上に配置された導電性浮遊ゲートと、第２の基板領域に電気的に接続された導電性ソース線と、浮遊ゲートの先端から絶縁され、その先端の上に配置された導電性消去ゲートと、を含む。

Description

技術分野
[0001] 本発明は全般的に、Ｌ字型浮遊ゲートを有する、ＮＯＲメモリセルと呼ばれることもある電気的プログラム可能消去可能不揮発性メモリセルを含むがこれに限定されない、半導体メモリデバイスに関する。
背景
[0002] 電気的プログラム可能消去可能不揮発性メモリセルのサイズを縮小する必要性が常にある。しかし、メモリセルのサイズが縮小するにつれて、寸法サイズ変更の結果、メモリセル要素間の容量結合、及び様々な重要な領域の幅が変化し、メモリセルの構造に大幅な設計変更を行わない限り、これらは全てメモリセルの動作マージンに悪影響を与える可能性がある。更に、浮遊ゲートのサイズが縮小されるにつれて、消去された浮遊ゲートは、正電荷を蓄えるための容量が減少し、設計変更を行って補償しない限り、信号対雑音（ＳＮＲ）比が低下しエラー率が高くなる。
概要
[0003] いくつかの実施形態によると、ＮＯＲメモリセルと呼ばれることもある電気的消去可能プログラム可能不揮発性メモリセルは、ドレイン領域、ソース領域、及びドレイン領域とソース領域との間のチャネル領域を有する基板を含む。メモリセルは、制御ゲート絶縁領域によって第１のチャネルサブ領域から分離された導電性制御ゲートを更に含む。メモリセルは、浮遊ゲート絶縁領域によって第２のチャネルサブ領域から分離された最初の水平な第１の部分と、第１の部分に電気的に接続された第２の垂直部分とを含む導電性Ｌ字型浮遊ゲートを更に含む。第２の浮遊ゲート部分は、第１の浮遊ゲート部分から垂直に、基板から離れるように延び、ソース領域から垂直に延びるソース線に強く容量結合されている。メモリセルは、消去ゲート絶縁領域の上に配置され、消去ゲート絶縁領域によって浮遊ゲートの第２の部分から分離された、導電性消去ゲートを更に含む。
図面の簡単な説明
[0004] 説明される様々な実施形態をよりよく理解するために、以下の図面と併せて、以下の「発明を実施するための形態」を参照すべきであり、同様の参照番号は図面全体を通して対応する部分を指す。
[0005]いくつかの実施形態による一対の電気的消去可能プログラム可能不揮発性メモリセルの断面図を表す図である。 [0006]いくつかの実施形態によるＬ字型浮遊ゲートを表す図である。 [0007]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルの動作フローを表すフローチャートである。 [0008]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのプログラミング動作を表す図である。 [0009]いくつかの実施形態によるメモリセルアレイの平面図を表す図である。 [0010]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0010]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0010]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0010]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0010]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0010]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0010]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0010]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0010]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0010]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0010]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0010]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。 [0010]いくつかの実施形態による電気的消去可能プログラム可能不揮発性メモリセルのアレイを製造するプロセスを表す。
実施形態の説明
[0011] ここで、実施形態を詳細に参照し、その例を添付の図面に示す。以下の詳細な説明では、説明される様々な実施形態の完全な理解を提供するために数多くの具体的な詳細が記載されている。しかし、説明されている様々な実施形態は、これらの具体的な詳細がなくとも実施し得ることが当業者には明らかであろう。その他の場合、実施形態の態様を不必要に曖昧にしないように、周知の方法、手順、構成要素、回路、及びネットワークは詳細には説明されていない。
[0012] 本明細書では、第１、第２などの用語は、場合によっては、様々な要素を説明するために使用されるが、これら要素は、これら用語によって限定されるべきではないことも理解されるであろう。これら用語は、ある要素を別の要素と区別するためにのみ使用される。例えば、説明されている様々な実施形態の範囲から逸脱することなく、第１のコンタクトを第２のコンタクトと称することができ、同様に、第２のコンタクトを第１のコンタクトと称することができる。第１のコンタクト及び第２のコンタクトはどちらもコンタクトであるが、文脈が別途明確に示さない限り、同じコンタクトではない。
[0013] 本明細書で説明される様々な実施形態の説明で使用される用語は、特定の実施形態を説明することのみを目的としており、限定することは意図していない。説明される様々な実施形態の説明及び添付の特許請求の範囲で使用する場合、単数形「a」、「an」、及び「the」は、文脈がそうではないことを明確に示さない限り、複数形も同様に含むことが意図される。本明細書で使用する場合、用語「and/or（及び／又は）」は、関連する列挙された項目のうちの１つ以上の任意の全ての可能な組み合わせを指し、且つこれを包含することも理解されたい。用語「includes（含む）」、「including（含む）」、「comprises（含む、備える）」、及び／又は「comprising（含む、備える）」は、本明細書で使用する場合、述べられた特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を指定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在又は追加を除外しないことが更に理解されるであろう。
[0014] 本明細書で使用する場合、用語「if（の場合）」は、任意選択で、文脈に依存して「when（の時）」、「upon（の時点で）」、「in response to determining（判定したことに応答して）」、又は「in response to detecting（検出したことに応答して）」を意味するものと解釈される。同様に、語句「if it is determined（判定された場合）」又は「if ［a stated condition or event］ is detected（［述べられた条件又はイベント］が検出された場合）」は、任意選択的に、文脈に依存して「upon determining（判定した時点で）」、「in accordance with a determination that（判定したことに従って）」、「in response to determining（判定したことに応答して）」、「upon detecting [the stated condition or event]（［述べられた条件又はイベント］を検出した時点で）」、又は「in response to detecting [the stated condition or event］（［述べられた条件又はイベント］を検出したことに応答して）」を意味するものと解釈される。
[0015] スプリットゲート不揮発性メモリセルのサイズが縮小するにつれて、そのようなメモリセルの浮遊ゲートとソース線との間の強力な容量結合を維持することがより困難になる。以下でより詳細に説明するように、浮遊ゲートとソース線との間の容量結合が強いと、消去動作中に消去ゲートと浮遊ゲートとの間に初期電圧差を大きく設定する能力があるゆえに、消去効率が向上する。
[0016] 更に、スプリットゲートメモリセルのサイズが縮小するにつれて、浮遊ゲートと制御ゲートとの間の絶縁幅が減少し、浮遊ゲートと制御ゲートとの間に低容量結合を維持することがより困難になる。浮遊ゲートと制御ゲートとの間の容量結合が低いと、反転チャネル部分の間に大きな電圧差を維持する能力があることに起因して、プログラミングの効率が向上し、それがプログラミング動作中のホットエレクトロン注入に寄与する。
[0017] 更に、浮遊ゲートのサイズが縮小するにつれて、消去された浮遊ゲートは、正電荷を蓄える能力が低下する。消去された浮遊ゲート内に正電荷が少ないと、信号対雑音（ＳＮＲ）比が低くなり、エラー率が高くなる。
[0018] それに応じて、メモリセルのサイズが縮小するにつれて、浮遊ゲートとソース線との間の強い容量結合、浮遊ゲートと制御ゲートとの間の弱い容量結合、及び浮遊ゲート内の高い電荷蓄積能力を維持する必要がある。そのような方法及びデバイスは任意選択的に、不揮発性メモリセルのデータをプログラム、消去、及び読み出すための従来の方法及びデバイスを補完又は置換する。
[0019] そのような方法及びデバイスは、Ｌ字型浮遊ゲートの垂直部分を垂直ソース線に隣接させて配置することにより、不揮発性メモリセルの浮遊ゲートとソース線との間の強い容量結合を維持する。Ｌ字型浮遊ゲートの垂直部分は、浮遊ゲートの、ソース線に隣接する部分の表面積が増加することに起因して、隣接するソース線との容量結合が非常に強くなり、よって消去動作中に使用されるトンネリングメカニズムが強化され、それにより消去効率が改善する。そのような方法及びデバイスは、Ｌ字型浮遊ゲートの垂直部分の上端に尖った先端を配置して、消去動作中に電界を集束させることにより、消去効率を更に高める。
[0020] そのような方法及びデバイスは、Ｌ字型浮遊ゲートの水平部分を制御ゲートに隣接させて配置することにより、不揮発性メモリセルの浮遊ゲートと制御ゲートとの間の低い容量結合を維持する。Ｌ字型浮遊ゲートの水平部分は、浮遊ゲートの、制御ゲートに隣接する部分の表面積が減少することに起因して、隣接する制御ゲートとの容量結合が非常に弱くなり、それによりプログラミング効率が改善する。
[0021] そのような方法及びデバイスは、増加された表面積を有するＬ字型浮遊ゲートを提供することにより、高い浮遊ゲート電荷蓄積能力を維持する。消去モードにおいて浮遊ゲートに蓄積できる正電荷の数が増加することにより、ＳＮＲが改善して、その結果、読み出しエラーが減少する。
[0022] いくつかの実施形態によると、スプリットゲートＮＯＲメモリセルと呼ばれることもある電気的消去可能プログラム可能不揮発性メモリセルは、ドレイン領域、ソース領域、及びドレイン領域とソース領域との間のチャネル領域を有する基板を含む。チャネル領域は、ドレイン領域に隣接する第１のチャネルサブ領域と、ソース領域に隣接し、第１のチャネルサブ領域とソース領域との間に位置する第２のチャネルサブ領域とを含む。メモリセルは、制御ゲート絶縁領域によって第１のチャネルサブ領域から分離された導電性制御ゲートを更に含む。メモリセルは、導電性浮遊ゲートを更に含む。浮遊ゲートは、浮遊ゲート絶縁領域によって第２のチャネルサブ領域から分離された第１の部分と、第１の部分に電気的に接続された第２の部分とを有する。第２の浮遊ゲート部分は、第１の浮遊ゲート部分から垂直に、基板から離れるように延びている。第１の浮遊ゲート部分は、基板に対して第１の垂直範囲を有し、第２の浮遊ゲート部分は、基板に対して第２の垂直範囲を有する。メモリセルは、ソース領域に電気的に接続され、基板から離れるように垂直に延び、ソース線絶縁領域によって浮遊ゲートの第２の部分から分離された、導電性ソース線を更に含む。メモリセルは、消去ゲート絶縁領域の上に配置され、消去ゲート絶縁領域によって浮遊ゲートの第２の部分から分離された、導電性消去ゲートを更に含む。
[0023] ここで、いくつかの実施形態による、ＮＯＲメモリセル又はスプリットゲートＮＯＲメモリセルと呼ばれることもある、電気的消去可能プログラム可能不揮発性メモリセルの実施形態に注目する。図１Ａは、一対のメモリセル１００、１０１の断面図である。メモリセルは互いに鏡映関係にあり、メモリセルは共通ソース線１５０のそれぞれの側に形成され、共通ソース線１５０を含む。簡潔にするために、本開示の残りの部分では、１つのメモリセル、すなわちメモリセル１００のみを参照する。しかし、隣り合うメモリセル１０１は対応する特徴を有し、同様の状況下で同様に振る舞うことが理解されている。
[0024] いくつかの実施形態では、メモリセル１００は、第１の基板領域１０４（ドレイン領域と呼ばれることもある）と、第２の基板領域１０６（ソース界面領域と呼ばれることもある）とを有する半導体基板１０２を含む。いくつかの実施形態では、第１の基板領域１０４はドレインとして機能するが、トランジスタのソース及びドレインは、動作中に切り替え得ることが理解されている。更に、いくつかの実施形態では、ドレインは、基板領域１０４、並びに基板領域１０５を含み、領域１０５は、領域１０４よりも浅いドープ領域（例えば、Ｐドープ基板中の中濃度のＮドープ領域）である。基板１０２のソース界面領域１０６は、基板１０２とソース線１５０との間のＰＮ接合界面１１０に隣接する界面部分を含む。いくつかの実施形態では、界面１１０は、基板１０２の表面、例えば表面１１１に配置される。しかし、他の実施形態では、界面１１０は表面１１１の上に配置される。更に他の実施形態では、界面１１０は、基板１０２の表面１１１の下に配置される（図示せず）。
[0025] いくつかの実施形態では、メモリセル１００は、ドレイン領域１０４とソース界面領域１０６との間にチャネル領域を更に含む。いくつかの実施形態では、チャネル領域は、ドレイン領域１０４に隣接する第１のチャネル部分１１２と、第１のチャネル部分１１２及びソース界面領域１０６に隣接する第２のチャネル部分１１４とを含む。本開示の目的のために、「チャネル領域」及び「チャネル部分」は、特定の状況において電子が流れる領域又は経路について記載するために使用される。基板１０２は、ドレイン領域１０４の上に配置され、ソース線１５０に向かって横方向に延びる水平面１１１を更に含む。
[0026] いくつかの実施形態では、メモリセル１００は、第１のチャネル部分１１２から絶縁され、その上に配置された導電性制御ゲート１２０と、第２のチャネル部分１１４から絶縁され、その上に配置された導電性浮遊ゲート１３０とを更に含む。いくつかの実施形態では、浮遊ゲート１３０は、水平部分１３２及び垂直部分１３４を備え、絶縁層１４０（ゲート分離絶縁領域又は酸化物層と呼ばれることもある）は、水平部分１３２の上、且つ垂直部分１３４と制御ゲート１２０との間に配置されている。
[0027] 制御ゲート１２０は第１のチャネル部分１１２の上に配置されている一方で、制御ゲート１２０は、第２のチャネル部分１１４の上には配置されていないことに留意されたい。その結果、適切な読み出しモード制御電圧又はプログラミングモード制御電圧が制御ゲート１２０に付与されていることに起因して、制御ゲート１２０の下の第１のチャネル部分１１２に反転層が形成された場合、メモリセルがプログラムされた状態にあれば、第２のチャネル部分１１４の少なくとも一部は反転層を含まない。換言すると、制御ゲート１２０によって引き起こされる、第１のチャネル部分１１２内の反転層は、状況次第では又はいくつかの実施形態では、第２のチャネル部分１１４の中まで部分的に延びる場合があるが、制御ゲート１２０によって引き起こされるその反転層は、浮遊ゲート１３０によって更に影響を受けない限り、第２のチャネル部分の他の部分の中までは延びない。いくつかの実施形態では、第２のチャネル部分１１４は、第１のチャネル部分１１２とソース界面領域１０６との間の距離に対応する１５〜７０ナノメートルの横方向寸法を有する。
[0028] 図１Ｂは、浮遊ゲート１３０のより詳細な図を示す。いくつかの実施形態では、浮遊ゲート１３０は、第１の浮遊ゲート部分１３２、及び第２の浮遊ゲート部分１３４を含む。いくつかの実施形態では、第１の浮遊ゲート部分１３２は、実質的に水平である（例えば、基板表面１１１に平行である、又は基板表面１１１に対して１５度以下のオフセット角度を有する）。いくつかの実施形態では、第２の浮遊ゲート部分１３４は、実質的に垂直である（例えば、基板表面１１１又は第１の浮遊ゲート部分１３２に対して直角をなす、又は基板表面１１１及び第１の浮遊ゲート部分１３２の少なくとも一方に対して７５〜１０５度のオフセット角度を有する）。言い方を変えれば、第１及び第２の浮遊ゲート部分１３２及び１３４は、互いに対して実質的に直角をなす（例えば、互いに対して７５度以上、１０５度以下のオフセット角度を有する）。いくつかの実施形態によると、第１及び第２の浮遊ゲート部分１３２及び１３４は、共有端１３６で出合い、Ｌ字型浮遊ゲートを形成する。
[0029] 第１の浮遊ゲート部分１３２は、垂直範囲１３２ａ及び水平範囲１３２ｂを有し、第２の浮遊ゲート部分１３４は、垂直範囲１３４ａ及び水平範囲１３４ｂを有する。いくつかの実施形態では、垂直範囲１３４ａは、垂直範囲１３２ａよりも長い（例えば、垂直範囲１３２ａの少なくとも３倍の長さ、又は垂直範囲１３２ａの３〜１０倍の長さ）。いくつかの実施形態では、水平範囲１３２ｂは、水平範囲１３４ｂよりも長い（例えば、水平範囲１３４ｂの少なくとも３倍の長さ、又は水平範囲１３４ｂの３〜１０倍の長さ）。
[0030] いくつかの実施形態では、（例えば、垂直範囲１３４ａにて測定した）第２の浮遊ゲート部分１３４は、（例えば、水平範囲１３２ｂで測定した）第１の浮遊ゲート部分１３２よりも長い。いくつかの実施形態では、第２の浮遊ゲート部分１３４は、第１の浮遊ゲート部分１３２の少なくとも２倍の長さであり、より具体的には、いくつかの実施形態では、第１の浮遊ゲート部分１３２の２〜５倍の長さである。しかし、他の実施形態では、第１の浮遊ゲート部分１３２は、第２の浮遊ゲート部分１３４よりも長い。更なる実施形態では、第１の浮遊ゲート部分１３２の長さの、第２の浮遊ゲート部分１３４の長さからの違いは２５パーセント以下である。
[0031] いくつかの実施形態では、第２の浮遊ゲート部分１３４は、第２の浮遊ゲート部分１３４が第１の浮遊ゲート部分１３２に電気的に接続される第１の端部１３６を有する。いくつかの実施形態では、第２の浮遊ゲート部分１３４は、第１の先端部分１３８及び第２の先端部分１３９を有する先端を含む第２の端部１３７を有する。いくつかの実施形態では、第１の先端部分１３８は、第２の先端部分１３９よりも小さい断面を有する。本明細書では、第２の端部１３７は、尖った先端と呼ばれることもあり、第１の先端部分１３８の断面と第２の先端部分１３９の断面との比は、尖った先端の尖鋭さの尺度として使用されることがある。
[0032] 図１Ａに戻ると、メモリセル１００は、いくつかの実施形態に従って、界面１１０を介してソース界面領域１０６に電気的に接続された導電性ソース線１５０を更に含む。ソース線１５０は、垂直方向（例えば、横方向に対して実質的に直角をなす方向）に基板から離れるように延びている。いくつかの実施形態では、ソース線１５０は、ソース界面領域１０６に電気的に接続された第１のソース線部分１５２と、第１のソース線部分１５２の上に配置された第２のソース線部分１５４とを含む。いくつかの実施形態では、第１のソース線部分１５２は比較的低濃度でドープされ（例えば、ｎ−ポリシリコン）、第２のソース線部分１５４は高濃度でドープされている（例えば、ｎ＋ポリシリコン）。いくつかの実施形態では、第１のソース線部分１５２は、単結晶シリコンに転換された低濃度ドープポリシリコンである。いくつかの実施形態では、ソース線１５０の側壁領域１５６は、第２のチャネル部分１１４がソース界面領域１０６と出合う位置に隣接する基板表面１１１から始まりソース線の側壁を垂直に延びる、ソース線の側壁部分上に配置される。
[0033] 一部の実施形態では、メモリセル１００は、ソース線絶縁領域と呼ばれることもある絶縁層１６０を、垂直浮遊ゲート部分１３４の少なくとも一部とソース線１５０の少なくとも一部との間に更に含む。いくつかの実施形態では、絶縁層１６０は、浮遊ゲート１３０とソース線１５０との間に強い容量結合を提供するように、「薄い」誘電体層である。いくつかの実施形態では、絶縁層１６０は、高誘電率を有する材料（例えば、酸化物と窒化物の組み合わせ）を含む。いくつかの実施形態では、絶縁層１６０は、１０ｎｍ以下、より具体的には、いくつかの実施形態では、６ｎｍ〜１０ｎｍの合計厚さを有する。
[0034] いくつかの実施形態では、メモリセル１００は、垂直浮遊ゲート部分１３４の先端１３７から絶縁され、先端１３７の上に配置された導電性消去ゲート１７０を更に含む。消去ゲート１７０は、消去ゲートと垂直ゲート部分との間に配置された、消去ゲート絶縁領域と呼ばれることもある絶縁層１８０によって、第２の浮遊ゲート部分１３７から絶縁されている。いくつかの実施形態では、消去ゲート１７０は、ソース線１５０の少なくとも一部の上に更に配置される。いくつかの実施形態では、浮遊ゲート１３０と消去ゲート１７０との間の容量結合は、浮遊ゲート１３０とソース線１５０との間の容量結合よりもはるかに弱く、このことはメモリセルを効率的、且つ迅速に消去するのに有益である（以下により詳細に説明する）。いくつかの実施形態では、浮遊ゲートとソース線との間の容量結合は、浮遊ゲートと消去ゲートとの間の容量結合よりも、少なくとも５対１の比を有して大きく（すなわち、容量結合比は少なくとも５対１である）、いくつかの実施形態では、浮遊ゲートとソース線との間の容量結合と、浮遊ゲートと消去ゲートとの間の容量結合の容量結合比は、少なくとも１０対１、又は９対１、又は２対１である。浮遊ゲートとソース線との間の強い容量結合（浮遊ゲートと消去ゲートとの間の容量結合と比較して）は、浮遊ゲートがソース線に近接していること、並びにソース線に極めて近接している垂直浮遊ゲート部分１３４の垂直面の表面積が大きいことにより生じている。
[0035] いくつかの実施形態では、浮遊ゲート及びソース線と、浮遊ゲート及び制御ゲートとに対して同様の容量結合比が存在する。より具体的には、いくつかの実施形態では、浮遊ゲートとソース線との間の容量結合は、浮遊ゲートと制御ゲートとの間の容量結合よりも、少なくとも５対１の比を有して大きく（すなわち、容量結合比は少なくとも５対１である）、いくつかの実施形態では、浮遊ゲート−ソース線の容量結合と、浮遊ゲート−制御ゲートの容量結合との容量結合比は、少なくとも１０対１、又は９対１、又は２対１である。
[0036] いくつかの実施形態では、メモリセル１００は、制御ゲート１２０と第１のチャネル部分１１２の少なくとも一部との間に配置された、制御ゲート絶縁領域と呼ばれることもある絶縁層１６１を更に含む。いくつかの実施形態では、メモリセル１００は、水平浮遊ゲート部分１３２と、第２のチャネル部分１１４を含む基板１０２の少なくとも一部との間に配置された、浮遊ゲート絶縁領域と呼ばれることもある絶縁層１６２を更に含む。いくつかの実施形態では、絶縁層１６１と１６２は接続されている。いくつかの実施形態では、絶縁層１６２は絶縁層１６１よりも厚い。いくつかの実施形態では、従来のシリコン酸化物層と比較して、絶縁層１６２は、浮遊ゲート１３０の中に注入されるためにホットエレクトロンが克服する界面エネルギー障壁（エネルギー障壁高さと呼ばれることもある）を低下させる。いくつかの実施形態では、絶縁層１６２の誘電材料によって提供される低い界面エネルギー障壁は２．５ｅＶ（電子ボルト）未満であり、いくつかの実施形態では２．０ｅＶ未満、又は１．３ｅＶ未満である。いくつかの実施形態では、メモリセル１００は、絶縁層１４０と制御ゲート１２０との間に配置された絶縁層１６５を更に含む。いくつかの実施形態では、絶縁層１６５は、第１及び第２のチャネル部分１１２及び１１４が出合う、基板１０２の領域において基板表面１１１の上に配置されている。
[0037] いくつかの実施形態では、メモリセル１００の導電性要素（例えば、制御ゲート１２０、浮遊ゲート１３０、ソース線１５０、及び／又は消去ゲート１７０）は、適切にドープされたポリシリコンで構築されている。「ポリシリコン」は、少なくとも部分的にはシリコン又は金属材料から形成され、不揮発性メモリセルの導電性要素を形成するために使用できる、任意の適切な導電性材料を指すと理解されている。加えて、いくつかの実施形態によると、メモリセル１００の絶縁要素（例えば、絶縁層１４０及び１８０）は、二酸化シリコン、窒化シリコン、及び／又は不揮発性メモリセルの絶縁要素を形成するために使用できる任意の適切な絶縁体で構築されている。
[0038] ここで、メモリセル１００のチャネル部分に注目する。いくつかの実施形態では、第１及び第２のチャネル部分１１２及び１１４は、ドレイン領域１０４／１０５からソース界面領域１０６まで横方向に延びる連続チャネル領域を形成する。加えて、第１及び第２のチャネル部分１１２及び１１４は、基板表面１１１を含むように垂直方向に延びている。いくつかの実施形態では、第１及び第２のチャネル部分１１２及び１１４は、互いに隣接するか又は互いに重なり合い、いくつかの実施形態では、第１のチャネル部分１１２はドレイン領域１０４／１０５に重なっている。
[0039] ここで、いくつかの実施形態によるメモリセル１００の動作について説明する。図２は、いくつかの実施形態によるメモリセル１００の動作フロー２００を示すフローチャートである。動作フロー２００はステップ２１０で始まり、そこから、メモリコントローラは、メモリセル１００の消去（例えば、メモリセル１００を含むメモリセルの行の消去中）（ステップ２２０）、以前に消去されたメモリセル１００のプログラム（ステップ２３０）、又は以前にプログラム又は消去されたメモリセル１００からの読み出し（ステップ２４０）、のいずれかを実施するために進む。一部の実施形態では、動作フロー２００は、異なるメモリセルに対する同時の消去及びプログラム動作を含み、一部の実施形態では、動作フロー２００は、異なるメモリセルに対する同時の消去及び読み出し動作を含む。
消去動作
[0040] いくつかの実施形態に従ってメモリセルを消去する（ステップ２２０）ために、第１のバイアス電位（例えば接地電位）が制御ゲート１２０とソース線１５０の両方に印加され、第２のバイアス電位（例えば正電位）が消去ゲート１７０に印加される。典型的には、第２のバイアス電位と第１のバイアス電位の差は１０ボルト以下である。浮遊ゲート１３０はソース線１５０に強く容量結合されているので、浮遊ゲート電位は、本明細書では単に「接地」又は「回路接地」と呼ばれることもある接地電位の直ぐ上の電位まで引き下げられるか、又はその電位に保持される。非限定的な例として、容量比が１０／１（すなわち、浮遊ゲートとソース線との容量が、浮遊ゲートと消去ゲートとの容量の１０倍である）の場合、（例えば、消去動作を開始するために）消去ゲート電位が０Ｖから１０Ｖに変化し、ソース線電位が０Ｖに維持される場合、消去ゲートの電位が１０Ｖ変化すると、浮遊ゲートの電位の変化は１Ｖ未満である。
[0041] 浮遊ゲートと消去ゲートとの間の電位差により、電子が浮遊ゲートから出る。より具体的には、浮遊ゲート１３０の電子は、ファウラー−ノルドハイムトンネリング（又は同等のトンネリングメカニズム）を通じて誘起されて、垂直浮遊ゲート部分１３４から（主に尖った先端１３７から）絶縁層１８０を通って消去ゲート１７０へとトンネリングし、その結果、浮遊ゲート１３０は正に帯電する。浮遊ゲート１３０の先端１３７から消去ゲート１７０への絶縁層１８０を通る電子のトンネリングは、先端１３７の尖鋭さによって増大する。従来のメモリセルは消去に１４Ｖ以上を必要としていた場合があるが、現在開示されている実施形態は、消去ゲート１７０への１０Ｖ以下の電圧の印加を（例えば、消去ゲート１７０に印加される電圧は、制御ゲート１２０及びソース線１５０に印加される電圧に対して＋１０Ｖ以下）、いくつかの実施形態では更に小さい電圧（例えば、８Ｖ）の印加を要求する。静電容量比に加えて、垂直浮遊ゲート部分１３４の尖った先端１３７も、消去電圧の低減に寄与する。具体的には、浮遊ゲート１３０の尖った先端１３７は、浮遊ゲート１３０と消去ゲート１７０との間に強く集束された電界の形成を促進し、それが次に、絶縁層１８０を通る電子トンネリングを促進し、それにより絶縁層１８０の任意の所与の厚さに対して、より低い消去電圧の使用が可能になる。例えば、尖った先端のない平面浮遊ゲートが通常は１００オングストロームを超えない絶縁厚さ（層１８０）を必要とする場合、尖った先端１３７があると、絶縁厚さを最大７００オングストロームにすることが可能になり、消去ゲートにわずか１０Ｖを印加した場合でもトンネリングが可能になる。
プログラム動作
[0042] いくつかの実施形態に従ってメモリセルをプログラミングする（ステップ２３０）ために、最初に、図１Ａのメモリセル１００の、プログラミング動作中の別のビュー（１００ａ）を示す図３に注目する。図１Ａ〜図１Ｂと共通する特徴部には同様の番号が付されており、簡潔にするために一部については更に説明することはしない。図３に示す追加の特徴部は、弱反転層１０７、第１の空乏領域３２０、第２の空乏領域３２２、浮遊ゲート反転層３３０、電子流３４０の方向、及び電界線３４５によって表される電界（例えば、浮遊ゲート反転層３３０と反転層１０７との間のチャネル領域内の）を含む。当技術分野で公知なように、電子は正電位に引き付けられ、従って、図３に示す電界線３４５とは反対の方向に引っ張られる。
[0043] いくつかの実施形態に従ってメモリセルをプログラムするために、第１のバイアス電位（例えば、接地電位）が消去ゲート１７０に印加され、第５のバイアス電位（例えば、０Ｖなどの低電圧、又は０Ｖ〜０．５Ｖの電圧）がドレイン領域１０４／１０５に印加される。ＭＯＳ構造の閾値電圧付近の正の電圧レベル（例えば、ドレイン領域の電位よりも０．２〜０．７Ｖ程度高い電圧）が制御ゲート１２０に印加される。ドレイン領域１０４／１０５及び制御ゲート１２０に印加される電圧が、基板１０２のドレイン領域１０４／１０５及びチャネル部分１１２（図１Ａ）の周りに第１の空乏領域３２０を形成する。更に、第５のバイアス電位よりも高い第６のバイアス電位が、制御ゲート１２０に印加され、第６のバイアス電位よりも高い第７のバイアス電位（例えば、４Ｖ〜６Ｖ程度の正の高電圧）がソース線１５０に印加される。
[0044] 制御ゲート１２０に印加された第６のバイアス電位により、弱反転層１０７が基板１０２に形成され、弱反転層１０７は、ドレイン領域１０４／１０５に接続され、制御ゲート１２０の下に位置するピンチオフ点３０５を有する。反転層１０７は、ドレイン領域１０４／１０５の電圧に近い電圧を有する。その理由は、ドレイン領域とピンチオフ点３０５との間のサブスレッショルド電流が非常に少ないので、ドレイン領域とピンチオフ点３０５との間に非常に小さな電圧降下しか生じさせないからである。
[0045] 第７のバイアス電位（上述のように、例えば、４Ｖ〜６Ｖ程度の正の高電圧）をソース線１５０に印加することにより、ソース線と浮遊ゲートとの間の容量結合に起因して、浮遊ゲート１３０の電圧が第７のバイアス電位に従って上昇し、それにより基板のチャネル領域内の電子がエネルギーを得て浮遊ゲートに注入される。浮遊ゲート１３０はソース線１５０に強く容量結合されているので、ソース線１５０の、例えば０Ｖから４Ｖへの電圧遷移により、浮遊ゲート１３０の電圧はソース線１５０の電圧増加に比例して増加する。例えば、いくつかの実施形態では、浮遊ゲート１３０の電圧は、ソース線１５０の電圧の変化の少なくとも８０パーセントだけ増加する。結果として生じる浮遊ゲート１３０上の電圧（例えば、浮遊ゲート１３０は以前に消去されていることに加えて、ソース線１５０との容量結合に起因する電圧の増加に起因して）は、ソース線１５０上の高電圧と共に、浮遊ゲート１３０及びソース線１５０の下の基板１０２内に第２の空乏領域３２２（本明細書では、深い空乏領域と呼ばれることもある）を形成する。深い空乏領域３２２は、浮遊ゲート１３０及びソース線１５０の電圧が比較的高いことに起因して、空乏領域３２０よりも大きな空乏幅を有する。より大きな空乏領域３２２は、ピンチオフ点３０５をドレイン領域１０４／１０５に向かって押し、反転層１０７を制御ゲート１２０の下でピンチオフさせる。（例えば、浮遊ゲート１３０が以前に消去されていることに起因する）浮遊ゲート１３０上の正電荷は、ソース線１５０上の高電圧と共に、浮遊ゲート１３０の下のチャネル部分１１４、及びソース線１５０の下のソース界面領域１０６に反転層３３０を更に形成する（チャネル部分１１４及びソース界面領域１０６については図１Ａを参照）。反転層３３０は、ソース線の電圧に近い電圧を有し、これは、（ドレイン領域の電圧に近い電圧を有する）反転層１０７の電圧よりも実質的に高い。反転層３３０と１０７との間の、この電圧差により、反転層３３０と反転層１０７との間に電圧降下が生じる。電圧降下は、空乏領域３２０と３２２が出合う近傍の空乏領域３２２において生じる（図３では３２１として示される）。電圧降下に起因して結果として生じる電界は、電界線３４５（図３）で表される。領域３２１における空乏領域３２２の面積は、制御ゲート１２０と水平浮遊ゲート部分１３２との間のギャップ１２５のサイズによって影響を受ける。具体的には、いくつかの実施形態では、より大きな空乏領域３２２がピンチオフ点３０５をドレイン領域１０４／１０５に向かって押し、ギャップ１２５に達する前に反転層１０７をピンチオフさせるので、反転層１０７と３３０との間の空乏領域３２２の面積は、ギャップ１２５よりも広く、ギャップ１２５のサイズと直接的に関連している。
[0046] プログラミング動作の開始時に、ドレイン領域１０４／１０５からの電子の流れ（プログラミング電流と呼ばれることもある）が反転層１０７を通って流れ、ランダムに移動するが、電子流３４０で表される方向に正味のドリフト速度を有する。電子は反転層１０７を通り抜け、ピンチオフ点３０５に進む。ピンチオフ点３０５を離れた後、プログラミング電流中の電子は、電界線３４５によって表される電界によって、空乏領域３２２を通って電子流３４０の方向に加速される。本明細書では、加速された電子をホットエレクトロンと称する。
[0047] プログラミング電流中のホットエレクトロンが空乏領域３２２を通って反転層３３０に向かって進行するにつれて、ホットエレクトロンの一部は、基板中の不純物又は格子欠陥との衝突の結果として散乱される。これらの散乱されたホットエレクトロンのうち、十分なエネルギー及び運動量を有する一部が前進して基板表面１１１を突破し、水平浮遊ゲート部分１３２と基板表面１１１との間に位置する絶縁層１６２に入る。いくつかの実施形態では、電子は、そのエネルギーが、基板１０２のシリコンと絶縁層１６２の誘電材料との間の界面におけるエネルギー障壁高さよりも高い場合に、絶縁層１６２に入るのに十分なエネルギーを有する。電子は、絶縁層１６２の中に飛び込んだ後に、浮遊ゲート１３０に注入される。
[0048] 表面１１１を突破するのに十分なエネルギーを持たずに空乏領域３２２を通り抜けた電子は、反転層３３０を通過し続けソース線１５０に至る。いくつかの実施形態では、低抵抗の蓄積層がソース線１５０の側壁領域１５６に形成され、電子（例えば、表面１１１を飛び出さなかった電子）がソース線１５０のより高い部分に流れる連続的な経路が形成される。
[0049] 本明細書ではゲート電流と呼ばれることもある、浮遊ゲート１３０への電子の注入は、ソース線１５０及び制御ゲート１２０上のプログラミング電圧が取り除かれるまで、又は、浮遊ゲート１３０に注入された電子によって浮遊ゲート１３０の電圧が低下して、ソース線電圧をギャップ１２５に伝搬できなくなるほど反転層３３０が弱くなり、電子流３４０中の電子が絶縁層１６２を通り抜けるのに十分なエネルギーをもはや持たなくなるまで継続する。別の言い方をすれば、浮遊ゲートの電圧の低下により、ホットエレクトロンを生成するための空乏領域３２２内の電位降下がもはや維持されなくなる。この時点で、メモリセルについては「プログラムされた状態」に到達する。いくつかの実施形態では、プログラミング動作中のプログラミング電流は約１００ｎＡから１０ｍＡの範囲にあり、いくつかの実施形態では、プログラムされた状態には１００ナノ秒未満で到達する。いくつかの実施形態では、プログラミングは、セルが「オーバー」プログラムされることを防ぐ自己制限メカニズムを有する。消去動作中にセルから過剰な電子を取り除くことがセルの摩耗を増加させるので、これは有益である。
読み出し動作
[0050] 最後に、いくつかの実施形態に従って選択されたメモリセルを読み出す（ステップ２４０）ために、第１のバイアス電位（例えば、接地電位）がソース線１５０に印加される。第４のバイアス電位（例えば、０．５Ｖ〜２Ｖの範囲の電圧などの読み出し電圧）がドレイン領域１０４に印加され、読み出し電位と呼ばれることもある第３のバイアス電位（例えば、正電圧であり、デバイスが作製される技術によってサポートされる電源電圧に応じて、例えば、約１Ｖ〜４Ｖ）が制御ゲート１２０に印加される。
[0051] 浮遊ゲート１３０が正に帯電している場合（例えば、メモリセル１００が消去され、その後、プログラムされていないために、例えば、浮遊ゲートから電子が放電されている場合）は、反転層３３０の形成により第２のチャネル部分１１４がオンになる。制御ゲート１２０を読み出し電位まで上昇させた場合、制御ゲートの下の基板領域内に強い反転層１０７が形成されることにより、第１のチャネル部分１１２がオンになる。第２のチャネル部分では、２つの空乏領域は、ドレイン領域１０４／１０５から浮遊ゲート１３０の下の反転領域３３０の方を向く、基板表面１１１の下の電界に重なっている。その結果、チャネル部分１１２及び１１４を含むチャネル領域全体が、ドレイン領域１０４／０１５の方向への電子電流に有利である。それに応じて、電子は、ソース線１５０から（例えば、側壁１５６から）、チャネル部分１１４内の反転層３３０、空乏領域３２２、及びチャネル部分１１２内の反転層１０７を通ってドレイン領域１０４／１０５へと流れる。結果として生じる電流（読み出し電流と呼ばれることもある）が、図示されていないメモリデバイス内の回路を使用して検知されると、メモリセルは「１」状態、又は同様な意味で「消去」状態にあると検知される。
[0052] 他方、浮遊ゲート１３０が中性であるか又は負に帯電している場合、第２のチャネル部分１１４内には反転層は形成されない。その結果、第２のチャネル部分１１４は弱くオンになるか、又は完全に遮断され、空乏領域３２２の幅は、浮遊ゲート１３０が（例えば消去動作の結果として）正に帯電した場合の空乏領域３２２の幅と比較して減少する。更に、空乏領域３２２の幅の減少により、空乏領域３２２及び３２０はもはや重ならなくなる。空乏領域のギャップに起因して、第２のチャネル部分１１４の少なくとも一部は空乏領域にない。その結果、制御ゲート１２０及びドレイン領域１０４を読み出し電位まで上昇させた場合であっても、ソース線１５０とドレイン領域１０４との間には電流（読み出し電流と呼ばれることもある）は、ほとんど流れないか又は全く流れない。この場合、読み出し電流は「１」状態の読み出し電流と比較して非常に小さいか、又は読み出し電流は全くない。このようにして、メモリセルは「０」状態、又は同様な意味で「プログラムされた」状態にあると検知される。
[0053] いくつかの実施形態では、選択されたメモリセルのみが読み出されるように、非選択列及び行のドレイン領域１０４、ソース領域１５０、及び制御ゲート１２０には接地電位が印加される。
メモリアレイの平面図
[0054] ここで、いくつかの実施形態によるメモリセルアレイ４００の平面図を表す図４に注目する。いくつかの実施形態では、ビット線４１０はドレイン領域４１２と相互接続している。（製造プロセスで除去される）制御線４１６及び窒化物マスク４２０が、ソース線、水平浮遊ゲート及び制御ゲートを画定し、活性領域４２２及び分離領域４２４の両方にわたって延びている。ソース線４１４は、対になったメモリセルの各行のソース領域に電気的に接続している。浮遊ゲートは、消去線４１８の下にある活性領域４２２内のトレンチ内に配置される。
製造プロセス
[0055] ここで、いくつかの実施形態によるメモリセルを製造するプロセスを表す図５Ａ〜図５Ｍに注目する。いくつかの実施形態によるプロセスは図５Ａで始まり、図５Ａは、シリコン基板５０２、ポリシリコン層５０３、及び酸化物層５０４と、その上に堆積された窒化物５０６の断面図を示す。基板５０２からは、複数の分離トレンチが既に除去されており、図５Ａの右側部分は、メモリセル形成のために準備された酸化物層５０４を有する領域を示す。図５Ｂは、ビット線方向に沿った、図５Ａの断面図と直交する別の断面図である（図４を参照）。次に、図５Ｃに示すように、窒化物層５０６がエッチングされ、部分５０８及び５０９を有する窒化物マスクが残っている。
[0056] 次に、図５Ｄに示すように、窒化物マスク部分５０８と５０９との間において、酸化物層５０４を通りポリシリコン層５０３で停止するトレンチがエッチングされる。いくつかの実施形態では、エッチングは反応性イオンエッチング（「ＲＩＥ」）によって実施される。エッチング後、ポリシリコン（本明細書では「ポリ」と呼ばれることもある）がトレンチ内及びトレンチの周囲に堆積される。次いで、２つの垂直なポリ壁５１２及び５１４を残すために、ＲＩＥを使用してトレンチ底部５１０からポリがエッチングされる。ポリ壁５１２及び５１４は、２つのＬ字型浮遊ゲート（例えば、ポリ５１２／５０３ａを備える１つの浮遊ゲート、及びポリ５１４／５０３ｂを備える別の浮遊ゲート）のベースを形成する。次に、図５Ｅに示すように、浮遊ゲートの分離、マスキング、及びエッチングの処理ステップの後、残ったポリが領域５１６及び５１８から等方性エッチングされる。次に、図５Ｆに示すように、誘電体層が堆積され、次いでＲＩＥを使用して異方性エッチングされ、結合誘電体領域５２６及び５２８が形成される。そのような処理ステップの後に、領域５２０、５２２、及び５２４の酸化物がエッチング除去される。
[0057] 次に、図５Ｇに示すように、いくつかの実施形態に従ってソース線５３４（図５Ｈを参照）を形成するために、最初に低濃度ドープアモルファスシリコン５３０が堆積され、次いで固相エピタキシー（「ＳＰＥ」）プロセスを使用して単結晶シリコンに変換される。次いで、Ｎ型ドーパント（例えば、ヒ素又はリン）を注入し、熱で押し込んで、トレンチ内の低濃度ドープシリコンの上に高濃度ドープＮ＋層５３２を形成する。次いで、等方性ポリエッチングを実施して、図５Ｈに示すようにトレンチの外側の過剰なシリコンを除去し、ソース線５３４の上部を形成する。他の実施形態では、図５Ｇ及び図５Ｈの処理ステップは次のように達成される。最初にエピタキシャルシリコン成長ステップを実行して、トレンチ底部にＮ−単結晶シリコン５３０を選択的に成長させることにより層５３０及び５３２が形成され、その後に高濃度ドープポリシリコン５３２の堆積が続く。トレンチの外側の過剰なポリシリコン５３２が等方性エッチングにより除去されて、ソース線５３４の上部が形成される。ソース線５３４がどのように形成されるかの説明からわかるように、ソース線５３４、及び浮遊ゲート１３０（図１Ａを参照）の垂直部分になる垂直ポリ壁５１２は、ソース線５３４の垂直境界を画定するための、垂直ポリ壁５１２、５１４及び結合誘電体領域５２６及び５２８（図５Ｆを参照）の使用に起因して自己整合されている。別の言い方をすれば、垂直浮遊ゲート部分は、ソース線方向（図４の平面図のソース線方向を参照）に対して直角をなす方向にはリソグラフィで画定されておらず、更には、メモリセルの電気的特性に影響を及ぼすことなく、ソース線方向へのリソグラフィの位置ずれを許容できる。
[0058] 次に、図５Ｉに示すように、浮遊ゲート５１２、５１４の先端部分５３８、５３９を覆う露出された酸化物と共に、制御された量の酸化物が窒化物マスク部分５０８及び５０９の上部及び側面からエッチングされる。次いで、浮遊ゲートの先端５３８、５３９、及びソース線シリコンの上部を保護するために、薄い酸化物層５４０が熱成長される。この熱酸化物層５４０成長ステップはまた、浮遊ゲート５１２、５１４の先端５３８、５３９を尖鋭化させる。
[0059] 次に、図５Ｊに示すように、酸化物層５０４及びポリ層５０３（図５Ｉを参照）がＲＩＥを使用してエッチングされる。エッチング中、窒化物マスク５０８、５０９、及び別のマスク（図示せず）が、浮遊ゲートの先端５３８、５３９、及びソース線５３４を保護する。エッチング後、酸化物領域５０４ａ及び５０４ｂは残っている。いくつかの実施形態では、シリコン５０２に生じる損傷を最小限にするために、ＲＩＥエッチング条件が調整される。次に、図５Ｋに示すように、酸化物層５０４をエッチングするためのＲＩＥプロセスによって引き起こされたシリコン表面への損傷を修復するために、シリコン表面５０３の上に薄い酸化物層（図示せず）を成長させる。いくつかの実施形態では、酸化はまた、浮遊ゲートの先端を更に尖鋭化させる。次に、酸化物領域５０４ａ及び５０４ｂの上部から窒化物が除去される。次に、図５Ｌに示すように、トンネリング誘電体として機能させるために、メモリセル領域の上にＨＴＯ（高温酸化物）５６０が堆積される。いくつかの実施形態では、ＨＴＯの厚さは１００〜３００オングストロームである。他の実施形態では、ＨＴＯの厚さは最大７００オングストロームである。いくつかの実施形態では、浮遊ゲートの先端を保護するためにマスクが使用され、一方、例えば酸化物領域５０４ａ、５０４ｂの側壁に沿って、ＨＴＯ５６０が等方性エッチングされて過剰な酸化物が除去される。いくつかの実施形態では、制御ゲートの形成のための準備のために、酸化物を異方性エッチングして領域５６２及び５６４から酸化物を除去する。次に、領域５６２及び５６４の上にゲート酸化物を成長させ、ポリを堆積させて、領域５６２及び５６４のゲート酸化物を含むメモリアレイ領域全体を覆う。次いで、図５Ｍに示すように、ポリをマスクし、エッチングして、制御ゲート５７２、５７４を形成する。いくつかの実施形態では、制御ゲート５７２、５７４を形成するために使用されるものと同じマスキング及びエッチングステップが、消去ゲート５７０を画定するためにも使用され、一方、他の実施形態では、制御ゲート５７２、５７４を形成するために使用されるものとは別個の作製及びエッチングステップを使用して、消去ゲート５７０が形成される。
[0060] 最後に、ドレイン領域を形成するために、半導体業界で周知の処理ステップを使用して、低濃度ドープドレイン領域５８４、５８６（例えば、制御ゲート５７２、５７４に隣接するドレイン領域）、及びドレイン領域５８０、５８２が形成され、ドレイン領域は、隣り合うトランジスタゲートに隣接する低濃度ドープドレイン（ＬＤＤ）サブ領域と、隣り合うトランジスタゲートに隣接していない、より高濃度にドープされたドレインサブ領域とを含み、その一例は米国特許第４，９９４，４０４号に記載されており、その後に、コンタクト形成、及びそれに続くメタライゼーション及び他のステップが続いて、デバイス製造が完了する。
[0061] 前述の説明は、説明の目的上、特定の実施形態を参照して説明されている。しかし、上記の例示的な議論は、網羅的であること、又は開示される厳密な形態に本発明を限定することを意図するものではない。上記の教示を鑑みて、多くの修正及び変形が可能である。実施形態は、本発明の原理及びその実用的応用を最もよく説明し、それによって当業者が本発明及び様々な実施形態を、企図される特定の用途に適した様々な変更と共に最もよく活用することを可能にするために、選択され記載されている。

Claims (20)

  1. 電気的消去可能プログラム可能メモリセルであって、
    第１の基板領域、及び前記第１の基板領域から横方向に離れた第２の基板領域を有する半導体の基板と、
    前記第１の基板領域と前記第２の基板領域との間のチャネル領域であって、
    前記第１の基板領域に隣接する第１のチャネル部分、及び、
    前記第２の基板領域及び前記第１のチャネル部分に隣接する第２のチャネル部分、を有するチャネル領域と、
    前記第１のチャネル部分から絶縁され、前記第１のチャネル部分の上に配置された導電性の制御ゲートと、
    前記第２のチャネル部分から絶縁され、前記第２のチャネル部分の上に配置された導電性の浮遊ゲートであって、
    前記第２のチャネル部分の上で前記横方向に延びる第１の浮遊ゲート部分、及び、
    前記基板から離れる方向に延びる第２の浮遊ゲート部分を有し、
    前記第２の浮遊ゲート部分は、第１の端部にて前記第１の浮遊ゲート部分に電気的に接続され、第２の端部にて先端を有し、
    前記先端の第１の部分は、前記先端の第２の部分よりも小さい断面を有する、導電性の浮遊ゲートと、
    前記第２の浮遊ゲート部分に隣接し、前記第２の基板領域に電気的に結合された導電性ソース線であって、前記基板から離れるように延び、前記浮遊ゲートとの第１の容量結合を形成する、導電性のソース線と、
    前記第２の浮遊ゲート部分と前記ソース線との間の誘電体層と、
    前記ソース線、及び前記第２の浮遊ゲート部分の前記先端から絶縁され、これらの上に配置された導電性の消去ゲートと、
    を備える、電気的消去可能プログラム可能メモリセル。
  2. 前記第１の浮遊ゲート部分及び前記第２の浮遊ゲート部分は、Ｌ字型浮遊ゲートを形成する、請求項１に記載の電気的消去可能プログラム可能メモリセル。
  3. 前記消去ゲートは、前記浮遊ゲートとの第２の容量結合を形成し、前記第１の容量結合は、前記第２の容量結合よりも大きい、請求項１又は２に記載の電気的消去可能プログラム可能メモリセル。
  4. 前記第１の容量結合と前記第２の容量結合との比が少なくとも５対１よりも大きい、請求項１〜３のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
  5. 前記制御ゲートは、前記浮遊ゲートとの第３の容量結合を形成し、前記第１の容量結合は、前記第３の容量結合よりも大きい、請求項１〜４のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
  6. 前記第１の容量結合と前記第３の容量結合との比が少なくとも５対１よりも大きい、請求項５に記載の電気的消去可能プログラム可能メモリセル。
  7. 前記制御ゲートと前記第１のチャネル部分との間に配置された制御ゲート絶縁領域と、
    前記第１の浮遊ゲート部分と前記第２のチャネル部分との間に配置された浮遊ゲート絶縁領域と、
    を更に備える、請求項１〜６のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
  8. 前記浮遊ゲート絶縁領域は、前記制御ゲート絶縁領域よりも厚い、請求項７に記載の電気的消去可能プログラム可能メモリセル。
  9. 前記浮遊ゲート絶縁領域及び前記制御ゲート絶縁領域は、別個の絶縁領域成長作業を使用して形成される、請求項７に記載の電気的消去可能プログラム可能メモリセル。
  10. 前記消去ゲートと前記第２の浮遊ゲート部分の前記先端との間に配置された消去ゲート絶縁領域を更に備え、前記消去ゲート絶縁領域は、前記第２の浮遊ゲート部分の前記先端からの電子のトンネリングを可能にする厚さを有する、
    請求項１〜９のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
  11. 前記消去ゲートの絶縁領域の厚さは、２００オングストロームよりも大きく、前記消去ゲートへの１０Ｖ以下の印加によって、電子のトンネリングが可能になる、請求項１〜１０のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
  12. 前記制御ゲートは、前記第１の浮遊ゲート部分に隣接し、前記第１の浮遊ゲート部分から第１の距離を離して配置された第１の領域と、前記第２の浮遊ゲート部分に隣接し、前記第２の浮遊ゲート部分から第２の距離を離して配置された第２の領域と、を備え、前記第２の距離は前記第１の距離よりも大きい、請求項１〜１１のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
  13. 前記第１の浮遊ゲート部分の上に、且つ前記第２の浮遊ゲート部分に隣接して配置された酸化物層を更に備える、請求項１〜１２のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
  14. 前記第２の浮遊ゲート部分は、ソース線方向に対して直角をなす方向にはリソグラフィによって画定されない、請求項１〜１３のいずれか一項に記載の電気的消去可能プログラム可能メモリセル。
  15. 電気的プログラム可能消去可能不揮発性メモリセルであって、
    ドレイン領域、ソース領域、前記ドレイン領域と前記ソース領域との間のチャネル領域、及び上側表面を有する基板であって、
    前記チャネル領域は、前記ドレイン領域に隣接する第１のチャネルサブ領域と、前記ソース領域に隣接し、前記第１のチャネルサブ領域と前記ソース領域との間に位置する第２のチャネルサブ領域とを含む、基板と、
    制御ゲート絶縁領域によって前記第１のチャネルサブ領域から分離された導電性の制御ゲートと、
    浮遊ゲート絶縁領域によって前記第２のチャネルサブ領域から分離された第１の部分、及び、前記第１の部分に電気的に結合され、前記第１の部分から垂直に、前記基板から離れるように延びる第２の部分を有する導電性の浮遊ゲートであって、
    前記浮遊ゲートの前記第１の部分は、前記基板に対して第１の垂直範囲を有し、前記浮遊ゲートの前記第２の部分は、前記基板に対して第２の垂直範囲を有し、前記第２の垂直範囲は、前記基板に対する、前記浮遊ゲートの前記第１の部分の前記第１の垂直範囲の少なくとも２倍である、導電性浮遊ゲートと、
    導電性のソース線であって、前記ソース領域に電気的に結合され、前記基板から離れるように垂直に延び、ソース線絶縁領域によって前記浮遊ゲートの前記第２の部分から分離されて、前記浮遊ゲートを前記ソース線に第１の容量結合を伴って容量結合させる、導電性のソース線と、
    消去ゲート絶縁領域の上に配置され、前記消去ゲート絶縁領域によって前記浮遊ゲートの前記第２の部分から分離された導電性の消去ゲートと、
    を備える電気的プログラム可能消去可能不揮発性メモリセル。
  16. 請求項１〜１４のいずれか一項に記載の特徴を更に組み込んでいる、請求項１５に記載の電気的プログラム可能消去可能不揮発性メモリセル。
  17. メモリセルを動作させる方法であって、前記メモリセルは、半導体の基板と、制御ゲートと、
    前記基板に平行に延びる第１の浮遊ゲート部分と、前記基板から離れるように延びる第２の浮遊ゲート部分とを有する浮遊ゲートであって、
    前記第２の浮遊ゲート部分は、第１の端部にて前記第１の浮遊ゲート部分に電気的に接続され、第２の端部にて先端を有する、浮遊ゲートと、
    前記第２の浮遊ゲート部分に隣接するソース線と、
    前記第２の浮遊ゲート部分の前記先端から絶縁され、前記先端の上に配置された消去ゲートと、を備え、
    前記方法は、
    前記制御ゲート及び前記ソース線に第１のバイアス電位を印加することと、
    前記消去ゲートに第２のバイアス電位を印加し、前記第２の浮遊ゲート部分の前記先端から前記消去ゲートへの電子のトンネリングを誘起させることと、によって前記メモリセルを消去することを含み、
    前記浮遊ゲートと前記ソース線との間の容量結合により、前記浮遊ゲートと前記消去ゲートとの間の容量結合によって引き起こされる前記浮遊ゲートの電位の変化が実質的に限定され、
    前記第２のバイアス電位と前記第１のバイアス電位の差は１０ボルト以下である、方法。
  18. 前記メモリセルを消去した後に、
    前記ソース線に前記第１のバイアス電位を印加することと、
    前記制御ゲートに第３のバイアス電位を印加して、前記制御ゲートの下の基板領域内に反転層を形成させることと、
    前記浮遊ゲートが所定の消去状態にある場合に、前記基板のドレイン領域に第４のバイアス電位を印加して、閾値を超える電流を前記ドレイン領域から前記ソース線に流れるようにすることと、
    前記ドレイン領域から前記ソース線に流れる前記電流を、存在する場合には検知することと、によって、前記メモリセルを読み出すことを更に含む、
    請求項１７に記載の方法。
  19. 前記メモリセルを消去した後に、
    前記消去ゲートに前記第１のバイアス電位を印加することと、
    前記基板のドレイン領域に第５のバイアス電位を印加することと、
    前記第５のバイアス電位よりも高い第６のバイアス電位を前記制御ゲートに印加することと、
    前記第６のバイアス電位よりも高い第７のバイアス電位を前記ソース線に印加して、前記ソース線と前記浮遊ゲートとの間の容量結合に起因して、前記第７のバイアス電位に応じて前記浮遊ゲートの電圧が上昇し、それにより、前記基板のチャネル領域内の電子がエネルギーを得て前記浮遊ゲートに注入されるようにすることと、
    によって前記メモリセルをプログラミングすることを更に含む、
    請求項１７又は１８に記載の方法。
  20. 前記浮遊ゲートに注入された前記電子により、前記メモリセルが１００ナノ秒未満でプログラムされた状態に到達する、請求項１９に記載の方法。
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