KR20140057582A - 그들 사이에 향상된 커플링 비율을 갖는 커플링 게이트 및 플로팅 게이트를 구비하는 비휘발성 메모리 셀 - Google Patents

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Abstract

비휘발성 메모리 셀은 상면을 수반하면서 제1 도전형의 반도체 기반을 갖는다. 제2 도전형의 제1 영역은 기판 내에서 상면을 따라 존재한다. 제2 도전형의 제2 영역은 기판 내에서 상면을 따라 존재하며, 제1 영역으로부터 이격된다. 채널 영역은 제1 영역과 제2 영역 사이에 있다. 워드 라인 게이트는 채널 영역의 제1 부분 위에 위치하며, 제1 영역에 바로 인접한다. 워드 라인 게이트는 제1 절연층에 의하여 채널 영역으로부터 이격된다. 플로팅 게이트는 채널 영역의 다른 일부 위에 위치한다. 플로팅 게이트는 제2 절연층에 의하여 채널 영역으로부터 이격된 하부 면, 및 하부 면과 마주보는 상부 면을 갖는다. 또한, 플로팅 게이트는 워드 라인 게이트와 인접하면서도 그로부터 이격된 제1 측벽; 및 제1 측벽과 마주보는 제2 측벽을 갖는다. 플로팅 게이트의 상부 면은 제1 측벽으로부터 제2 측벽까지 비-평면 윤곽을 갖는다. 커플링 게이트는 플로팅 게이트의 상부 면 위에 위치하며 제3 절연층에 의하여 플로팅 게이트로부터 절연된다. 커플링 게이트는 플로팅 게이트의 상부 면의 윤곽을 따르는 윤곽을 갖는 하부 면을 갖는다. 소거 게이트는 플로팅 게이트의 제2 측벽에 인접하여 위치한다. 소거 게이트는 제2 영역 위에 위치하면서 제2 영역으로부터 절연된다. 상술한 메모리 셀들의 어레이 및 상술한 메모리 셀을 만드는 방법 또한 개시된다.

Description

그들 사이에 향상된 커플링 비율을 갖는 커플링 게이트 및 플로팅 게이트를 구비하는 비휘발성 메모리 셀{A NON-VOLATILE MEMORY CELL HAVING A FLOATING GATE AND A COUPLING GATE WITH IMPROVED COUPLING RATIO THEREBETWEEN}
본 발명은 그들 사이에 향상된 커플링 비율을 갖는 커플링 게이트 및 플로팅 게이트를 구비하는 비휘발성 메모리 셀, 메모리 셀들의 어레이(array) 및 이러한 메모리 셀을 제조하는 방법에 관련된다.
전하들을 그 상에(thereon) 저장하는 플로팅 게이트를 구비하는 비휘발성 메모리 셀은 해당 기술 분야에 잘 알려져 있다. 도 1을 참조하면 종래 기술의 비휘발성 메모리 셀(10)의 단면도를 나타낸다. 메모리 셀(10)은, P 형과 같은, 제1 도전형의 반도체 기판(12)을 포함한다. N 형과 같은, 제2 도전형의 제1 영역(14)이 기판(12)의 표면, 또는 그와 인접하여 존재한다. 역시 제2 도전형인 제2 영역(16)이 제1 영역(14)과 이격되어 있다. 채널 영역(18)은 제1 영역(14)과 제2 영역(16) 사이에 있다. 폴리실리콘(polysilicon)으로 이루어진 워드 라인(20)은 채널 영역(18)의 제1부분 위에 위치한다. 워드 라인(20)은 실리콘 (다이)옥사이드 층(22)에 의하여 채널 영역(18)으로부터 이격된다. 또한, 폴리실리콘으로 이루어진, 플로팅 게이트(24)는, 워드 라인(20)에 바로 인접하면서도 그로부터 이격되며, 채널 영역(18)의 다른 부분 위에 위치한다. 플로팅 게이트(24)는, 일반적으로 또한 실리콘 (다이)옥사이드인, 다른 절연층(30)에 의하여 채널 영역(18)으로부터 이격된다. 역시 폴리실리콘으로 이루어진 커플링 게이트(26)가 플로팅 게이트(24) 위에 위치하며 다른 절연층(32)에 의하여 플로팅 게이트(24)로부터 절연된다. 역시 폴리실리콘으로 이루어진 소거 게이트(28)는 플로팅 게이트(24)의 다른 측(side) 상(on)에서 플로팅 게이트(24)로부터 이격된다. 소거 게이트(28)는 제2 영역(16) 위에 위치하며 제2 영역(16)으로부터 절연된다. 또한, 소거 게이트(28)는 커플링 게이트(26)의 다른 측과 커플링 게이트(26)에 바로 인접하되 그로부터 이격된다. 소거 게이트(28)는 플로팅 게이트(24) 위로 약간 돌출된다(slight overhang). 메모리 셀(10)의 동작에 있어서, 플로팅 게이트(24) 상에 저장된 전하들 (또는 플로팅 게이트(24) 상의 전하의 부재) 은 제1 영역(14)과 제2 영역(16) 사이의 전류의 흐름을 제어한다. 플로팅 게이트(24) 상에 전하가 있으면, 플로팅 게이트(24)는 프로그램된다. 플로팅 게이트(24) 상에 전하가 없으면, 플로팅 게이트(24)는 소거된다. 메모리 셀(10)은, 여기에 참조로서 전체로 통합되는, 미국등록특허 7,868,375 및 미국등록특허 6,747,310에 충분히 개시되어 있다.
메모리 셀(10)은 아래와 같이 동작한다. 프로그램 동작 동안, 플로팅 게이트(24) 상에 전하들이 저장된 경우, 펄스 형태의 제1 양(positive) 전압이 워드 라인(20)에 인가되어 워드 라인(20) 하부의 채널 영역(18)을 전도성으로 만든다. 또한 펄스 형태의, 제2 양 전압이 커플링 게이트(26)에 인가된다. 역시 펄스 형태의, 제3 양 전압이 소거 게이트(28)에 인가된다. 역시 펄스 형태의 전압 차동(voltage differential)이 제1 영역(24)과 제2 영역(16) 사이에 인가된다. 제1 양 전압, 제2 양 전압, 제3 양 전압 및 전압 차동 모두는 실질적으로 동일한 시점에 인가되고, 실질적으로 동일한 시점에 종료된다 (terminate). 제1 영역(14)으로부터의 전자들은 제2 영역(16)의 양 전압에 이끌린다. 그들이 플로팅 게이트(24)에 가까워질수록, 커플링 게이트(26) 및 소거 게이트(28)에 인가된 전압에 의하여 발생하는 전기장의 급작스러운 증가를 겪어 플로팅 게이트(24) 상으로 전하들이 주입되도록 한다. 따라서, 열 전자 주입(hot electron injection)의 방식을 통하여 프로그램이 일어난다.
소거 동작 동안 플로팅 게이트(24)로부터 전하들이 제거되면, 높은 양 전압이 소거 게이트(28)에 인가된다. 커플링 게이트(26) 및/또는 워드 라인(20)에는 접지 전압이 인가될 수 있다. 플로팅 게이트(24) 상의 전하들은 플로팅 게이트(24)와 소거 게이트(28) 사이의 절연층을 통한 터널링에 의하여 소거 게이트(28)로 이끌린다. 구체적으로, 플로팅 게이트(24)는 소거 게이트(28)를 바라보는(facing) 예리한 팁(sharp tip)을 수반하여 형성될 수 있어, 그로 인하여 플로팅 게이트(24)로부터 팁을 거치고 플로팅 게이트(24)와 소거 게이트(28) 사이의 절연층을 거쳐 소거 게이트(28) 상으로의 전자의 파울러-노다임 터널링(Fowler-Nordheim tunneling)을 촉발시킨다. 미국등록특허 제7,868,375호 및 미국등록특허 6,747,310호에 개시된 바와 같이, 소거 동작 동안에 전자들이 플로팅 게이트(24)로부터 소거 게이트(28)로 더 즉각적으로(more readily) 터널링 할 수 있도록 플로팅 게이트(24)의 측벽과 플로팅 게이트(24)의 상부 면 사이에 예리한 모서리 또는 팁을 구비하는 것이 유리할 수 있다.
읽기 동작 동안, 제1 양 전압이 워드 라인(20)에 인가되어 워드 라인(20) 아래의 채널 영역(18)의 일부를 턴 온 시킨다. 제2 양 전압은 커플링 게이트(26)에 인가된다. 전압 차동은 제1 영역(14) 및 제2 영역(16)에 인가된다. 만일 플로팅 게이트(24)가 프로그램 되었다면, 즉, 플로팅 게이트(24)가 전자들을 저장한다면, 그 후에 커플링 게이트(26)에 인가되는 제2 양 전압은 플로팅 게이트(24) 상에 저장된 음 전자들을 극복할 수 없을 것이고 플로팅 게이트(24) 아래의 채널 영역(18)의 부분은 비전도성으로 남게 된다. 따라서, 제1 영역(14)과 제2 영역(16) 사이에는 작은 양의 전류가 흐르거나 전류가 흐르지 않을 것이다. 그러나, 만일 플로팅 게이트(24)가 프로그램되지 않았다면, 즉, 플로팅 게이트(24)가 중립(neutral) 또는 아마도 약간의 홀들을 저장한다고 해도, 그 후에 커플링 게이트(26)에 인가되는 제2 양 전압은 플로팅 게이트(24) 아래의 채널 영역(180)의 부분이 전도성이 되도록 할 수 있다. 따라서, 제1 영역(14)과 제2 영역(16) 사이에 전류가 흐를 것이다.
위의 동작들로부터 알 수 있는 바와 같이, 중요한 파라미터들 중 하나가 커플링 게이트(26)와 플로팅 게이트(24) 사이의 커플링 비율이다. 예를 들어, 프로그램 동작 동안에, 플로팅 게이트와 용량성으로(capacitively) 결합하는, 커플링 게이트(26)에 프로그래밍 펄스가 인가된다. 도 1에 나타낸 종래 기술의 메모리 셀(10)에 있어서, 플로팅 게이트(24)는, 평면 윤곽(planar contour)을 갖는 상부 면을 갖고, 그와 동일한 평면 윤곽을 갖는 하부 면을 갖는 커플링 게이트(26)를 수반한다. 메모리 셀(10)이 스케일됨(scaled), 즉, 구조(geometry)가 줄어듦에 따라, 커플링 게이트(26)와 플로팅 게이트(24) 사이의 용량성 커플링의 수치(dimension)가 감소한다. 이런 이유로 효율적인 동작을 지속적으로 수행하기 위해서는, 플로팅 게이트(24) 또는 커플링 게이트(26)의 크기를 증가시키지 않고 커플링 게이트(26)와 플로팅 게이트(24) 사이의 커플링 비율을 증가시키는 것이 요구된다.
이에 따라, 본 발명에 있어서 비휘발성 메모리 셀은 상면(top surface)을 가지는 제1 도전형의 반도체 기판을 갖는다. 제2 도전형의 제1 영역은 상면을 따라 기판 내에서 존재한다. 제2 도전형의 제2 영역은, 제1 영역으로부터 이격되어, 상면을 따라 기판 내에서 존재한다. 채널 영역은 제1 영역과 제2 영역 사이에 있다. 워드 라인 게이트는 채널 영역의 제1 부분 위에 위치하면서 제1 영역에 바로 인접한다. 워드 라인 게이트는 제1 절연층에 의하여 채널 영역으로부터 이격된다. 플로팅 게이트는 채널 영역의 다른 부분 위에 위치한다. 플로팅 게이트는 제2 절연층에 의하여 채널 영역으로부터 이격되는 하부 면(lower surface), 및 하부 면과 마주보는 상부 면(upper surface)을 갖는다. 또한, 플로팅 게이트는 워드 라인 게이트와 인접하되 그로부터 이격되는 제1 측벽; 및 제1 측벽과 마주보는 제2 측벽을 갖는다. 플로팅 게이트의 상부 면은 제1 측벽에서부터 제2 측벽까지 비-평면 윤곽을 갖는다. 커플링 게이트는 플로팅 게이트의 상부 면 위에 위치하며 제3 절연층에 의하여 플로팅 게이트로부터 절연된다. 커플링 게이트는 플로팅 게이트의 상부 면의 윤곽을 따르는 하부 면의 윤곽을 갖는다. 소거 게이트는 플로팅 게이트의 제2 측벽과 인접하여 위치한다. 소거 게이트는 제2 영역 위에 위치하며 제2 영역으로부터 절연된다.
또한, 본 발명은 상술한 메모리 셀들의 어레이(array) 및 상술한 메모리 셀을 제조하는 방법에 관련된다.
본 기술에 따르면, 플로팅 게이트와 커플링 게이트의 선형 수치의 증가 없이 플로팅 게이트와 커플링 게이트 사이의 커플링 비율을 증가시킬 수 있다.
도 1은 그 상에 전하들을 저장하기 위한 플로팅 게이트 및 별도의 커플링 게이트를 수반하는 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 2는 그들 사이의 향상된 커플링 비율을 갖는 별도의 커플링 게이트 및 플로팅 게이트를 수반하는 본 발명의 일 실시예에 따른 메모리 셀의 단면도이다.
도 3은 그들 사이의 향상된 커플링 비율을 갖는 별도의 커플링 게이트 및 플로팅 게이트를 수반하는 본 발명의 다른 실시예에 따른 메모리 셀의 단면도이다.
도 4a 내지 도 4b는 본 발명에 따른 메모리 셀에 있어서 향상된 커플링 비율을 갖는 커플링 게이트 및 플로팅 게이트를 만들기 위한 제조 단계들의 단면도들이다.
도 5는 본 발명에 따른 메모리 셀을 수반하는 본 발명의 어레이의 평면도이다.
도 2를 참조하면 본 발명에 따른 비휘발성 메모리 셀(50)의 제1 실시예의 단면을 나타낸다. 메모리 셀(50)은 도 1의 메모리 셀(10)과 유사하다. 따라서, 동일한 부분들은 동일한 참조부호들에 의하여 지시될 것이다.
메모리 셀(50)은, P형과 같은 제1 도전형의 반도체 기판(12)으로 형성된다. P 형을 형성하기 위하여 일반적으로 사용되는 주입물(implant)은, 보론(Boron, B11)으로, 대략적으로 2000 옹스트롬(Angstrom)의 깊이로, 기판(12) 내로 주입된다. N형과 같은 제2 도전형의 제1 영역(14)이 기판(12)의 표면, 또는 표면과 가까이에 있다. 역시 제2 도전형의 제2 영역(16)이 제1 영역(14)과 이격되어 있다. 채널 영역(18)이 제1 영역(14)과 제2 영역(16) 사이에 있다. 폴리실리콘으로 이루어진 워드 라인(20)이 채널 영역(18)의 제1 부분 위에 위치한다. 워드 라인(20)은 실리콘 (다이)옥사이드 층(22)에 의하여 채널 영역(18)으로부터 이격된다. 역시 폴리실리콘으로 이루어진, 플로팅 게이트(60)는 워드 라인(20)과 바로 인접하면서 이격되며, 채널 영역(18)의 다른 부분 위에 위치한다. 플로팅 게이트(60)는, 일반적으로 역시 실리콘 (다이)옥사이드로 이루어지는, 다른 절연층(30)에 의하여 채널 영역(18)으로부터 이격된다. 플로팅 게이트(60)는 절연층(30) 상에 놓인(rests on) 하부 면을 갖는다. 플로팅 게이트(60)는 하부 면과 마주보는 상부 면(62)을 갖는다. 플로팅 게이트(60)를 사이에 두고 제1 측벽과 제2 측벽이 있으며, 제1 측벽은 워드 라인(20)에 가장 가깝다. 플로팅 게이트의 상부 면(62)은 평면이 아닌 표면 윤곽을 갖는다. 비-평면 윤곽의 상부 면(62)은 제1 벽으로부터 제2 벽까지 이거나, 그것과는 수직하는, 즉, 페이지의 안과 밖의 방향일 수 있다. 역시 폴리실리콘으로 이루어진 커플링 게이트(70)는 플로팅 게이트(60) 위에 위치하며 다른 절연층(32)에 의하여 플로팅 게이트(60)로부터 절연된다. 커플링 게이트(70)는 하부 면(72)을 갖는다. 절연층(32)은, 절연층(32)과 바로 인접한 하부 면(72)에서 실질적으로 균일한 두께를 갖는다. 따라서, 하부 면(72) 또한 비-평면 윤곽을 가지며, 하부 면(72)의 윤곽은 플로팅 게이트(60) 상부 면(62)의 윤곽을 따른다. 바람직한 실시예에 있어서, 플로팅 게이트(60)의 상부 면(62) 및 커플링 게이트(70)의 하부 면(72) 각각은 계단 형태(step shape)의 윤곽을 갖는다.
플로팅 게이트(60)의 다른 측 상에, 그리고 플로팅 게이트(60)로부터 이격되어, 역시 폴리실리콘으로 이루어진 소거 게이트(28)가 존재한다. 소거 게이트(28)는 제2 영역(16) 위에 위치하며 제2 영역(16)으로부터 절연된다. 또한, 소거 게이트(28)는 커플링 게이트(70)의 다른 측 및 커플링 게이트(70)와 바로 인접하지만 그들로부터 이격된다. 소거 게이트(28)는 플로팅 게이트(60)의 제2 측벽과 인접하며 플로팅 게이트(60) 위로 약간의 돌출부를 갖는다. 메모리 셀(50)의 동작에 있어서, 플로팅 게이트(60) 상에 저장된 전하들 (또는 플로팅 게이트(60) 상의 전하들의 부재) 은 제1 영역(14)과 제2 영역(16) 사이의 전류의 흐름을 제어한다. 플로팅 게이트(60) 상에 전하가 있으면, 플로팅 게이트(60)는 프로그램된다. 플로팅 게이트(60) 상에 전하가 없으면, 플로팅 게이트(60)는 소거된다.
도 2에 나타낸 실시예에 있어서, 메모리 셀(50)의 플로팅 게이트(60)는, 워드 라인 게이트(20)에 인접하고 대략 700 Å 의 두께를 갖는 제1 측벽을 갖는다. 소거 게이트(28)에 인접하는, 제2 측벽은 대략 400 Å 의 두께를 갖는다. 따라서, 제1 측벽이 제2 측벽보다 두껍다.
도 3을 참조하면, 본 발명에 따른 비휘발성 메모리 셀(100)의 제2 실시예의 단면을 나타낸다. 메모리 셀(100)은 도 2의 메모리 셀(50)과 유사하다. 따라서, 동일한 부분들은 동일한 참조부호들에 의하여 지시될 것이다.
메모리 셀(100)은, P형과 같은, 제1 도전형의 반도체 기판(12)으로 형성된다. P 형을 형성하기 위하여 일반적으로 사용되는 주입물은, 보론(B11)으로, 대략적으로 2000 옹스트롬(Angstrom)의 깊이로, 기판(12) 내로 주입된다. N형과 같은 제2 도전형의 제1 영역(14)이 기판(12)의 표면, 또는 기판과 가까이에 있다.
역시 제2 도전형인 제2 영역(16)은 제1 영역(14)과 이격되어 있다. 채널 영역(18)이 제1 영역(14)과 제2 영역(16) 사이에 있다. 폴리실리콘으로 이루어진 워드 라인(20)이 채널 영역(18)의 제1 부분 위에 위치한다. 워드 라인(20)은 실리콘 (다이)옥사이드 층(22)에 의하여 채널 영역(18)으로부터 이격된다. 역시 폴리실리콘으로 이루어진, 플로팅 게이트(60)는 워드 라인(20)과 바로 인접하면서 이격되며, 채널 영역(18)의 다른 부분 위에 위치한다. 플로팅 게이트(60)는, 일반적으로 역시 실리콘 (다이)옥사이드로 이루어지는, 다른 절연층(30)에 의하여 채널 영역(18)으로부터 이격된다. 플로팅 게이트(60)는 절연층(30) 상에 놓인 하부 면을 갖는다. 플로팅 게이트(60)는 하부 면과 마주보는 상부 면(62)을 갖는다. 플로팅 게이트(60)를 사이에 두고 제1 측벽과 제2 측벽이 있으며, 제1 측벽은 워드 라인(20)에 가장 가깝다. 플로팅 게이트의 상부 면(62)은 평면이 아닌 표면 윤곽을 갖는다. 비-평면 윤곽의 상부 면(62)은 제1 벽으로부터 제2 벽까지 이거나, 그것과는 수직하는, 즉, 페이지의 안과 밖의 방향일 수 있다. 역시 폴리실리콘으로 이루어진 커플링 게이트(70)는 플로팅 게이트(60) 위에 위치하며 다른 절연층(32)에 의하여 플로팅 게이트(60)로부터 절연된다. 커플링 게이트(70)는 하부 면(72)을 갖는다. 절연층(32)은, 절연층(32)과 바로 인접한 하부 면(72)에서 실질적으로 균일한 두께를 갖는다. 따라서, 하부 면(72) 또한 비-평면 윤곽을 가지며, 하부 면(72)의 윤곽은 플로팅 게이트(60)의 상부 면(62)의 윤곽을 따른다. 바람직한 실시예에 있어서, 플로팅 게이트(60)의 상부 면(62) 및 커플링 게이트(70)의 하부 면(72) 각각은 계단 형태(step shape)의 윤곽을 갖는다.
플로팅 게이트(60)의 다른 측 상에, 그리고 플로팅 게이트(60)로부터 이격되어, 역시 폴리실리콘으로 이루어진 소거 게이트(28)가 존재한다. 소거 게이트(28)는 제2 영역(16) 위에 위치하며 제2 영역(16)으로부터 절연된다. 또한, 소거 게이트(28)는 커플링 게이트(70)의 다른 측 및 커플링 게이트(70)와 바로 인접하지만 그들로부터 이격된다. 소거 게이트(28)는 플로팅 게이트(60)의 제2 측벽과 인접하며 플로팅 게이트(60) 위로 약간의 돌출부를 갖는다. 메모리 셀(100)의 동작에 있어서, 플로팅 게이트(60) 상에 저장된 전하들 (또는 플로팅 게이트(60) 상의 전하들의 부재) 은 제1 영역(14)과 제2 영역(16) 사이의 전류의 흐름을 제어한다. 플로팅 게이트(60) 상에 전하가 있으면, 플로팅 게이트(60)는 프로그램된다. 플로팅 게이트(60) 상에 전하가 없으면, 플로팅 게이트(60)는 소거된다.
도 3에 나타낸 실시예와 도 2에 나타낸 실시예 사이의 차이는, 도 3에 나타낸 실시예에서는 메모리 셀(50)의 플로팅 게이트(60)에 있어서 워드 라인 게이트(20)와 인접한 제1 측벽이 소거 게이트(28)에 인접한 제2 측벽보다 짧다는 점뿐이다. 따라서, 메모리 셀(50)의 플로팅 게이트(60)는, 워드 라인 게이트(20)와 인접하며 대략 400 Å 의 두께를 갖는 제1 측벽을 갖는다. 소거 게이트(28)와 인접하는 제2 측벽은 대략 700 Å 의 두께를 갖는다.
도 5를 참조하면, 본 발명에 따른 (도 2에 나타낸) 메모리 셀들(50) 또는 (도 3에 나타낸) 메모리 셀들 중 어느 하나를 이용한 메모리 셀들의 어레이(150)의 평면을 나타낸다. 복수의 메모리 셀들(50 또는 100)은, 각 메모리 셀(50 또는 100)이 제1 영역(14)과 그에 연관된 제2 영역(16), 그리고 제1 영역(14)과 제2 영역(16) 사이에 열(column) 방향으로 연장되는 채널 영역(18)에 의하여 정의되도록 배치된다. 나아가, 각 워드 라인(20)은 상이한 열들의 복수의 메모리 셀들(50 또는 100)을 연결하는 행(row) 방향으로 연장된다. 덧붙여, 각 커플링 게이트(70)도 상이한 열들의 복수의 메모리 셀들(50 또는 100)을 연결하는 행 방향으로 연장된다. 각 열에서 커플링 게이트(70)는, 커플링 게이트(70)의 하부 면이 플로팅 게이트(60)의 상부 면의 비-평면 윤곽을 따르면서, 플로팅 게이트(60) 위에 가로 놓인다. 나아가, 소거 게이트(28)는 행 방향으로 연장되며 각 열에서 메모리 셀들(50 또는 100)의 쌍에 의하여 공유된다. 마지막으로, 소거 게이트(28) 하부의, 제2 영역(16)은 상이한 열들의 복수의 메모리 셀들(50 또는 100)을 연결하는 행 방향으로 연장된다.
도 4a를 참조하면, 본 발명에 따른 메모리 셀들(50 또는 100)을 제조하는 방법의 제1 단계를 나타낸다. 메모리 셀(50 또는 100)은 도 1에 나타낸 메모리 셀과 매우 유사하다. 지금까지 설명된 바에 따른 차이점은 오직 플로팅 게이트(60) 상부 면의 윤곽의 형태이다. 따라서, 종국적으로(eventually) 플로팅 게이트(60)를 형성하는 폴리실리콘을 형성하는 단계들 전부는 도 1에 나타낸 플로팅 게이트(24)의 형성에 사용되는 단계들과 동일하다. 산화막(30) 위에 폴리실리콘(60)이 형성된 이후, 폴리실리콘(60)은 평면 형태의 상부 면을 갖는다. 이후에 상부 면(62)은 마스킹의 대상이 되어, 그 후에 상부 면(62)이 식각되어, 상부 면(62)에 있어서 비-평면 형태 윤곽을 갖도록 상부 면(62)에 단차가 생성된다. 상부 면(62)에 생성된 단차는, 종국적으로 소거 게이트(28)에 가장 가까운 제2 측벽보다 워드 라인 게이트(20)에 가장 가까운 제1 측벽이 더 높은 플로팅 게이트(60)를 형성하여, 도 3에 나타낸 바와 같은 형태가 될 수 있으며, 결국 메모리 셀(50)과 같이 된다. 대안적으로, 상부 면(62)에 형성된 단차는, 종국적으로 소거 게이트(28)에 가장 가까운 제2 측벽보다 워드 라인과 가장 가까운 제1 측벽이 더 낮은 플로팅 게이트(60)를 형성하여, 도 3에 나타낸 그것과 반대 형태가 될 수 있으며, 결국 메모리 셀(100)과 같이 된다.
플로팅 게이트(60)의 상부 면(62)이 비-평면 상부 면(62)을 형성하도록 식각된 이후, 절연 물질(32)의 층이 증착된다. 절연 물질(32)은 플로팅 게이트(60) 상부 면(62)의 비-평면 윤곽의 형태를 균일하게 따르도록 하는 두께로 형성된다. 결과적인 구조가 도 4a에 나타나 있다.
이에 따라서, 종국적으로 커플링 게이트(70)를 형성하는 폴리실리콘의 층(70)이 증착된다. 층(70)은 절연 층(32)에 바로 인접하며 플로팅 게이트의 상부 면(62)의 비-평면 윤곽의 형태를 따르는 하부 면을 갖는다. 결과적인 구조가 도 4b에 나타나 있다.
커플링 게이트 폴리실리콘이 증착된 이후에 플로팅 게이트(10)를 만들기 위하여 사용되는 동일한 제조 단계들에 대하여 그에 따라서 구조가 처리된다. 그에 따라서 결과적인 메모리 셀(50 또는 100)이 형성된다.
상술한 바로부터 플로팅 게이트의 상부 면(62)이 비-평면 윤곽을 갖고 커플링 게이트(72)의 하부 면이 그 비-평면 윤곽을 따르기 때문에, 플로팅 게이트(60)와 커플링 게이트(70)의 선형 수치의 증가 없이 플로팅 게이트(60)와 커플링 게이트(70) 사이의 커플링 비율에 있어서의 증가가 형성되는 것을 알 수 있다.

Claims (20)

  1. 상면(top surface)을 갖는 제1 도전형의 반도체 기판;
    상기 기판 내에서 상기 상면을 따르는 제2 도전형의 제1 영역;
    상기 제1 영역과 이격되고, 상기 기판 내에서 상기 상면을 따르는, 상기 제2 도전형의 제2 영역;
    상기 제1 영역과 상기 제2 영역 사이의 채널 영역;
    상기 채널 영역의 제1 부분 위에 위치하고 상기 제1 영역에 바로 인접하며, 제1 절연층에 의하여 상기 채널 영역으로부터 이격되는 워드 라인 게이트;
    상기 채널 영역의 다른 부분 위에 위치하며, 제2 절연층에 의하여 상기 채널 영역으로부터 이격되는 하부 면 및 상기 하부 면을 마주보는 상부 면을 갖고, 상기 워드 라인 게이트와 인접하면서도 이격된 제1 측벽 및 상기 제1 측벽을 마주보는 제2 측벽을 갖는 플로팅 게이트 (상기 상부 면은 상기 제1 측벽으로부터 상기 제2 측벽까지 비-평면 윤곽(non-planar contour)을 가짐);
    상기 플로팅 게이트의 상기 상부 면 위에 위치하며 제3 절연층에 의하여 상기 상부 면으로부터 이격되고, 상기 플로팅 게이트의 상기 상부 면의 상기 윤곽을 따르는 윤곽을 갖는 하부 면을 갖는 커플링 게이트; 및
    상기 플로팅 게이트의 상기 제2 측벽에 인접하여 위치하며, 상기 제2 영역 위에 위치하며, 상기 제2 영역으로부터 이격되는 소거 게이트를 포함하는 비휘발성 메모리 셀.
  2. 청구항 1에 있어서,
    상기 플로팅 게이트의 상기 상부 면은 단차와 같은 비-평면 윤곽을 갖는 메모리 셀.
  3. 청구항 2에 있어서,
    상기 소거 게이트는 상기 플로팅 게이트 일부에 대하여 돌출되는 메모리 셀.
  4. 청구항 2에 있어서,
    상기 제1 측벽은 상기 제2 측벽보다 높은 메모리 셀.
  5. 청구항 2에 있어서,
    상기 제2 측벽은 상기 제1 측벽보다 높은 메모리 셀.
  6. 상면(top surface)을 갖는 제1 도전형의 반도체 기판;
    메모리 셀들 각각이 상기 기판 내에서 상기 상면을 따르는 제2 도전형의 제1 영역; 상기 제1 영역과 열 방향으로 이격되고, 상기 기판 내에서 상기 상면을 따르는, 상기 제2 도전형의 제2 영역을 포함하며,(상기 제1 영역과 상기 제2 영역 사이에 채널 영역을 가지며, 상기 채널 영역 각각은 상기 제1 영역과 바로 인접하는 제1 부분 및 제2 부분을 가짐), 복수의 행들 및 복수의 열들의 어레이로 배치된 복수의 메모리 셀들;
    채널 영역들의 복수의 상기 제1 부분 위에 위치하면서 제1 절연층에 의하여 각 채널 영역으로부터 이격되고, 상기 열 방향과 수직하는 행 방향으로 연장되는 워드 라인 게이트;
    상기 채널 영역의 상기 제2 부분 위에 위치하며, 제2 절연층에 의하여 상기 채널 영역으로부터 이격되는 하부 면 및 상기 하부 면을 마주보는 상부 면을 갖고, 상기 워드 라인 게이트와 인접하면서도 이격된 제1 측벽 및 상기 제1 측벽을 마주보는 제2 측벽을 갖는 플로팅 게이트 (상기 상부 면은 상기 제1 측벽으로부터 상기 제2 측벽까지 비-평면 윤곽을 가짐);
    복수의 플로팅 게이트들의 상기 상부 면 위에 위치하면서 제3 절연층에 의하여 그들로부터 절연되며, 상기 플로팅 게이트의 상기 상부 면의 상기 윤곽을 따르는 윤곽을 갖는 하부 면을 갖고, 상기 행 방향으로 연장되는 커플링 게이트; 및
    복수의 열들을 가로지르는 상기 행 방향으로 연장되며 복수의 플로팅 게이트들의 상기 제2 측벽과 인접하여 위치하고, 상기 제2 영역 위에 위치하면서 상기 제2 영역으로부터 이격되는 소거 게이트를 포함하는 비휘발성 메모리 셀들의 어레이.
  7. 청구항 5에 있어서,
    상기 제2 영역은 복수의 열들을 가로지르는 상기 행 방향으로 연장되는 어레이.
  8. 청구항 7에 있어서,
    상기 플로팅 게이트 각각의 상기 상부 면은 단차와 같은 비-평면 윤곽을 갖는 어레이.
  9. 청구항 8에 있어서,
    상기 소거 게이트는 상기 복수의 플로팅 게이트들 각각의 일부에 대하여 돌출되는 어레이.
  10. 청구항 8에 있어서,
    각 플로팅 게이트의 상기 제1 측벽은 상기 각각의 플로팅 게이트의 제2 측벽보다 높은 어레이.
  11. 청구항 8에 있어서,
    각 플로팅 게이트의 상기 제2 측벽은 각 플로팅 게이트의 상기 제1 측벽보다 높은 어레이.
  12. 상면을 갖는 제1 도전형의 반도체 기판;
    상기 기판 내에서 상기 상면을 따르는 제2 도전형의 제1 영역;
    상기 제1 영역과 이격되고, 상기 기판 내에서 상기 상면을 따르는, 상기 제2 도전형의 제2 영역;
    상기 제1 영역과 상기 제2 영역 사이의 채널 영역;
    상기 채널 영역의 제1 부분 위에 위치하고 상기 제1 영역에 바로 인접하며, 제1 절연층에 의하여 상기 채널 영역으로부터 이격되는 워드 라인 게이트;
    상기 채널 영역의 다른 부분 위에 위치하며, 제2 절연층에 의하여 상기 채널 영역으로부터 이격되는 하부 면 및 상기 하부 면을 마주보는 상부 면을 갖고, 상기 워드 라인 게이트와 인접하면서도 이격된 제1 측벽 및 상기 제1 측벽을 마주보는 제2 측벽을 갖는 플로팅 게이트 (상기 상부 면은 상기 제1 측벽으로부터 상기 제2 측벽까지 비-평면 윤곽을 가짐);
    상기 제1 측벽으로부터 상기 제2 측벽까지 균일한 두께를 가지면서 연장되는, 상기 플로팅 게이트의 상기 상부 면 상의 제3 절연층;
    상기 제3 절연층 위에 위치하는 커플링 게이트; 및
    상기 플로팅 게이트의 상기 제2 측벽에 인접하여 위치하며, 상기 제2 영역 위에 위치하면서 상기 제2 영역으로부터 절연되는 소거 게이트를 포함하는 비휘발성 메모리 셀.
  13. 청구항 12에 있어서,
    상기 플로팅 게이트의 상기 상부 면은 단차와 같은 비-평면 윤곽을 갖는 메모리 셀.
  14. 청구항 13에 있어서,
    상기 소거 게이트는 상기 플로팅 게이트의 일부에 대하여 돌출되는 메모리 셀.
  15. 청구항 14에 있어서,
    상기 제1 측벽은 상기 제2 측벽보다 높은 메모리 셀.
  16. 청구항 14에 있어서,
    상기 제2 측벽은 상기 제1 측벽보다 높은 메모리 셀.
  17. 반도체 기판 상의 제1 절연층 상에, 평면 윤곽을 수반하는 상면을 갖는, 제1 폴리실리콘 층을 형성하는 단계;
    비-평면 윤곽을 제조하기 위하여 상기 제1 폴리실리콘 층의 상기 상면을 식각하는 단계;
    상기 제1 폴리실리콘 층의 상기 상면 상에, 상기 상면 위에 실질적으로 균일한 두께로, 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에, 상기 제1 폴리실리콘 층의 상기 상면의 비-평면 윤곽을 실질적으로 따르는 윤곽을 수반하는 바닥 면을 갖는, 제2 폴리실리콘 층을 형성하는 단계;
    커플링 게이트 및 플로팅 게이트를 각각 형성하기 위하여, 상기 제2 폴리실리콘 층, 상기 제2 절연층, 및 상기 제2 폴리실리콘 층을 마스킹하고 자르는 단계;
    상기 커플링 게이트 및 상기 플로팅 게이트의 마주보는 측들(sides) 상에 각각 인접하여, 워드 라인 게이트 및 소거 게이트를 형성하는 단계;
    상기 기판 내에 소스 및 드레인 영역들을 형성하는 단계를 포함하는 비휘발성 메모리 셀의 제조 방법.
  18. 청구항 17에 있어서,
    상기 제1 폴리실리콘 층의 상기 상면의 상기 비-평면 윤곽은 단차를 갖는 방법.
  19. 청구항 18에 있어서,
    상기 소스는 상기 소거 게이트의 밑에 형성되는 방법.
  20. 청구항 18에 있어서, 상기 드레인은 상기 워드 라인 게이트에 인접하여 형성되는 방법.
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