JP2014529907A - ゲート間結合比の改善された浮動ゲートと結合ゲートを有する不揮発性メモリセル - Google Patents

ゲート間結合比の改善された浮動ゲートと結合ゲートを有する不揮発性メモリセル Download PDF

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Abstract

スプリットゲートを有する不揮発性メモリセルにおいて、浮動ゲートと結合／制御ゲートが相補的な非平面状の形状を有している、不揮発性メモリセル。形状は、段形状としてもよい。その様なセルのアレイ及びセルを製造する方法も開示されている。【選択図】図２

Description

本発明は、浮動ゲートと結合ゲートを有する不揮発性メモリセルにおいて、浮動ゲートと結合ゲートの間の結合比を高めた不揮発性メモリセルに関する。
電荷を蓄えておくための浮動ゲートを有する不揮発性メモリセルは、当技術でよく知られている。図１を参照すると、先行技術の不揮発性メモリセル１０の断面図が示されている。メモリセル１０は、Ｐ型の様な第１の導電性型式の半導体基板１２を備えている。基板１２の表面又はその付近には、Ｎ型の様な第２の導電性型式の第１領域１４が在る。これも第２の導電性型式の第２領域１６が第１領域１４から間隔をあけて配置されている。第１領域１４と第２領域１６の間にチャネル領域１８が在る。チャネル領域１８の第１の部分の上方にポリシリコンで作られているワードライン２０が配置されている。ワードライン２０は、チャネル領域１８から、（二）酸化シリコン層２２によって分離されている。ワードライン２０に間近に隣接し且つワードライン２０から間隔をあけて、やはりポリシリコンで作られている浮動ゲート２４が、チャネル領域１８の別の部分の上方に配置されている。浮動ゲート２４は、チャネル領域１８から、典型的にはやはり（二）酸化シリコンの層である別の絶縁層３０によって分離されている。同様にポリシリコンで作られている結合ゲート２６が、浮動ゲート２４の上方に配置されていて、浮動ゲート２４から別の絶縁層３２によって絶縁されている。浮動ゲート２４のもう一方の側には、やはりポリシリコンで作られている消去ゲート２８が、浮動ゲート２４から間隔をあけて配置されている。消去ゲート２８は、第２領域１６の上方に配置されていて、第２領域から絶縁されている。消去ゲート２８は、結合ゲート２６にも間近に隣接しているが、結合ゲート２６から当該結合ゲート２６のもう一方の側に対し間隔をあけて配置されている。消去ゲート２８は、浮動ゲート２４の上方に僅かな張り出しを有している。メモリセル１０の動作では、浮動ゲート２４に蓄えられている電荷（又は浮動ゲート２４上の電荷の不存在）が、第１領域１４と第２領域１６の間の電流の流れを制御する。浮動ゲート２４がその上に電荷を有している場合、浮動ゲート２４はプログラムされている。浮動ゲート２４がその上方に電荷を有していない場合、浮動ゲート２４は消去されている。メモリセル１０は、米国特許第７，８６８，３７５号及び米国特許第６，７４７，３１０号にくまなく開示されており、それらの開示をここにそっくりそのまま参考文献として援用する。
メモリセル１０は以下の様に動作する。浮動ゲート２４に電荷を蓄えさせるプログラミング動作時、パルスの形状をした第１の正電圧がワードライン２０に印加されて、チャネル領域１８のワードライン２０下の部分を導電性にさせる。同様にパルスの形状をした第２の正電圧が結合ゲート２６に印加される。やはりパルスの形状をした第３の正電圧が消去ゲート２８に印加される。同様にパルスの形状をした差電圧が第１領域１４と第２領域１６の間に印加される。第１の正電圧、第２の正電圧、第３の正電圧、及び差電圧は、全て、実質的に同時に印加され、実質的に同時に終結する。第１領域１４からの電子は、第２領域１６の正電圧へ引き付けられる。それら電子が浮動ゲート２４に近づくと、電子は結合ゲート２６及び消去ゲート２８に印加された電圧によって引き起こされる電場の急激な増加を経験し、電荷が浮動ゲート２４側へ注入されてしまう。こうして、ホット電子注入のメカニズムを通じてプログラミングが起こる。
電荷を浮動ゲート２４から離脱させる消去動作時、高い正電圧が消去ゲート２８に印加される。接地電圧が結合ゲート２６及び／又はワードライン２０に印加されてもよい。浮動ゲート２４の電荷は、浮動ゲート２４と消去ゲート２８の間の絶縁層を貫くトンネリングによって消去ゲート２８へ引き付けられる。具体的には、浮動ゲート２４は、消去ゲート２８に面する鋭い先端を備えて形成されており、それにより、浮動ゲート２４からの電子が当該先端を通じて浮動ゲート２４と消去ゲート２８の間の絶縁層を貫いて消去ゲート２８側へトンネルするファウラー-ノルトハイムトンネリングが促される。米国特許７，８６８，３７５号及び米国特許第６，７４７，３１０号に開示されている様に、浮動ゲート２４の側壁と浮動ゲート２４の上面の間に鋭い縁又は先端を有していることは、電子が消去動作時に浮動ゲート２４から消去ゲート２８へより容易にトンネルできるようになるので有利であろう。
読み出し動作時、第１の正電圧がワードライン２０に印加されてチャネル領域１８のワードライン２０下方の部分をオンにする。第２の正電圧が結合ゲート２６に印加される。差電圧が第１領域１４及び第２領域１６へ印加される。浮動ゲート２４がプログラムされていたなら、即ち、浮動ゲート２４が電子を蓄えているなら、結合ゲート２６に印加された第２の正電圧は、浮動ゲート２４に蓄えられている負電荷を乗り越えることができず、チャネル領域１８の浮動ゲート２４下方の部分は非導電性のままとなる。而して、第１領域１４と第２領域１６の間には、電流が流れないか又は最小量の電流しか流れないことになる。また一方で、浮動ゲート２４がプログラムされていなかったら、即ち、浮動ゲート２４が中性のままであるなら、又は恐らくは幾つかの正孔を蓄えている場合でも、結合ゲート２６に印加された第２の正電圧は、チャネル領域１８の浮動ゲート２４下方の部分を導電性にさせることができる。而して、第１領域１４と第２領域１６の間に電流が流れることになる。
上記動作から分かるように、重要なパラメータの１つは、結合ゲート２６と浮動ゲート２４の間の結合比である。例えば、プログラミング動作時、結合ゲート２６にプログラミングパルスが印加されると、結合ゲート２６は浮動ゲートに容量結合される。図１に示されている先行技術のメモリセル１０では、浮動ゲート２４は平面輪郭を持つ上側表面を有し、結合ゲート２６の方は、同じ平面輪郭を持つ下側表面を有している。メモリセル１０がスケールされる際、即ち、その幾何学形状が縮められると、結合ゲート２６と浮動ゲート２４の間の容量結合の寸法が減少する。故に、有効な動作を持ち続けるには、結合ゲート２６と浮動ゲート２４の間の結合比を、浮動ゲート２４又は結合ゲート２６のサイズを増加させること無しに高めることが望ましい。
米国特許第７，８６８，３７５号 米国特許第６，７４７，３１０号
このため、本発明では、不揮発性メモリセルは、上面を有する第１の導電性型式の半導体基板を有している。第２の導電性型式の第１領域が、基板中に上面に沿って在る。第２の導電性型式の第２領域が、基板中に上面に沿って第１領域から間隔をあけて配置されている。第１領域と第２領域の間にチャネル領域が在る。チャネル領域の第１領域に間近に隣接する第１の部分の上方にワードラインゲートが配置されている。ワードラインゲートは、第１の絶縁層によってチャネル領域から分離されている。チャネル領域の別の部分の上方に浮動ゲートが配置されている。浮動ゲートは、第２の絶縁層によってチャネル領域から分離されている下側表面、及び下側表面とは反対側の上側表面を有している。浮動ゲートは、更に、ワードラインゲートに隣接してはいるがワードラインゲートから分離されている第１側壁、及び第１側壁とは反対側の第２側壁を有している。浮動ゲートの上側表面は、第１側壁から第２側壁にかけて非平面状の輪郭を有している。浮動ゲートの上側表面の上方には、結合ゲートが配置されていて、第３の絶縁層によって浮動ゲートから絶縁されている。結合ゲートは、浮動ゲートの上側表面の輪郭に沿う輪郭を持つ下側表面を有している。浮動ゲートの第２側壁に隣接して、消去ゲートが配置されている。消去ゲートは、第２領域の上方に配置されていて、第２領域から絶縁されている。
本発明は、上述のメモリセルのアレイ及び上述のメモリセルを作る方法にも関する。
電荷を蓄えるための浮動ゲート及び離れた結合ゲートを有する、先行技術の不揮発性メモリセルの断面図である。 ゲート間結合比の改善された浮動ゲート及び離れた結合ゲートを有する本発明の１つの実施形態のメモリセルの断面図である。 ゲート間結合比の改善された浮動ゲート及び離れた結合ゲートを有する本発明の別の実施形態のメモリセルの断面図である。 本発明のメモリセルの改善された結合比を有する浮動ゲート及び結合ゲートを作るための加工工程の断面図である。 本発明のメモリセルの改善された結合比を有する浮動ゲート及び結合ゲートを作るための加工工程の断面図である。 本発明のメモリセルを有する本発明のアレイの上面図である。
図２を参照すると、本発明の不揮発性メモリセル５０の第１の実施形態の断面図が示されている。メモリセル５０は、図１に示されているメモリセル１０に類似している。よって、同様の部分は同様の番号を付して示すことにする。
メモリセル５０は、Ｐ型の様な第１の導電性型式の半導体基板１２に形成されている。Ｐ型を形成するのに使用される典型的なインプラントはホウ素Ｂ１１であって、それは基板１２の中へ大凡２０００オングストロームの深さまで打ち込まれている。基板１２の表面又はその付近には、Ｎ型の様な第２の導電性型式の第１領域１４が在る。これも第２の導電性型式の第２領域１６が第１領域１４から間隔をあけて配置されている。第１領域１４と第２領域１６の間にチャネル領域１８が在る。チャネル領域１８の第１の部分の上方にポリシリコンで作られているワードライン２０が配置されている。ワードライン２０は、チャネル領域１８から、（二）酸化シリコン層２２によって分離されている。ワードライン２０に間近に隣接し且つワードライン２０から間隔をあけて、やはりポリシリコンで作られている浮動ゲート６０が、チャネル領域１８の別の部分の上方に配置されている。浮動ゲート６０は、チャネル領域１８から、典型的にはやはり（二）酸化シリコンの層である別の絶縁層３０によって分離されている。浮動ゲート６０は、絶縁層３０に載っている下側表面を有している。浮動ゲート６０は、下側表面とは反対側の上側表面６２を有している。浮動ゲート６０の互いに反対側には、第１側壁と一側壁が在り、ワードラインゲート２０に最も近接している側を第１側壁とする。浮動ゲートの上側表面６２は、非平面状である表面輪郭を有している。上側表面６２の輪郭の非平面性は、第１壁から第２壁にかけてであってもよいし、それに垂直な方向即ち紙面の奥−手前の方向とすることもできる。浮動ゲート６０の上方には、同様にポリシリコンで作られている結合ゲート７０が配置されていて、浮動ゲート６０から別の絶縁層３２によって絶縁されている。結合ゲート７０は、下側表面７２を有している。絶縁層３２は、絶縁層３２に間近に隣接する下側表面７２に係る厚さが実質的に均一である。而して、下側表面７２も、浮動ゲート６０の上側表面６２の輪郭に沿い、非平面状の輪郭を下側表面７２の輪郭として有している。或る好適な実施形態では、浮動ゲート６０の上側表面６２と結合ゲート７０の下側表面７２のそれぞれは輪郭が段形状になっている。
浮動ゲート６０のもう一方の側には、やはりポリシリコンで作られている消去ゲート２８が、浮動ゲート２４から間隔をあけて配置されている。消去ゲート２８は、第２領域１６の上方に配置されていて、第２領域から絶縁されている。消去ゲート２８は、更に、結合ゲート７０に間近に隣接しているが、結合ゲート７０から当該結合ゲート７０のもう一方の側に対して間隔をあけて配置されている。消去ゲート２８は、浮動ゲート６０の第２側壁に隣接していて、浮動ゲート６０の上方に僅かな張り出しを有している。メモリセル５０の動作では、浮動ゲート６０に蓄えられている電荷（又は浮動ゲート６０上の電荷の不存在）が、第１領域１４と第２領域１６の間の電流の流れを制御する。浮動ゲート６０がその上に電荷を有している場合、浮動ゲート６０はプログラムされている。浮動ゲート６０がその上方に電荷を有していない場合、浮動ゲート６０は消去されている。
図２に示されている実施形態では、メモリセル５０の浮動ゲート６０は、その第１側壁が、ワードラインゲート２０に隣接していて、約７００Åの厚さを有している。消去ゲート２８に隣接している第２側壁は、約４００Åの厚さを有している。而して、第１側壁は第２側壁より厚肉である。
図３を参照すると、本発明の不揮発性メモリセル１００の第２の実施形態の断面図が示されている。メモリセル１００は、図２に示されているメモリセル５０に類似している。よって、同様の部分は同様の番号を付して示すことにする。
メモリセル１００は、Ｐ型の様な第１の導電性型式の半導体基板１２に形成されている。Ｐ型を形成するのに使用される典型的なインプラントはホウ素Ｂ１１であって、それは基板１２の中へ大凡２０００オングストロームの深さまで打ち込まれている。基板１２の表面又はその付近には、Ｎ型の様な第２の導電性型式の第１領域１４が在る。これも第２の導電性型式の第２領域１６が第１領域１４から間隔をあけて配置されている。第１領域１４と第２領域１６の間にチャネル領域１８が在る。チャネル領域１８の第１の部分の上方にポリシリコンで作られているワードライン２０が配置されている。ワードライン２０は、チャネル領域１８から、（二）酸化シリコン層２２によって分離されている。ワードライン２０に間近に隣接し且つワードライン２０から間隔をあけて、やはりポリシリコンで作られている浮動ゲート６０が、チャネル領域１８の別の部分の上方に配置されている。浮動ゲート６０は、チャネル領域１８から、典型的にはやはり（二）酸化シリコンの層である別の絶縁層３０によって分離されている。浮動ゲート６０は、絶縁層３０に載っている下側表面を有している。浮動ゲート６０は、下側表面とは反対側の上側表面６２を有している。浮動ゲート６０の互いに反対側の側面には、第１側壁と一側壁が在り、ワードラインゲート２０に最も近接している側を第１側壁とする。浮動ゲートの上側表面６２は、非平面状である表面輪郭を有している。上側表面６２の輪郭の非平面性は、第１壁から第２壁にかけてであってもよいし、それに垂直な方向即ち紙面の奥−手前の方向とすることもできる。浮動ゲート６０の上方には、同様にポリシリコンで作られている結合ゲート７０が配置されていて、浮動ゲート６０から別の絶縁層３２によって絶縁されている。結合ゲート７０は、下側表面７２を有している。絶縁層３２は、絶縁層３２に間近に隣接する下側表面７２に係る厚さが実質的に均一である。而して、下側表面７２も、浮動ゲート６０の上側表面６２の輪郭に沿い、非平面状の輪郭を下側表面７２の輪郭として有している。或る好適な実施形態では、浮動ゲート６０の上側表面６２と結合ゲート７０の下側表面７２のそれぞれは輪郭が段形状になっている。
浮動ゲート６０のもう一方の側には、やはりポリシリコンで作られている消去ゲート２８が、浮動ゲート２４から間隔をあけて配置されている。消去ゲート２８は、第２領域１６の上方に配置されていて、第２領域から絶縁されている。消去ゲート２８は、更に、結合ゲート７０に間近に隣接しているが、結合ゲート７０から当該結合ゲート７０のもう一方の側に対して間隔をあけて配置されている。消去ゲート２８は、浮動ゲート６０の第２側壁に隣接していて、浮動ゲート６０の上方に僅かな張り出しを有している。メモリセル１００の動作では、浮動ゲート６０に蓄えられている電荷（又は浮動ゲート６０上の電荷の不存在）が、第１領域１４と第２領域１６の間の電流の流れを制御する。浮動ゲート６０がその上方に電荷を有している場合、浮動ゲート６０はプログラムされている。浮動ゲート６０がその上方に電荷を有していない場合、浮動ゲート６０は消去されている。
図３に示されている実施形態と図２に示されている実施形態の唯一の相違は、図３に示されている実施形態では、メモリセル５０の浮動ゲート６０は、ワードラインゲート２０に隣接しているその第１側壁が、消去ゲート２８に隣接しているその第２側壁よりも短くなっていることである。よって、メモリセル５０の浮動ゲート６０は、その第１側壁が、ワードラインゲート２０に隣接していて、約４００Åの厚さを有している。消去ゲート２８に隣接している第２側壁は、約７００Åの厚さを有している。
図５を参照すると、本発明のメモリセル５０（図２に示す）又はメモリセル１００（図３に示す）の何れかを使用しているメモリセルのアレイ１５０の上面図が示されている。複数のメモリセル５０又は１００は、第１領域１４とその関連付けられる第２領域とそれらの間のチャネル領域１８とによって画定されるそれぞれのメモリセル５０又は１００が列方向に延びるように配列されている。また、それぞれのワードライン２０は、異なる列の複数のメモリセル５０又は１００を接続して行方向に延びている。加えて、それぞれの結合ゲート７０も、異なる列の複数のメモリセル５０又は１００を接続して行方向に延びている。結合ゲート７０は、各列の浮動ゲート６０上に横たわっていて、結合ゲート７０の下側表面は浮動ゲート６０の上側表面の非平面状の輪郭に沿っている。また、消去ゲート２８は、行方向に延びていて、各列の一対のメモリセル５０又は１００によって共有されている。最後に、消去ゲート２８の下の第２領域１６は、異なる列の複数のメモリセル５０又は１００を接続して行方向に延びている。
図４（ａ）を参照すると、本発明のメモリセル５０又は１００の何れかを作る方法の第１の工程が示されている。メモリセル５０又は１００は、図１に示されているメモリセル１０に非常に似ている。これまでに論じられている様に唯一の相違は、浮動ゲート６０の上側表面の輪郭の形状である。よって、浮動ゲート６０を最終的に形成するポリシリコンの形成における工程は全て、図１に示されている浮動ゲート２４の形成で使用されている工程と同じである。ポリシリコン６０は、酸化物層３０上に形成された後、その上側表面は平面形状をしている。上側表面６２は次いでマスキング工程を施され、次いで上側表面６２がエッチングされて、上側表面６２に段が作成され、その結果、上側表面６２に非平面状の輪郭がもたらされる。上側表面６２に作成される段は、図３に示されている形状とすることができ、すると最終的に、ワードラインゲート２０に最も近接する第１側壁が消去ゲート２８に最も近接する第２側壁よりも背高になった浮動ゲート６０が形成され、メモリセル５０がもたらされる。代わりに、上側表面に作成される段は、図３に示されているものと逆の形状とすることができ、すると最終的に、ワードライン２０に最も近接する第１側壁が消去ゲート２８に最も近接する第２側壁よりも背低になった浮動ゲート６０が形成され、メモリセル１００がもたらされる。
浮動ゲート６０の上側表面６２をエッチングして非平面状の上側表面６２を形成した後、次いで絶縁材料３２の層を堆積させる。絶縁材料３２の厚さは、浮動ゲート６０の上側表面６２の非平面状輪郭の形状に均一に沿う厚さである。得られた構造が図４ａに示されている。
その後、最終的に結合ゲート７０を形成するポリシリコン７０の層を堆積させる。層７０は、絶縁層３２に間近に隣接していて浮動ゲートの上側表面６２の非平面状輪郭の形状に沿う下側表面を有している。得られた構造が図４ｂに示されている。
その後、構造は、結合ゲートポリシリコンを堆積させた後の、浮動ゲート１０の作製で使用されるのと同じ加工工程に準じて加工される。その結果としてのメモリセル５０又は１００がかくして形成される。
以上より、浮動ゲートの上側表面６２が非平面状の輪郭を有し、結合ゲート７２の下側表面が当該非平面状輪郭の形状に沿っているために、浮動ゲート６０と結合ゲート７０の間の結合比の増加は、浮動ゲート６０及び結合ゲート７０の直線寸法を増加させること無しに生み出される、ということが理解されよう。
１２ 半導体基板
１４ 第１領域
１６ 第２領域
１８ チャネル領域
２０ ワードライン
２２ （二）酸化シリコン層
２８ 消去ゲート
３０ （二）酸化シリコン層、絶縁層
３２ 絶縁層
５０、１００ 不揮発性メモリセル
６０ 浮動ゲート
６２ 浮動ゲートの上側表面
７０ 結合ゲート
７２ 結合ゲートの下側表面
１５０ メモリセルのアレイ

Claims (20)

  1. 不揮発性メモリセルにおいて、
    上面を有する第１の導電性型式の半導体基板と、
    前記基板中の、前記上面に沿った第２の導電性型式の第１領域と、
    前記基板中の、前記上面に沿った、前記第１領域から間隔をあけて配置されている前記第２の導電性型式の第２領域と、
    前記第１領域と前記第２領域の間のチャネル領域と、
    前記チャネル領域の、前記第１領域に間近に隣接している第１部分の上方に配置されているワードラインゲートであって、第１の絶縁層によって前記チャネル領域から離隔されているワードラインゲートと、
    前記チャネル領域の別の部分の上方に配置されている浮動ゲートであって、第２の絶縁層によって前記チャネル領域から分離されている下側表面及び前記下側表面とは反対側の上側表面を有し、且つ、前記ワードラインゲートに隣接してはいるが当該ワードラインゲートから分離されている第１側壁及び前記第１側壁とは反対側の第２側壁を有しており、前記上側表面は前記第１側壁から前記第２側壁にかけて非平面状の輪郭を有している、浮動ゲートと、
    前記浮動ゲートの前記上側表面の上方に配置されていて第３の絶縁層によってそれから絶縁されている結合ゲートであって、前記浮動ゲートの前記上側表面の前記輪郭に沿う輪郭を持つ下側表面を有している結合ゲートと、
    前記浮動ゲートの前記第２側壁に隣接して配置されている消去ゲートであって、前記第２領域の上方に配置されていてそれから絶縁されている消去ゲートと、を備えている不揮発性メモリセル。
  2. 前記浮動ゲートの前記上側表面は、段に似た非平面状の輪郭を有している、請求項１に記載のメモリセル。
  3. 前記消去ゲートは、前記浮動ゲートの一部分に張り出している、請求項２に記載のメモリセル。
  4. 前記第１側壁は、前記第２側壁より背高である、請求項２に記載のメモリセル。
  5. 前記第２側壁は、前記第１側壁より背高である、請求項２に記載のメモリセル。
  6. 不揮発性メモリセルのアレイにおいて、
    上面を有する第１の導電性型式の半導体基板と、
    複数の行と複数の列を有するアレイに配列された複数のメモリセルであって、前記メモリセルのそれぞれは、前記基板中の、前記上面に沿った第２の導電性型式の第１領域と、前記基板中の、前記上面に沿った、列方向に前記第１領域から間隔をあけて配置されている前記第２の導電性型式の第２領域と、を備え、前記第１領域と前記第２領域の間にはチャネル領域が在り、前記チャネル領域のそれぞれが第１部分と第２部分を有しており、前記第１部分は前記第１領域に間近に隣接している、複数のメモリセルと、
    チャネル領域の複数の前記第１部分の上方に配置されている、列方向に直交して行方向に延びるワードラインゲートであって、第１の絶縁層によってそれぞれのチャネル領域から離隔されているワードラインゲートと、
    それぞれのチャネル領域の前記第２部分の上方に配置されている浮動ゲートであって、第２の絶縁層によって前記チャネル領域から分離されている下側表面及び前記下側表面とは反対側の上側表面を有し、且つ、前記ワードラインゲートに隣接してはいるが当該ワードラインゲートから分離されている第１側壁及び前記第１側壁とは反対側の第２側壁を有しており、前記上側表面は前記第１側壁から前記第２側壁にかけて非平面状の輪郭を有している、浮動ゲートと、
    行方向に延びていて、複数の浮動ゲートの前記上側表面の上方に配置されていて、第３の絶縁層によってそれから絶縁されている結合ゲートであって、前記浮動ゲートの前記上側表面の前記輪郭に沿う輪郭を持つ下側表面を有している結合ゲートと、
    複数の列を跨いで前記行方向に延びていて、複数の浮動ゲートの前記第２側壁に隣接して配置されている消去ゲートであって、前記第２領域の上方に配置されていてそれから絶縁されている消去ゲートと、を備えている不揮発性メモリセルのアレイ。
  7. 前記第２領域は、複数の列を跨いで前記行方向に延びている、請求項５に記載のアレイ。
  8. 前記浮動ゲートのそれぞれの前記上側表面は、段に似た非平面状の輪郭を有している、請求項７に記載のアレイ。
  9. 前記消去ゲートは、前記複数の浮動ゲートのそれぞれの一部分に張り出している、請求項８に記載のアレイ。
  10. それぞれの浮動ゲートの前記第１側壁は、前記浮動ゲートのそれぞれの前記第２側壁より背高である、請求項８に記載のアレイ。
  11. それぞれの浮動ゲートの前記第２側壁は、それぞれの浮動ゲートの前記第１側壁より背高である、請求項８に記載のアレイ。
  12. 不揮発性メモリセルにおいて、
    上面を有する第１の導電性型式の半導体基板と、
    前記基板中の、前記上面に沿った第２の導電性型式の第１領域と、
    前記基板中の、前記上面に沿った、前記第１領域から間隔をあけて配置されている前記第２の導電性型式の第２領域と、
    前記第１領域と前記第２領域の間のチャネル領域と、
    前記チャネル領域の、前記第１領域に間近に隣接している第１部分の上方に配置されているワードラインゲートであって、第１の絶縁層によって前記チャネル領域から離隔されているワードラインゲートと、
    前記チャネル領域の別の部分の上方に配置されている浮動ゲートであって、第２の絶縁層によって前記チャネル領域から分離されている下側表面及び前記下側表面とは反対側の上側表面を有し、且つ、前記ワードラインゲートに隣接してはいるが当該ワードラインゲートから分離されている第１側壁及び前記第１側壁とは反対側の第２側壁を有しており、前記上側表面は前記第１側壁から前記第２側壁にかけて非平面状の輪郭を有している、浮動ゲートと、
    前記浮動ゲートの前記上側表面上の第３の絶縁層であって、前記第１側壁から前記第２側壁にかけて延びる均一厚さを有している第３の絶縁層と、
    前記第３の絶縁層の上方に配置されている結合ゲートと、
    前記浮動ゲートの前記第２側壁に隣接して配置されている消去ゲートであって、前記第２領域の上方に配置されていてそれから絶縁されている消去ゲートと、を備えている不揮発性メモリセル。
  13. 前記浮動ゲートの前記上側表面は、段に似た非平面状の輪郭を有している、請求項１２に記載のメモリセル。
  14. 前記消去ゲートは、前記浮動ゲートの一部分に張り出している、請求項１３に記載のメモリセル。
  15. 前記第１側壁は、前記第２側壁より背高である、請求項１４に記載のメモリセル。
  16. 前記第２側壁は、前記第１側壁より背高である、請求項１４に記載のメモリセル。
  17. 不揮発性メモリセルを製作する方法において、
    半導体基板上の第１の絶縁層の上に、平面状の輪郭を持つ上面を有している第１のポリシリコン層を形成する段階と、
    前記第１のポリシリコン層の前記上面をエッチングして、非平面状の輪郭を作り出す段階と、
    前記第１のポリシリコン層の前記上面の上に、当該上面から上の厚さが実質的に均一な第２の絶縁層を形成する段階と、
    前記第２の絶縁層の上に、前記第１のポリシリコン層の前記上面の前記非平面状の輪郭に実質的に沿う輪郭を持つ下面を有している第２のポリシリコン層を形成する段階と、
    前記第２のポリシリコン層、前記第２の絶縁層、及び前記第１のポリシリコン層を、マスキングし、切削して、結合ゲートと浮動ゲートをそれぞれ形成する段階と、
    前記結合ゲート及び前記浮動ゲートの隣接する各々反対の側に、ワードラインゲート及び消去ゲートを形成する段階と、
    前記基板中にソース領域及びドレイン領域を形成する段階と、を備えている方法。
  18. 前記第１のポリシリコン層の前記上面の前記非平面状の輪郭は、段を有している、請求項１７に記載の方法。
  19. 前記ソースは、前記消去ゲートの下方に形成される、請求項１８に記載の方法。
  20. 前記ドレインは、前記ワードラインゲートに隣接して形成される、請求項１８に記載の方法。
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