TWI434283B - 快閃記憶體單元以及快閃記憶體單元之操作方法 - Google Patents

快閃記憶體單元以及快閃記憶體單元之操作方法 Download PDF

Info

Publication number
TWI434283B
TWI434283B TW098134237A TW98134237A TWI434283B TW I434283 B TWI434283 B TW I434283B TW 098134237 A TW098134237 A TW 098134237A TW 98134237 A TW98134237 A TW 98134237A TW I434283 B TWI434283 B TW I434283B
Authority
TW
Taiwan
Prior art keywords
potential
charge extraction
extraction region
region
flash memory
Prior art date
Application number
TW098134237A
Other languages
English (en)
Other versions
TW201108233A (en
Inventor
Shing Hwa Renn
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of TW201108233A publication Critical patent/TW201108233A/zh
Application granted granted Critical
Publication of TWI434283B publication Critical patent/TWI434283B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

快閃記憶體單元以及快閃記憶體單元之操作方法
本揭露係關於一種快閃記憶體單元以及該快閃記憶體單元之操作方法，特別係關於一種具有理論最小面積8F2 的多位元快閃記憶體單元以及該多位元快閃記憶體單元的操作方法。
快閃記憶體是一種非揮發性記憶體，因此可容許將資料多次寫入、讀取、以及抹除。快閃記憶體儲存的資料即使在裝置的電源移除後仍能保存。由於快閃記憶體具有上述諸多優點，因此已被廣泛地使用在個人電腦以及電子設備上。其中一種典型的快閃記憶體單元為隧穿氧化物EPROM記憶體單元(Tunnel Oxide EPROM Cell)，或稱為ETOX型記憶體單元(ETOX為英代爾Intel所註冊之商標)。
圖1係一習知之ETOX型記憶體單元10之剖示圖。該ETOX型記憶體單元10包含一基板12(具有一導電型態，例如P型)、設置於該基板12內之一源極區14及一汲極區16(具有相反之導電型態，例如N型)、設置於該基板12上之一閘極絕緣膜18(或稱隧穿絕緣膜)、設置於該源極區14與該汲極區16之閘極絕緣膜18上之一浮置閘極20(浮置閘極)、透過一隔層絕緣膜22而設置於該浮置閘極20上之一控制閘極24(控制閘極)。
在進行快閃記憶體單元之寫入操作時，一低電位(例如0V)可作為電位源VS，施加於基板12上，一高電位VPP(例如12V)則作為控制閘極電位VCG，以及一高電位作為汲極電位VD。因此，在源極區14及汲極區16之間流通一接通電流，在汲極區16附近產生成對的熱電子及熱電洞流。這些電洞(holes)流入基板12而形成基板電流。相對地，熱電子則注入浮置閘極20以完成寫入之操作，提高控制閘極24之臨界值(threshold level)。
資料抹除則可由下述方法實施：施加高電位VPP至源極區14，施加低電位(例如0V)至控制閘極24，並將汲極區16設為浮置狀態。如此，浮置閘極之潛在電位(VFG)係取決於電位源VS及一電容比，其為控制閘極24與浮置閘極20之電容與浮置閘極20與源極區14之電容的比值。因此，Fowler-Nordheim隧穿電流得以通過介於源極區14及浮置閘極20間的隧穿絕緣薄膜18(約10奈米)，浮置閘極20之電子數減少而完成抹除操作(該臨界值則回覆成寫入操作前之狀態)。
本揭露係關於一種具有理論最小面積8F2 的多位元快閃記憶體單元以及該多位元快閃記憶體單元的操作方法。
本揭露之一實施例提供一種快閃記憶體單元，包含設置於一半導體基板中之一第一電荷攫取區及一第二電荷攫取區、設置於該第一電荷攫取區之一第一側之該半導體基板中的一第一摻雜區、設置於該第一電荷攫取區之一第二側之該半導體基板中的一第二摻雜區、隔離該半導體基板與該第一電荷攫取區及該第二電荷攫取區之一第一介電層、設置於該第一電荷攫取區上方之一第一導體、設置於該第二電荷攫取區上方之一第二導體、隔離該第一導體與該第一電荷攫取區且隔離該第二導體與該第二電荷攫取區之一第二介電層，其中該第二電荷攫取區係被建構以影響一載子通道之導通性，且該載子通道係設置於該第一電荷攫取區下方之該半導體基板中。
本揭露之另一實施例提供一種快閃記憶體單元之操作方法，包含施加一第一電位於一第一導體，其係設置於一半導體基板之一第一電荷攫取區上方、施加一第二電位於一第二導體，其係設置於該半導體基板之一第二電荷攫取區上方、施加一第三電位於一第一摻雜區，其係設置於該第一電荷攫取區之一第一側之該半導體基板中、施加一第四電位於一第二摻雜區，其係設置於該第一電荷攫取區之一第二側之該半導體基板中。在一編程操作時，該第三電位為一接地電位，該第四電位為一正電位，該第一電位及該第二電位係選自該第三電位及該第四電位之間。
上文已相當廣泛地概述本揭露之技術特徵，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
圖2及圖3例示本揭露一實施例之快閃記憶體單元50，其中圖3係沿著圖2之剖面線1-1之剖面圖。該快閃記憶體單元50包括一半導體基板52、設置於該半導體基板52中之一第一電荷攫取區62A以及一第二電荷攫取區62B、設置於該第一電荷攫取區62A之一第一側之該半導體基板52中之一第一摻雜區64A、設置於該第一電荷攫取區62A之一第二側之該半導體基板52內之一第二摻雜區64B、隔離該半導體基板52以及該第一電荷攫取區62A與該第二電荷攫取區62B之一第一介電層68、設置於該第一電荷攫取區62A上方之一第一導體66A、以及設置於該第二電荷攫取區62B上方之一第二導體66B。
該快閃記憶體單元50更包括一第二介電層70，其隔離該第一電荷攫取區62A與該第一導體66A，且隔離該第二電荷攫取區62B與該第二導體66B。此外，位元線76係藉由位元線接觸72電性連接同一列之該第二摻雜區64B，第一字元線74A係電性連接同一行之該第一導體66A，第二字元線74B係電性連接同一行之第二導體66B。該快閃記憶體單元50具有一縱向寬度2F以及一橫向寬度4F，亦即該快閃記憶體單元50具有一理論最小面積值8F2 ，其中F代表關鍵尺寸(critical dimension)。
該第一介電層68係作為隧穿氧化層，其電性隔離該第二摻雜層64B及該第一電荷攫取區62A與該第二電荷攫取區62B，且該第二摻雜區64B係夾置於該第一電荷攫取區62A以及該第二電荷攫取區62B之間。亦即，該第一電荷攫取區62A以及該第二電荷攫取區62B形成一雙閘極結構，使得位於該第二摻雜區64B下方之該半導體基板52於讀取操作時形成一完全完乏區78，且該完全空乏區78係介於該第一電荷攫取區62A以及該第二電荷攫取區62B之間。在本揭露之一實施例中，該第一導體66A以及該第二導體66B相對於該第二摻雜區64B呈鏡像對稱。相同地，該第一電荷攫取區62A以及該第二電荷攫取區62B相對於該第二摻雜區64B呈鏡像對稱。因此，該第一導體66A、該第二導體66B、該第一電荷攫取區62A、以及該第二電荷攫取區62B可藉由相同的製程予以製造。
在本揭露之一實施例中，該半導體基板52係為矽晶圓或是在矽晶圓內之井區，該第一導體66A以及該第二導體66B包含多晶矽，例如摻雜多晶矽，作為控制閘極(CG1及CG2)；該第一電荷攫取區62A以及該第二電荷攫取區62B包含多晶矽，例如摻雜多晶矽，作為浮置閘極(FG1及FG2)；該第一字元線74A以及該第二字元線74B包含金屬矽化物；該第一介電層68係為氧化矽層，作為閘極氧化層；該第二介電層70作為閘極間介電層，包含氧化矽、氮化矽或其組合物。
圖4例示本揭露一實施例之快閃記憶體單元50之編程操作(programming operation)。該第一導體66A以及該第二導體66B作為控制閘極(CG1及CG2)且該第一電荷攫取區62A及該第二電荷攫取區62B作為浮置閘極(FG1及FG2)。所謂的編程操作係將電子柱入於浮置閘極中之操作。該編程操作之具體實施方式如下：透過該第一字元線74A施加一第一電位於該第一導體66A；透過該第二字元線74B施加一第二電位於該第二導體66B；施加一第三電位(VG)於該第一摻雜區64A；藉由該第二摻雜區64B上之該位元線接觸72(CB)，施加一第四電位於該第二摻雜區64B。如此，電荷載子(例如電子)即可透過熱電子注入機制注入浮置閘極。在本揭露一實施例中，該第三電位為一接地電位，該第四電位為一正電位，且該第一電位及該第二電位則可選自第三電位與第四電位間之電位。
藉由調整施加於該第一導體66A或該第二導體66B之電位，注入浮置閘極的電子數量得以被控制。換言之，該第一導體66A可控制該第一電荷攫取區62A之充電程度(charging level)，而該第二導體66B可控制該第二電荷攫取區62B之充電程度。
由於該第一電荷攫取區62A以及該第二電荷攫取區62B形成一雙閘極結構，該第二電荷攫取區62B可影響一載子通道80之導電行為，該載子通道80係位於該第一電荷攫取區62A下方之半導體基板52內。換言之，開啟該第一電荷攫取區62A下方之該半導體基板52內之該載子通道80的臨界電位(threshold voltage)不僅取決於該第一電荷攫取區62A之充電程度，亦受該第二電荷攫取區62B之充電程度所影響。因此，開啟該載子通道80之臨界電位(Vth)可調整成下表四個電位之一：
圖5例示本揭露一實施例之快閃記憶體單元之抹除操作。所謂的抹除操作係指將電子從浮置閘極移除的操作。在抹除操作時，施加至該第一摻雜區62A之該第三電位為正電位，且該第一導體66A、該第二導體66B、以及該第二摻雜區64B係處於浮置狀態，亦即該第一電位、該第二電位，以及該第四電位可選自該第三電位至該接地電位之間的電位。如此，藉由Fowler-Nordheim隧穿機制，電子可自該第一電荷攫取區62A以及該第二電荷攫取區62B移至該第一摻雜區62A，如下表所示：
圖6例示不同的編程操作後該載子通道80的導通行為。如前所述，開啟該載子通道80的臨界電位(threshold voltage)不僅取決於該第一電荷攫取區62A(FG1)之充電程度，亦受該第二電荷攫取區62B(FG2)之充電程度所影響。如下表所示：
在該快閃記憶體單元50之讀取操作時，施加於該第一導體66A的第一電位以及施加於該第二摻雜區64B的第四電位實質上相同，而施加於該第一摻雜區64A之第三電位為接地電位，且該第二導體66B係處於浮置狀態，使得該第二電位係為選自第一電位與第三電位間之一電位值。因此，適當的選定施加於該第一導體66A之一讀取電位(VCG1 )，自該第二摻雜區64B所輸出之電流(ICB )，可透過一位元線接觸(CB)並藉由四個不同的強度A-D曲線表現出不同的編程操作後該載子通道80的導通行為。換言之，該快閃記憶體單元50可儲存4位元之資料，亦即為多位元記憶體單元(multi-level cell)。
本揭露之技術內容及技術特點已揭示如上，然而本揭露所屬技術領域中具有通常知識者應瞭解，在不背離後附申請專利範圍所界定之本揭露精神和範圍內，本揭露之教示及揭示可作種種之替換及修飾。例如，上文揭示之許多製程可以不同之方法實施或以其它製程予以取代，或者採用上述二種方式之組合。
此外，本案之權利範圍並不侷限於上文揭示之特定實施例的製程、機台、製造、物質之成份、裝置、方法或步驟。本揭露所屬技術領域中具有通常知識者應瞭解，基於本揭露教示及揭示製程、機台、製造、物質之成份、裝置、方法或步驟，無論現在已存在或日後開發者，其與本案實施例揭示者係以實質相同的方式執行實質相同的功能，而達到實質相同的結果，亦可使用於本揭露。因此，以下之申請專利範圍係用以涵蓋用以此類製程、機台、製造、物質之成份、裝置、方法或步驟。
10．．．ETOX型記憶體單元
12．．．基板
14．．．源極區
16．．．汲極區
18．．．隧穿絕緣薄膜
20．．．浮置閘極
22．．．隔層絕緣膜
24．．．控制閘極
50．．．快閃記憶體單元
52．．．半導體基板
62A．．．第一電荷攫取區
62B．．．第二電荷攫取區
64A．．．第一摻雜區
64B．．．第二摻雜區
66A．．．第一導體
66B．．．第二導體
68．．．第一介電層
70．．．第二介電層
72．．．位元線接觸
74A．．．第一字元線
74B．．．第二字元線
76．．．位元線
78．．．完全消耗區域
80．．．載子通道
藉由參照前述說明及下列圖式，本揭露之技術特徵得以獲得完全瞭解。
圖1例示先前技術之ETOX型記憶體單元之剖面圖；
圖2及圖3例示本揭露一實施例之快閃記憶體單元；
圖4例示本揭露一實施例之快閃記憶體單元之編程操作(programming operation)；
圖5例示本揭露一實施例之快閃記憶體單元之抹除操作；以及
圖6例示不同的編程操作後載子通道的導通行為；
50．．．快閃記憶體單元
64A．．．第一摻雜區
66A．．．第一導體
66B．．．第二導體
72．．．位元線接觸
74A．．．第一字元線
74B．．．第二字元線
76．．．位元線

Claims (16)

  1. 一快閃記憶體單元，包含：一第一電荷攫取區及一第二電荷攫取區，設置於一半導體基板中；一第一介電層，隔離該半導體基板與該第一電荷攫取區及該第二電荷攫取區；一第一導體，設置於該第一電荷攫取區上方，且一第一電位施加於該第一導體；一第二導體，設置於該第二電荷攫取區上方，且一第二電位施加於該第二導體；一第一摻雜區，設置於該第一電荷攫取區之一第一側之該半導體基板中，且一第三電位施加於該第一摻雜區；一第二摻雜區，設置於該第一電荷攫取區之一第二側之該半導體基板中，且一第四電位施加於該第二摻雜區；一第二介電層，隔離該第一導體與該第一電荷攫取區，且隔離該第二導體與該第二電荷攫取區；以及其中在一編程操作時，該第三電位為一接地電位，該第四電位為一正電位，該第一電位及該第二電位係選自該第三電位及該第四電位之間，該第二電荷攫取區係被建構以影響一載子通道之導通性，且該載子通道係設置於該第一電荷攫取區下方之該半導體基板中，該第一導體以及該第二導體相對於該第二摻雜區呈鏡像對稱，該第一電荷攫取區以及該第二電荷攫取區相對於該第二摻雜區呈鏡像對稱。
  2. 如申請專利範圍第1項所述之快閃記憶體單元，其中該第二導體係被建構以控制該第二電荷攫取區之充電程度。
  3. 如申請專利範圍第1項所述之快閃記憶體單元，其中該第二摻雜區係介於該第一電荷攫取區與該第二電荷攫取區之間。
  4. 如申請專利範圍第1項所述之快閃記憶體單元，更包含一位元線接觸，設置於該第二摻雜區上方。
  5. 如申請專利範圍第1項所述之快閃記憶體單元，其中該第一電荷攫取區及該第二電荷攫取區形成一雙閘極結構，使得介於該第一電荷攫取區以及該第二電荷攫取區之該半導體基板在讀取過程係處於完全空乏狀態。
  6. 如申請專利範圍第5項所述之快閃記憶體單元，其中該第二摻雜區係夾置於該第一電荷攫取區以及該第二電荷攫取區之間，且該第二摻雜區下方之該半導體基板在讀取過程係處於完全空乏狀態。
  7. 如申請專利範圍第5項所述之快閃記憶體單元，其中該第一介電層係作為一隧穿氧化層，且電氣隔離該第二摻雜區與該第一電荷攫取區以及該第二電荷攫取區。
  8. 如申請專利範圍第1項所述之快閃記憶體單元，其中該快閃記憶體單元之理論最小面積為8F2 ，F代表關鍵尺寸。
  9. 如申請專利範圍第1項所述之快閃記憶體單元，其中該快閃記憶體單元係被建構以儲存4位元的資料。
  10. 一種快閃記憶體單元之操作方法，包含下列步驟： 施加一第一電位於一第一導體，其係設置於一半導體基板之一第一電荷攫取區上方；施加一第二電位於一第二導體，其係設置於該半導體基板之一第二電荷攫取區上方；施加一第三電位於一第一摻雜區，其係設置於該第一電荷攫取區之一第一側之該半導體基板中；施加一第四電位於一第二摻雜區，其係設置於該第一電荷攫取區之一第二側之該半導體基板中；以及其中，該第一導體以及該第二導體相對於該第二摻雜區呈鏡像對稱，該第一電荷攫取區以及該第二電荷攫取區相對於該第二摻雜區呈鏡像對稱，且在一編程操作時，該第三電位為一接地電位，該第四電位為一正電位，該第一電位及該第二電位係選自該第三電位及該第四電位之間。
  11. 如申請專利範圍第10項所述之快閃記憶體單元之操作方法，其中在該編程操作時，該第一電位、該第二電位、以及該第四電位實質上相同，俾便將電荷載子注入該第一電荷攫取區以及該第二電荷攫取區。
  12. 如申請專利範圍第10項所述之快閃記憶體單元之操作方法，其中在該編程操作時，該第一電位以及該第四電位實質上相同，且該第二電位小於該第一電位，俾便將電荷載子注入該第一電荷攫取區。
  13. 如申請專利範圍第10項所述之快閃記憶體單元之操作方 法，其中在該編程操作時，該第二電位以及該第四電位實質上相同，且該第一電位小於該第二電位，俾便將電荷載子被注入該第二電荷攫取區。
  14. 如申請專利範圍第10項所述之快閃記憶體單元之操作方法，其中在該編程操作時，該第一電位及該第二電位小於該第四電位。
  15. 如申請專利範圍第10項所述之快閃記憶體單元之操作方法，其中在一抹除操作時，該第三電位為正電位，且該第一電位、該第二電位、以及該第四電位係選自該第三電位與該接地電位之間。
  16. 如申請專利範圍第10項所述之快閃記憶體單元之操作方法，其中在一讀取操作時，該第一電位以及該第四電位實質上相同，該第三電位為該接地電位且該第二電位係選自該第三電位與該接地電位之間。
TW098134237A 2009-08-18 2009-10-09 快閃記憶體單元以及快閃記憶體單元之操作方法 TWI434283B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/543,234 US8077512B2 (en) 2009-08-18 2009-08-18 Flash memory cell and method for operating the same

Publications (2)

Publication Number Publication Date
TW201108233A TW201108233A (en) 2011-03-01
TWI434283B true TWI434283B (zh) 2014-04-11

Family

ID=43605278

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098134237A TWI434283B (zh) 2009-08-18 2009-10-09 快閃記憶體單元以及快閃記憶體單元之操作方法

Country Status (3)

Country Link
US (1) US8077512B2 (zh)
CN (1) CN101997001B (zh)
TW (1) TWI434283B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201508753A (zh) * 2013-08-29 2015-03-01 Chrong-Jung Lin 記憶體元件、記憶體陣列與其操作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19600307C1 (de) * 1996-01-05 1998-01-08 Siemens Ag Hochintegrierter Halbleiterspeicher und Verfahren zur Herstellung des Halbleiterspeichers
CN1156009C (zh) * 2001-02-23 2004-06-30 联华电子股份有限公司 双位元非挥发性存储单元的结构及其读写方法
US7112490B1 (en) * 2005-07-25 2006-09-26 Freescale Semiconductor, Inc. Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench
TWI331394B (en) 2007-04-27 2010-10-01 Nanya Technology Corp Memory structure and fabricating method thereof
CN100527442C (zh) * 2007-06-05 2009-08-12 北京大学 一种双鳍型沟道双栅多功能场效应晶体管及其制备方法

Also Published As

Publication number Publication date
CN101997001A (zh) 2011-03-30
US8077512B2 (en) 2011-12-13
TW201108233A (en) 2011-03-01
CN101997001B (zh) 2012-04-25
US20110044100A1 (en) 2011-02-24

Similar Documents

Publication Publication Date Title
US10354735B2 (en) Semiconductor device
JP4601287B2 (ja) 不揮発性半導体記憶装置
JP5149539B2 (ja) 半導体装置
US8705271B2 (en) Semiconductor device
US6175522B1 (en) Read operation scheme for a high-density, low voltage, and superior reliability nand flash memory device
JP2009054707A (ja) 半導体記憶装置およびその製造方法
CN105489557A (zh) 制造半导体器件的方法
US10593687B2 (en) Semiconductor device and manufacturing method thereof
US20100165746A1 (en) Semiconductor memory cell, method for manufacturing the same and method for operating the same
TWI434283B (zh) 快閃記憶體單元以及快閃記憶體單元之操作方法
US7088623B2 (en) Non-volatile memory technology suitable for flash and byte operation application
TW201635558A (zh) 非揮發性記憶體
JP2872873B2 (ja) 半導体記憶装置
US20070278556A1 (en) Two bits non volatile memory cells and method of operating the same
JPH04364075A (ja) 半導体記憶装置