JPH04364075A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、電気的にデータの書込または消去が可能な不
揮発性半導体記憶装置（Ｅｌｅｃｔｒｉｃａｌｌｙ　　
Ｅｒａｓａｂｌｅ　　ａｎｄ　　Ｐｒｏｇｒａｍａｂｌ
ｅ　　Ｒｅａｄ　　ＯｎｌｙＭｅｍｏｒｙ：ＥＥＰＲＯ
Ｍ）に関する。

【０００２】

【従来の技術】従来、半導体記憶装置のうち、電気的に
データの書込および消去が可能なものとして、不揮発性
半導体記憶装置（ＥＥＰＲＯＭ）が知られている。図１
４は、従来のＥＥＰＲＯＭの全体構成を示すブロック図
である。

【０００３】図１４を参照して、従来のＥＥＰＲＯＭは
、メモリセル（図示せず）がマトリックス状に複数個配
置されたメモリセルアレイ３０と、外部から与えられた
アドレス信号を解読してメモリセル（図示せず）を指定
するためのＸデコーダ２１およびＹデコーダ２２と、Ｙ
ゲート２３と、制御回路２４と、入出力回路２５とを備
えている。Ｘデコーダ２１、Ｙデコーダ２２、Ｙゲート
２３、制御回路２４、入出力回路２５およびメモリセル
アレイ３０は、半導体チップ２６上の同一基板上に形成
されている。さらに、半導体チップ２６には、電源入力
端子Ｖｃｃ２８と高圧電源入力端子ＶＰＰ２９とが設け
られている。

【０００４】図１５は、図１４に示したメモリセルアレ
イを構成するメモリセル（半導体記憶素子）を示す断面
構造図である。図１５を参照して、従来のメモリセルは
、不純物濃度１×１０１５／ｃｍ３　、比抵抗１０Ω・
ｃｍの特性を有するＰ型シリコン半導体基板３１と、加
速電圧３０〜４０ＫＶ、ドーズ量１×１０１５／ｃｍ２
　の条件下で砒素（Ａｓ）をイオン注入することにより
形成された不純物濃度１×１０２０／ｃｍ３　を有する
ｎ＋　型ドレイン領域３２と、加速電圧１００〜１５０
ＫＶ、ドーズ量５×１０１５／ｃｍ２　の条件下で砒素
（Ａｓ）をイオン注入することにより形成された不純物
濃度１×１０２０／ｃｍ３　を有するｎ＋　ソース領域
３３と、ｎ＋　ドレイン領域３２とｎ＋型ソース領域３
３との間に形成されたチャネル領域３４と、チャネル領
域３４上に形成された１００Åの厚さを有するゲート酸
化膜３５と、ゲート酸化膜３５上に形成された多結晶シ
リコン層からなるフローティングゲート３６と、フロー
ティングゲート３６上に形成された層間絶縁膜３７と、
層間絶縁膜３７上に形成された多結晶シリコン層からな
るコントロールゲート３８とを備えている。

【０００５】次に、図１４および図１５を参照して、従
来のＥＥＰＲＯＭの動作について説明する。

【０００６】まず、メモリセルへのデータの書込は、高
圧電源入力端子ＶＰＰ２９に１２．５Ｖを印加する。こ
の高圧電源入力端子ＶＰＰ２９からコントロールゲート
３８に１２．５Ｖが供給される。これと同時に、ｎ＋　
型ドレイン領域３２に負荷抵抗を介して８Ｖが供給され
る。ｎ＋　型ソース領域３３は接地され、接地電位（Ｇ
ＮＤ）となる。このとき、ｎ＋　ソース領域３３からｎ
＋　ドレイン領域３２に向けて電子が移動し、チャネル
領域３４には０．５〜１ｍＡ程度の電流が流れる。そし
て、流れる電子は、ｎ＋　型ドレイン領域３２近傍の高
電界により加速される。この加速により、電子は、Ｐ型
半導体基板３１の表面からゲート酸化膜３５へのエネル
ギ障壁３．２ｅＶを越す高いエネルギを得る。この高い
エネルギを得た電子はホットエレクトロンと呼ばれる。 ホットエレクトロンの一部は、ゲート酸化膜３５の障壁
を飛越えてコントロールゲート３８の高電位（１２．５
Ｖ）に引かれ、フローティングゲート３６に注入される
。フローティングゲート３６は、電気的にマイナスの状
態となる。この状態をデータの「０」に対応させている
。

【０００７】メモリセルからのデータの消去は、書込と
同様まず、高圧電源入力端子ＶＰＰ２９に１２．５Ｖが
印加される。この高圧電源入力端子ＶＰＰ２９からｎ＋
　型ソース領域３３に１２．５Ｖが供給される。コント
ロールゲート３８は、接地されて接地電位（ＧＮＤ）と
なる。 ｎ＋　型ドレイン領域３２は、フローティング状態にさ
れる。このとき、フローティングゲート３６とｎ＋　型
ソース領域３３との間のゲート酸化膜３５に高電界が発
生する。これにより、ゲート酸化膜３５のエネルギ障壁
は低くなる。この結果、フローティングゲート３６から
ｎ＋　型ソース領域３３の高電位（１２．５Ｖ）に引か
れて電子が放出される。この放出により、フローティン
グゲート３６とｎ＋　型ソース領域３３との間にはトン
ネル電流と呼ばれる電流が流れる。この電流は、フロー
ティングゲート３６に蓄積されていた電荷量によるもの
だけなので、非常に小さい。これにより、フローティン
グゲート３６は、電荷の存在しない電気的に中性な状態
となる。 この状態をデータの「１」に対応させている。

【０００８】

【発明が解決しようとする課題】前述のように、従来の
ＥＥＰＲＯＭのメモリセルでは、熱的平衡状態（消去状
態）でのしきい値電圧は、従来のＵＶ照射を用いてデー
タの消去を行なうＥＰＲＯＭのしきい値電圧と同程度で
ある。すなわち、ＥＥＰＲＯＭに書込まれたデータを電
気的に消去した後には、フローティングゲート３６内に
は電荷がほとんど残っていない。この結果、フローティ
ングゲート３６を囲むゲート酸化膜３５および層間絶縁
膜３７には電気的にストレスが加わることがない。

【０００９】ところが、ＥＥＰＲＯＭにデータが書込ま
れた状態では、フローティングゲート３６内には電子が
蓄積されている。したがって、フローティングゲート３
６を囲むゲート酸化膜３５および層間絶縁膜３７には、
最高で３．５ＭＶ／ｃｍ程度の電界が加わる。この結果
、ゲート酸化膜３５が破壊するという問題点や電子がリ
ークしてデータの揮発が起こるなどの問題点があった。 特に、フローティングゲート３６とＰ型シリコン半導体
基板３１との間に位置するゲート酸化膜３５は、１００
Å程度の厚さであるため、上記絶縁破壊や電子のリーク
によるデータ保持特性の悪化が著しいという問題点があ
った。

【００１０】この発明は、上記のような課題を解決する
ためになされたもので、フローティングゲート（電荷蓄
積電極）の上下に位置するゲート酸化膜３５および層間
絶縁膜（第１および第２の絶縁膜）に加わる電界を軽減
して電荷保持特性を向上させることが可能な半導体記憶
装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】この発明における半導体
記憶装置は、第１導電型の半導体基板と、第１導電型の
半導体基板の主表面上に所定の間隔を隔てて形成された
第２導電型の１対の不純物領域と、１対の不純物領域間
に第１の絶縁膜を介して形成された電荷蓄積電極と、電
荷蓄積電極上に第２の絶縁膜を介して形成された制御電
極とを有し、電荷蓄積電極へ電荷を蓄積しまたは電荷蓄
積電極から電荷を引抜くことによって電気的にデータの
書込または消去を行なう半導体記憶装置において、電荷
蓄積電極は電気的に中性な状態で制御電極に電圧を印加
したときのしきい値電圧が、前記電荷蓄積電極への電荷
の蓄積後のしきい値電圧と前記電荷蓄積電極からの電荷
の引抜き後のしきい値電圧との略平均値に設定されてい
ることを特徴とする、半導体記憶装置。

【００１２】

【作用】この発明に係る半導体記憶装置では、電荷蓄積
電極が電気的に中性な状態で制御電極に電圧を印加した
ときのしきい値電圧が、電荷蓄積電極への電荷の蓄積後
のしきい値電圧と電荷蓄積電極からの電荷の引抜き後の
しきい値電圧との略平均値に設定されているので、電荷
蓄積電極に電荷を蓄積したときに第１および第２の絶縁
膜に加わる電界が従来に比べて略半減される。

【００１３】

【実施例】以下、本発明の実施例について説明する。

【００１４】まず、本発明の背景について説明する。Ｅ
ＥＰＲＯＭにおいて、メモリセルへのデータの書込後お
よび消去後の状態について考える。

【００１５】通常、メモリセルのしきい値電圧（Ｖｔｈ
）は、書込後では７Ｖ程度、消去後では０〜１Ｖ程度に
設定されている。これは、以下のような理由による。

【００１６】すなわち、データの書込後にデータを読出
す場合には、コントロールゲートにＶｃｃ（〜５Ｖ）を
印加して、そのＶｃｃより大きいか小さいかで書込まれ
ているデータの判別を行なう。このため、データの書込
後のメモリセルのしきい値電圧（Ｖｔｈ）は、５Ｖ以上
必要である。また、データが消去された状態で、メモリ
セルのしきい値電圧Ｖｔｈが負の状態になると、メモリ
セルトランジスタがＯＦＦできなくなる。このため、消
去状態のメモリセルのしきい値電圧Ｖｔｈは、０ボルト
以上必要である。

【００１７】上記の制約にマージン（余裕）を含めて、
書込後のしきい値電圧を７Ｖ、消去後のしきい値電圧を
０〜１Ｖという値に設定している。したがって、メモリ
セルのしきい値電圧Ｖｔｈは、書込状態と消去状態とで
６〜７Ｖ変動（スィング）する。このようなＶｔｈの変
動によってフローティングゲートに実際にかかる電圧は
、コントロールゲート・フローティングゲート間の容量
と、フローティングゲート・半導体基板間の容量との容
量分割比によって決まる。この容量分割比は、約０．５
〜０．６である。したがって、メモリセルのしきい値電
圧Ｖｔｈの変動（６〜７Ｖ）は、フローティングゲート
から見ると３〜４Ｖの変動に相当する。すなわち、デー
タの書込状態と消去状態とでフローティングゲートの電
圧は３〜４Ｖ変化する。

【００１８】従来ではデータ消去後のメモリセルのしき
い値電圧Ｖｔｈが、フローティングゲート内に電子がな
い状態すなわち中性状態でのメモリセルのしきい値電圧
Ｖｔｈとほぼ同じ値に設定されていた。このため、フロ
ーティングゲートを囲む酸化膜にはデータの消去状態で
は電圧がかかっていない状態となる。この一方、データ
の書込状態では、上述したように３〜４Ｖの電圧がフロ
ーティングゲートを囲む酸化膜にかかっていた。このよ
うに従来では、書込状態にある場合にのみ３〜４Ｖの電
圧がフローティングゲートを囲む酸化膜にかかっていた
。

【００１９】本発明は上記のような背景に基づき、中性
状態でのメモリセルのしきい値電圧Ｖｔｈをデータの書
込状態と消去状態との各々のしきい値電圧Ｖｔｈの略平
均値に設定する。これにより、データの書込後にフロー
ティングゲートに蓄積される電子の絶対量を従来に比べ
て半減させることができる。この結果、フローティング
ゲートの電圧を半分に低下させることが可能となり、フ
ローティングゲートを囲む酸化膜にかかる電圧を半減さ
せることができる。これと同時に、フローティングゲー
ト内に注入する電子の量が半減することから、書込時間
を短縮できるという効果も奏する。

【００２０】次に、電子のリークについて考える。電子
のリーク電流は、ファウラー−ノルドハイム（Ｆａｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍ）の式より次の式（１）のよう
に表わされる。

【００２１】 　　Ｊ＝ＫＥ２　ｅｘｐ［−４√２ｍ＊　（ｅφＢ　）
３／２　／３ｅｈＥ］　　　　　　…（１）Ｊ：トンネ
ル電流密度　　Ｋ：ボルツマン定数　　Ｅ：電界　　ｍ
＊　：有効質量ｅ：電子の素電界　　ｈ：プランク定数
　　φＢ　：バリアハイト ここで、上の式（１）より、トンネル電流密度Ｊは、酸
化膜にかかる電圧Ｅに非常に大きく依存することがわか
る。

【００２２】また、酸化膜の絶縁破壊は、酸化膜にかか
る電界に大きく依存することが知られている。図１は、
酸化膜に印加される電圧と寿命との関係を示した図であ
る。

【００２３】図１を参照して、１Ｖの印加電圧の変化で
絶縁破壊が約１０００倍起こりにくくなることがわかる
。本発明では、データの書込状態でフローティングゲー
トの上下に位置する酸化膜にかかる電圧が、従来の３〜
４Ｖに比べて約半分の１．５〜２Ｖになる。すなわち、
書込状態で酸化膜にかかる電圧と消去状態で酸化膜にか
かる電圧とが等しくなるように、中性状態のしきい値電
圧を設定することにより、従来に比べて書込状態でのフ
ローティングゲートにかかる電圧を減少させることがで
きる。図１に示すように、本発明では、従来に比べて書
込状態で酸化膜にかかる電圧がほぼ半減しているので、
従来に比べて約１０万倍絶縁破壊が起こりにくくなるの
がわかる。すなわち本発明ではデータの保持特性を非常
に改善することができる。

【００２４】図２ないし図１３は、本発明に従った一実
施例のスタックトゲート型フラッシュＥＥＰＲＯＭのメ
モリセルの製造プロセス（第１工程ないし第１２工程）
を示した断面図である。図２〜図１３を参照して、次に
上記で述べたしきい値電圧を制御する実際の製造プロセ
スについて説明する。

【００２５】まず、図２に示すように、比抵抗が１０Ω
ｃｍ程度のＰ型シリコン半導体基板１に、ボロン（Ｂ）
を１００ＫｅＶ，４×１０１２／ｃｍ２　の条件下で注
入する。そして、１１５０℃で６時間熱処理を行なうこ
とにより、ウェル（図示せず）を形成する。

【００２６】次に、図３に示すように、活性領域を分離
する領域にボロンを８０ＫｅＶ，２．５×１０１３／ｃ
ｍ２　の条件下で注入する。そして、この領域に、選択
酸化法を用いて、６０００Å程度の厚さのフィールド酸
化膜２を形成する。図３に示す右側の図面におけるＡ−
Ａの断面が左側に示す図面である。

【００２７】次に、図４に示すように、メモリセルのし
きい値電圧Ｖｔｈを制御するため、上記活性領域にイオ
ン注入を行なう。１００Å程度の酸化膜３を全面に形成
する。酸化膜３上に第１の多結晶シリコン層４を１００
０Å程度堆積する。写真製版技術と異方性エッチングを
用いて、第１の多結晶シリコン層４をカラム方向（縦方
向）に一定のピッチで線状にパターニングする。すなわ
ち、レジストマスク７ａを用いて異方性エッチングを行
なうことにより、図４の右側部分に示したようなピッチ
でパターニングを行なう。この後、レジストマスク７ａ
を除去する。

【００２８】次に、図５に示すように、第１の多結晶シ
リコン層４上にＯＮ膜５を形成する。ＯＮ膜５上に第２
の多結晶シリコン層６を２５００Å程度の厚みで形成す
る。第２の多結晶シリコン層６上にレジストマスク７ｂ
を形成する。

【００２９】次に、図６に示すように、写真製版技術を
用いて、ロウ方向（横方向）に一定のピッチで線状にレ
ジストマスクをパターニングする。そして、レジストマ
スク７ｂを用いて、第２の多結晶シリコン層６、その下
層のＯＮ膜５および第１の多結晶シリコン層４を異方性
エッチングする。このように、第１の多結晶シリコン層
４は、フローティングゲートを形成し、第２の多結晶シ
リコン層６は、コントロールゲートを形成する。

【００３０】次に、図７に示すように、メモリセルのド
レイン領域となる領域をレジストマスク７ｃで覆う。レ
ジストマスク７ｃをマスクとして、ソース領域となる領
域に斜め回転注入法を用いて燐（ｐ）をイオン注入する
。さらに、砒素（Ａｓ）をイオン注入することにより、
ソース領域８を形成する。

【００３１】次に、図８に示すように、メモリセルのソ
ース領域８をレジストマスク９で覆う。ドレイン領域と
なる領域に、斜め回転注入法を用いてボロンをイオン注
入する。さらに、砒素をイオン注入することにより、ド
レイン領域１０を形成する。このドレイン領域１０に注
入する不純物量（ドープ量）によって、メモリセルのし
きい値電圧を容易に制御することができる。

【００３２】次に、図９に示すように、酸化膜（図示せ
ず）を１５００Å程度の厚みで形成する。異方性エッチ
ングを用いて、フローティングゲート４およびコントロ
ールゲート６の側壁部分にサイドウォール１１を形成す
る。

【００３３】次に、図１０に示すように、酸化膜１２を
全面に１５００Å程度の厚みで形成する。さらに窒化膜
１３を５００Å程度の厚みで形成する。

【００３４】次に、図１１に示すように、ボロン（Ｂ）
と燐（Ｐ）を含んだ酸化膜を数千Å程度の厚みで形成し
、熱処理およびエッチングを行なうことにより、層間膜
１４を形成する。写真製版技術を用いてレジストマスク
１５を層間膜１４上の所定領域に形成する。レジストマ
スク１０を用いて層間膜１４を等方性エッチングするこ
とにより、開口部１６にテーパ形状１７をもった層間膜
１４を形成する。その後、図１２に示すように、レジス
トマスク１５をマスクとしてさらに異方性エッチングを
行なって、ドレイン領域１０上に開口部を設ける。

【００３５】最後に、図１３に示すように、上記開口し
たドレイン領域１０上に、電気的に接続するようにチタ
ン１８を５００Å程度の厚みで形成する。そして、アル
ミニウム１９を５０００Å程度の厚みで形成する。写真
製版技術と化学処理を用いて、チタン１８とアルミニウ
ム１９との積層膜をパターニングすることにより、ドレ
イン領域１０と接触するビット線（１８，１９）を形成
する。

【００３６】なお、上記実施例では、図４で説明した工
程において、多結晶シリコン層４を形成する前にイオン
注入を行なったが、本発明はこれら限らず、ドレイン領
域１０を形成する際のボロン注入をさらに高エネルギで
行なうことによっても、メモリセルのしきい値を制御す
ることができる。

【００３７】

【発明の効果】請求項１にかかる発明によれば、電荷蓄
積電極が電気的に中性な状態で制御電極に電圧を印加し
たときのしきい値電圧を、電荷蓄積電極への電荷の蓄積
後のしきい値電圧と電荷蓄積電極からの電荷の引抜き後
のしきい値電圧とのほぼ平均値に設定することにより、
電荷蓄積電極に電荷を蓄積したときの第１および第２の
絶縁膜に加わる電界が従来に比べてほぼ半減される。こ
れにより、電荷蓄積電極の上下に位置する第１および第
２の絶縁膜に加わる電界を軽減して電荷保持特性を著し
く向上させることができる。

【図面の簡単な説明】

【図１】酸化膜に印加される電圧と酸化膜の寿命との関
係を示した図である。

【図２】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第１工程を示した断面図である。

【図３】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第２工程を示した断面図である。

【図４】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第３工程を示した断面図である。

【図５】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第４工程を示した断面図である。

【図６】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第５工程を示した断面図である。

【図７】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第６工程を示した断面図である。

【図８】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第７工程を示した断面図である。

【図９】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第８工程を示した断面図である。

【図１０】本発明に従った一実施例のスタックトゲート
型フラッシュＥＥＰＲＯＭのメモリセルの製造プロセス
の第９工程を示した断面図である。

【図１１】本発明に従った一実施例のスタックトゲート
型フラッシュＥＥＰＲＯＭのメモリセルの製造プロセス
の第１０工程を示した断面図である。

【図１２】本発明に従った一実施例のスタックトゲート
型フラッシュＥＥＰＲＯＭのメモリセルの製造プロセス
の第１１工程を示した断面図である。

【図１３】本発明に従った一実施例のスタックトゲート
型フラッシュＥＥＰＲＯＭのメモリセルの製造プロセス
の第１２工程を示した断面図である。

【図１４】従来の不揮発性半導体記憶装置の全体構成を
示すブロック図である。

【図１５】図１４に示したメモリセルアレイを構成する
メモリセル（半導体記憶素子）を示す断面構造図である
。

【符号の説明】

１：Ｐ型シリコン半導体基板 ２：フィールド酸化膜 ３：酸化膜 ４：第１の多結晶シリコン層（フローティングゲート）
５：ＯＮ膜 ６：第２の多結晶シリコン層（コントロールゲート）８
：ソース領域 １０：ドレイン領域 １８：チタン １９：アルミニウム なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１導電型の半導体基板と、前記第１
   導電型の半導体基板の主表面上に所定の間隔を隔てて形
   成された第２導電型の１対の不純物領域と、前記１対の
   不純物領域間に第１の絶縁膜を介して形成された電荷蓄
   積電極と、前記電荷蓄積電極上に第２の絶縁膜を介して
   形成された制御電極とを有し、前記電荷蓄積電極へ電荷
   を蓄積し、または、前記電荷蓄積電極から電荷を引抜く
   ことによって、電気的にデータの書込または消去を行な
   う半導体記憶装置において、前記電荷蓄積電極が電気的
   に中性な状態で前記制御電極に電圧を印加したときのし
   きい値電圧が、前記電荷蓄積電極への電荷の蓄積後のし
   きい値電圧と、前記電荷蓄積電極からの電荷の引抜き後
   のしきい値との略平均値に設定されていることを特徴と
   する、半導体記憶装置。