JPH09293795A - 不揮発性半導体記憶装置及びその動作方法 - Google Patents
不揮発性半導体記憶装置及びその動作方法Info
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- JPH09293795A JPH09293795A JP10522296A JP10522296A JPH09293795A JP H09293795 A JPH09293795 A JP H09293795A JP 10522296 A JP10522296 A JP 10522296A JP 10522296 A JP10522296 A JP 10522296A JP H09293795 A JPH09293795 A JP H09293795A
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Abstract
(57)【要約】
【課題】記憶情報を多値状態にし１ビット情報あたりの
占有面積を低減して、超高集積度が可能になる不揮発性
半導体記憶装置を提供する。 【解決手段】一導電型半導体基板の主表面に形成された
逆導電型の第１の拡散領域と第２の拡散領域と、前記第
１の拡散領域と第２の拡散領域との間に形成されたチャ
ネル領域と、前記チャネル領域上に順次積層して形成さ
れた第１の絶縁膜、浮遊ゲート電極、第２の絶縁膜及び
制御ゲート電極とを有する浮遊ゲート型トランジスタに
おいて、前記浮遊ゲート電極が互いに絶縁分離された第
１の浮遊ゲート電極と第２の浮遊ゲート電極とで構成さ
れ、前記第１の浮遊ゲート電極と第２の浮遊ゲート電極
とが前記第１の絶縁膜を介して前記チャネル領域上に形
成されている。
占有面積を低減して、超高集積度が可能になる不揮発性
半導体記憶装置を提供する。 【解決手段】一導電型半導体基板の主表面に形成された
逆導電型の第１の拡散領域と第２の拡散領域と、前記第
１の拡散領域と第２の拡散領域との間に形成されたチャ
ネル領域と、前記チャネル領域上に順次積層して形成さ
れた第１の絶縁膜、浮遊ゲート電極、第２の絶縁膜及び
制御ゲート電極とを有する浮遊ゲート型トランジスタに
おいて、前記浮遊ゲート電極が互いに絶縁分離された第
１の浮遊ゲート電極と第２の浮遊ゲート電極とで構成さ
れ、前記第１の浮遊ゲート電極と第２の浮遊ゲート電極
とが前記第１の絶縁膜を介して前記チャネル領域上に形
成されている。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特に浮遊ゲート型の不揮発性メモリに関す
る。
装置に関し、特に浮遊ゲート型の不揮発性メモリに関す
る。
【０００２】
【従来の技術】情報の書き込み及びその消去が可能な不
揮発性記憶素子として浮遊ゲート型不揮発性メモリがよ
く知られている。この浮遊ゲート型不揮発性メモリで
は、半導体表面上にソ−スとドレイン領域が設けられ、
このソースとドレイン領域との間にチャネル領域が形成
される。そして、このチャネル領域上に順次に第１の絶
縁膜、浮遊ゲート、第２の絶縁膜、制御ゲートが形成さ
れ、いわゆる浮遊ゲート型トランジスタが構成される。
揮発性記憶素子として浮遊ゲート型不揮発性メモリがよ
く知られている。この浮遊ゲート型不揮発性メモリで
は、半導体表面上にソ−スとドレイン領域が設けられ、
このソースとドレイン領域との間にチャネル領域が形成
される。そして、このチャネル領域上に順次に第１の絶
縁膜、浮遊ゲート、第２の絶縁膜、制御ゲートが形成さ
れ、いわゆる浮遊ゲート型トランジスタが構成される。
【０００３】この浮遊ゲート型トランジスタでは、通
常、浮遊ゲート電極が半導体基板主面のシリコン酸化膜
上に形成され、この浮遊ゲート電極の上部にシリコン酸
化膜とシリコン窒化膜の複合した層間絶縁膜が設けら
れ、更にこの層間絶縁膜の上部に制御ゲート電極が形成
される。
常、浮遊ゲート電極が半導体基板主面のシリコン酸化膜
上に形成され、この浮遊ゲート電極の上部にシリコン酸
化膜とシリコン窒化膜の複合した層間絶縁膜が設けら
れ、更にこの層間絶縁膜の上部に制御ゲート電極が形成
される。
【０００４】このような構造において、不揮発性の記憶
情報電荷は浮遊ゲート電極に蓄積される。そこで、この
情報電荷の書込み及び消去は、半導体基板から浮遊ゲー
ト電極への電子の注入及び浮遊ゲート電極から半導体基
板への電子の放出でそれぞれ行われる。
情報電荷は浮遊ゲート電極に蓄積される。そこで、この
情報電荷の書込み及び消去は、半導体基板から浮遊ゲー
ト電極への電子の注入及び浮遊ゲート電極から半導体基
板への電子の放出でそれぞれ行われる。
【０００５】このような半導体記憶装置では、浮遊ゲー
トの電荷蓄積状態の相違による閾値電圧の相違をデー
タ”０”、デ−タ”１”として記憶される。すなわち２
値の情報が浮遊ゲートに記憶されることになる。
トの電荷蓄積状態の相違による閾値電圧の相違をデー
タ”０”、デ−タ”１”として記憶される。すなわち２
値の情報が浮遊ゲートに記憶されることになる。
【０００６】このような従来の浮遊ゲート型トランジス
タの構造について図１０乃至図１２に基づいて説明す
る。図１０は浮遊ゲート型不揮発性メモリセルの一部の
平面図であり３個の浮遊ゲート型トランジスタで構成さ
れている。図１１は図１０に記すＡ’−Ｂ’での断面図
であり、図１２は同様にＣ’−Ｄ’における断面図であ
る。
タの構造について図１０乃至図１２に基づいて説明す
る。図１０は浮遊ゲート型不揮発性メモリセルの一部の
平面図であり３個の浮遊ゲート型トランジスタで構成さ
れている。図１１は図１０に記すＡ’−Ｂ’での断面図
であり、図１２は同様にＣ’−Ｄ’における断面図であ
る。
【０００７】図１０に示すように、３箇所にソース領域
１０３、ドレイン領域１０４がそれぞれ形成されてい
る。そして、個々のソース領域とドレイン領域間にそれ
ぞれ浮遊ゲート電極１０６が形成されている。そして、
これらの浮遊ゲート電極に自己整合するように制御ゲー
ト電極１０８が形成されている。
１０３、ドレイン領域１０４がそれぞれ形成されてい
る。そして、個々のソース領域とドレイン領域間にそれ
ぞれ浮遊ゲート電極１０６が形成されている。そして、
これらの浮遊ゲート電極に自己整合するように制御ゲー
ト電極１０８が形成されている。
【０００８】次に、この従来の技術の不揮発性メモリセ
ルの断面構造を説明する。図１１に示すように、半導体
基板１０１の表面に選択的に素子分離絶縁膜１０２が形
成されている。そして、素子の活性領域にソース領域１
０３とドレイン領域１０４が形成される。さらに、この
活性領域の表面に第１の絶縁膜１０５が設けられる。そ
して、ソース領域１０３とドレイン領域１０４間の上部
に第１の絶縁膜１０５を介して浮遊ゲート電極１０６が
設けられる。そして、この浮遊ゲート電極１０６上に第
２の絶縁膜１０７が形成され、さらに、この第２の絶縁
膜１０７上に制御ゲート電極１０８が形成される。
ルの断面構造を説明する。図１１に示すように、半導体
基板１０１の表面に選択的に素子分離絶縁膜１０２が形
成されている。そして、素子の活性領域にソース領域１
０３とドレイン領域１０４が形成される。さらに、この
活性領域の表面に第１の絶縁膜１０５が設けられる。そ
して、ソース領域１０３とドレイン領域１０４間の上部
に第１の絶縁膜１０５を介して浮遊ゲート電極１０６が
設けられる。そして、この浮遊ゲート電極１０６上に第
２の絶縁膜１０７が形成され、さらに、この第２の絶縁
膜１０７上に制御ゲート電極１０８が形成される。
【０００９】図１２は３個の浮遊ゲート型トランジスタ
の断面構造となっている。すなわち、半導体基板１０１
の表面に素子分離絶縁膜１０２が形成され、第１の絶縁
膜１０５が形成される。そして、それぞれの第１の絶縁
膜１０５上に浮遊ゲート電極１０６が形成される。そし
て、これらの浮遊ゲート電極１０６全面を被覆するよう
に第２の絶縁膜１０７が形成される。同様に、この第２
の絶縁膜１０７全面を被覆する制御ゲート電極１０８が
形成される。
の断面構造となっている。すなわち、半導体基板１０１
の表面に素子分離絶縁膜１０２が形成され、第１の絶縁
膜１０５が形成される。そして、それぞれの第１の絶縁
膜１０５上に浮遊ゲート電極１０６が形成される。そし
て、これらの浮遊ゲート電極１０６全面を被覆するよう
に第２の絶縁膜１０７が形成される。同様に、この第２
の絶縁膜１０７全面を被覆する制御ゲート電極１０８が
形成される。
【００１０】
【発明が解決しようとする課題】このような従来の浮遊
ゲート型不揮発性メモリの集積密度の向上を図るため
に、浮遊ゲート電極の寸法およびメモリセルの間隔の縮
小がはかられる。このような半導体装置の寸法はフォト
リソグラフィ技術とドライエッチング技術の加工精度に
依存している。しかし、フォトリソグラフィ技術で通常
に使用される縮小露光投影での解像度には限界がある。
このため、浮遊ゲート型不揮発性メモリの集積度の向上
にも限界が生じることになる。なお、上記の従来の技術
では、図１０に示す浮遊ゲート電極１０６の間隔および
チャネル領域の幅が最小寸法になっており、この領域の
加工精度でメモリセルの集積度が決定されている。
ゲート型不揮発性メモリの集積密度の向上を図るため
に、浮遊ゲート電極の寸法およびメモリセルの間隔の縮
小がはかられる。このような半導体装置の寸法はフォト
リソグラフィ技術とドライエッチング技術の加工精度に
依存している。しかし、フォトリソグラフィ技術で通常
に使用される縮小露光投影での解像度には限界がある。
このため、浮遊ゲート型不揮発性メモリの集積度の向上
にも限界が生じることになる。なお、上記の従来の技術
では、図１０に示す浮遊ゲート電極１０６の間隔および
チャネル領域の幅が最小寸法になっており、この領域の
加工精度でメモリセルの集積度が決定されている。
【００１１】また、この従来の技術では、素子分離絶縁
膜の端部と浮遊ゲート電極の端部を一致させると、縮小
投影露光の目合わせにおいていわゆる目ずれが生じた場
合に、浮遊ゲート電極の端部が素子活性領域すなわちチ
ャネル領域に入る恐れがある。このため、素子分離領域
と浮遊ゲート電極とはオーバラップにされ、さらにマー
ジンが必要になる。そして、メモリセル間には、充分な
素子分離絶縁膜幅が必要になり、その幅は少なくとも最
小寸法の２倍以上必要になる。
膜の端部と浮遊ゲート電極の端部を一致させると、縮小
投影露光の目合わせにおいていわゆる目ずれが生じた場
合に、浮遊ゲート電極の端部が素子活性領域すなわちチ
ャネル領域に入る恐れがある。このため、素子分離領域
と浮遊ゲート電極とはオーバラップにされ、さらにマー
ジンが必要になる。そして、メモリセル間には、充分な
素子分離絶縁膜幅が必要になり、その幅は少なくとも最
小寸法の２倍以上必要になる。
【００１２】このように上記の従来の構造では、浮遊ゲ
ート型不揮発性メモリ装置の集積度は製造プロセスによ
って決まる最小寸法によって制限され、さらに高い集積
度への要求に応えることができない。
ート型不揮発性メモリ装置の集積度は製造プロセスによ
って決まる最小寸法によって制限され、さらに高い集積
度への要求に応えることができない。
【００１３】本発明の目的は、記憶情報を多値状態にし
１ビット情報あたりの占有面積を低減して超高集積度が
可能になる不揮発性半導体記憶装置の構造を提供するこ
とにある。
１ビット情報あたりの占有面積を低減して超高集積度が
可能になる不揮発性半導体記憶装置の構造を提供するこ
とにある。
【００１４】
【課題を解決するための手段】このために本発明の不揮
発性半導体記憶装置では、一導電型半導体基板の主表面
に形成された第１の拡散領域と第２の拡散領域と、前記
第１の拡散領域と第２の拡散領域との間に形成されたチ
ャネル領域と、前記チャネル領域上に順次積層して形成
された第１の絶縁膜、浮遊ゲート電極、第２の絶縁膜及
び制御ゲート電極とを有する浮遊ゲート型トランジスタ
において、前記浮遊ゲート電極が互いに絶縁分離された
第１の浮遊ゲート電極と第２の浮遊ゲート電極とで構成
され、前記第１の浮遊ゲート電極と第２の浮遊ゲート電
極とが前記第１の絶縁膜を介して前記チャネル領域上に
形成されている。
発性半導体記憶装置では、一導電型半導体基板の主表面
に形成された第１の拡散領域と第２の拡散領域と、前記
第１の拡散領域と第２の拡散領域との間に形成されたチ
ャネル領域と、前記チャネル領域上に順次積層して形成
された第１の絶縁膜、浮遊ゲート電極、第２の絶縁膜及
び制御ゲート電極とを有する浮遊ゲート型トランジスタ
において、前記浮遊ゲート電極が互いに絶縁分離された
第１の浮遊ゲート電極と第２の浮遊ゲート電極とで構成
され、前記第１の浮遊ゲート電極と第２の浮遊ゲート電
極とが前記第１の絶縁膜を介して前記チャネル領域上に
形成されている。
【００１５】ここで、前記第１の浮遊ゲート電極下部の
チャネル領域であり前記第２の拡散領域に接する領域に
同導電型の第３の拡散領域が形成され、前記第２の浮遊
ゲート電極下部のチャネル領域であり前記第１の拡散領
域に接する領域に同導電型の第３の拡散領域が形成され
ており、前記第３の拡散領域の不純物濃度が前記半導体
基板の不純物濃度より高くなるように設定される。
チャネル領域であり前記第２の拡散領域に接する領域に
同導電型の第３の拡散領域が形成され、前記第２の浮遊
ゲート電極下部のチャネル領域であり前記第１の拡散領
域に接する領域に同導電型の第３の拡散領域が形成され
ており、前記第３の拡散領域の不純物濃度が前記半導体
基板の不純物濃度より高くなるように設定される。
【００１６】あるいは、前記第１の浮遊ゲート電極下部
のチャネル領域の幅が前記第２の浮遊ゲート電極下部の
チャネル領域の幅より大きくなるように設定される。
のチャネル領域の幅が前記第２の浮遊ゲート電極下部の
チャネル領域の幅より大きくなるように設定される。
【００１７】あるいは、前記第１の浮遊ゲート電極下部
の第１の絶縁膜の膜厚が前記第２の浮遊ゲート電極下部
の第１の絶縁膜の膜厚より薄くなるように設定される。
の第１の絶縁膜の膜厚が前記第２の浮遊ゲート電極下部
の第１の絶縁膜の膜厚より薄くなるように設定される。
【００１８】また本発明の不揮発性半導体記憶装置への
多値情報の書き込み方法では、前記制御ゲート電極に一
定電圧が印加され、前記第１の拡散領域が接地電位にさ
れ前記第２の拡散領域が一定の電圧にされて前記第１の
浮遊ゲート電極のみに第１の電子注入がなされ、今度は
逆に、前記第１の拡散領域が一定の電圧にされ前記第２
の拡散領域が接地電位にされて前記第２の浮遊ゲート電
極のみに第２の電子注入がなされる。このようにして、
浮遊ゲート型トランジスタに多値情報が書き込まれる。
多値情報の書き込み方法では、前記制御ゲート電極に一
定電圧が印加され、前記第１の拡散領域が接地電位にさ
れ前記第２の拡散領域が一定の電圧にされて前記第１の
浮遊ゲート電極のみに第１の電子注入がなされ、今度は
逆に、前記第１の拡散領域が一定の電圧にされ前記第２
の拡散領域が接地電位にされて前記第２の浮遊ゲート電
極のみに第２の電子注入がなされる。このようにして、
浮遊ゲート型トランジスタに多値情報が書き込まれる。
【００１９】また本発明の多値情報の読み出し方法で
は、前記制御ゲート電極に一定電圧が印加され、前記第
１の拡散領域が接地電位にされ前記第２の拡散領域が一
定の電圧にされて前記浮遊ゲート型トランジスタの前記
多値情報に対応した駆動力が検知されるようになる。
は、前記制御ゲート電極に一定電圧が印加され、前記第
１の拡散領域が接地電位にされ前記第２の拡散領域が一
定の電圧にされて前記浮遊ゲート型トランジスタの前記
多値情報に対応した駆動力が検知されるようになる。
【００２０】本発明の不揮発性メモリセルでは、第１の
浮遊ゲート電極と第２の浮遊ゲート電極とに独立に情報
電荷（電子）が蓄積される。このため、１つのメモリセ
ルに４値の情報が記憶されるようになる。すなわち、本
発明の不揮発性メモリセルで従来の不揮発性メモリセル
の２倍の情報が処理されるようになる。このようにし
て、本発明の不揮発性メモリセルの集積度は大幅に向上
するようになる。
浮遊ゲート電極と第２の浮遊ゲート電極とに独立に情報
電荷（電子）が蓄積される。このため、１つのメモリセ
ルに４値の情報が記憶されるようになる。すなわち、本
発明の不揮発性メモリセルで従来の不揮発性メモリセル
の２倍の情報が処理されるようになる。このようにし
て、本発明の不揮発性メモリセルの集積度は大幅に向上
するようになる。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態の不揮
発性メモリセルの構造を図１乃至図３に基づいて説明す
る。図１は不揮発性メモリセルの一部の平面図であり３
個の浮遊ゲート型トランジスタで構成されている。図２
（ａ）および図２（ｂ）はそれぞれ図１に記すＡ1 −Ｂ
1 およびＡ2 −Ｂ2 での断面図であり、図３は同様にＣ
−Ｄにおける断面図である。
発性メモリセルの構造を図１乃至図３に基づいて説明す
る。図１は不揮発性メモリセルの一部の平面図であり３
個の浮遊ゲート型トランジスタで構成されている。図２
（ａ）および図２（ｂ）はそれぞれ図１に記すＡ1 −Ｂ
1 およびＡ2 −Ｂ2 での断面図であり、図３は同様にＣ
−Ｄにおける断面図である。
【００２２】図１に示すように、３箇所に第１の拡散領
域３、第２の拡散領域４が形成されている。そして、そ
して、これらがソース領域およびドレイン領域となり、
それぞれのソース領域とドレイン領域間にそれぞれの第
１の浮遊ゲート電極７と第２の浮遊ゲート電極７ａとが
形成される。そして、従来の技術で説明したように、こ
れらの浮遊ゲート電極に自己整合するように制御ゲート
電極９が形成されている。
域３、第２の拡散領域４が形成されている。そして、そ
して、これらがソース領域およびドレイン領域となり、
それぞれのソース領域とドレイン領域間にそれぞれの第
１の浮遊ゲート電極７と第２の浮遊ゲート電極７ａとが
形成される。そして、従来の技術で説明したように、こ
れらの浮遊ゲート電極に自己整合するように制御ゲート
電極９が形成されている。
【００２３】図２（ａ）に示すように、導電型がＰ型の
半導体基板１の表面に選択的に素子分離絶縁膜２が形成
されている。そして、素子の活性領域に導電型がＮ型の
第１の拡散領域３と第２の拡散領域４が形成される。さ
らに、第２の拡散領域４に近接して導電型がＰ型の第３
の拡散領域５が形成される。
半導体基板１の表面に選択的に素子分離絶縁膜２が形成
されている。そして、素子の活性領域に導電型がＮ型の
第１の拡散領域３と第２の拡散領域４が形成される。さ
らに、第２の拡散領域４に近接して導電型がＰ型の第３
の拡散領域５が形成される。
【００２４】あとは従来の技術と同様に、素子の活性領
域の表面に第１の絶縁膜６が設けられる。そして、第１
の拡散領域３と第２の拡散領域４間の上部に第１の絶縁
膜５を介して第１の浮遊ゲート電極７が設けられる。そ
して、この第１の浮遊ゲート電極７上に第２の絶縁膜８
が形成され、さらに、この第２の絶縁膜８上に制御ゲー
ト電極９が形成される。
域の表面に第１の絶縁膜６が設けられる。そして、第１
の拡散領域３と第２の拡散領域４間の上部に第１の絶縁
膜５を介して第１の浮遊ゲート電極７が設けられる。そ
して、この第１の浮遊ゲート電極７上に第２の絶縁膜８
が形成され、さらに、この第２の絶縁膜８上に制御ゲー
ト電極９が形成される。
【００２５】同様に、図２（ｂ）に示すように、Ｐ型の
半導体基板１の表面に素子分離絶縁膜２が形成されてい
る。素子の活性領域にＮ型の第１の拡散領域３と第２の
拡散領域４が形成される。そしてこの場合には、第１の
拡散領域３に近接してＰ型の第３の拡散領域５が形成さ
れる。
半導体基板１の表面に素子分離絶縁膜２が形成されてい
る。素子の活性領域にＮ型の第１の拡散領域３と第２の
拡散領域４が形成される。そしてこの場合には、第１の
拡散領域３に近接してＰ型の第３の拡散領域５が形成さ
れる。
【００２６】後は図２（ａ）と同様に、素子の活性領域
の表面に第１の絶縁膜６が設けられ、その上部に第２の
浮遊ゲート電極７ａが設けられる。そして、この第２の
浮遊ゲート電極７ａ上に第２の絶縁膜８が形成され、さ
らに、この第２の絶縁膜８上に制御ゲート電極９が形成
される。
の表面に第１の絶縁膜６が設けられ、その上部に第２の
浮遊ゲート電極７ａが設けられる。そして、この第２の
浮遊ゲート電極７ａ上に第２の絶縁膜８が形成され、さ
らに、この第２の絶縁膜８上に制御ゲート電極９が形成
される。
【００２７】図３は３個の浮遊ゲート型トランジスタの
断面を示している。すなわち、半導体基板１の表面に素
子分離絶縁膜２が形成され、第１の絶縁膜６が形成され
る。そして、それぞれの第１の絶縁膜６上に第１の浮遊
ゲート電極７と第２の浮遊ゲート電極７ａとが形成され
る。そして、これらの第１の浮遊ゲート電極７および第
２の浮遊ゲート電極７ａ全面を被覆するように第２の絶
縁膜８が形成される。同様に、この第２の絶縁膜８全面
を被覆するように制御ゲート電極９が形成される。ここ
で、第１の浮遊ゲート電極７と第２の浮遊ゲート電極７
ａとは第３の絶縁膜１０で互いに絶縁されている。
断面を示している。すなわち、半導体基板１の表面に素
子分離絶縁膜２が形成され、第１の絶縁膜６が形成され
る。そして、それぞれの第１の絶縁膜６上に第１の浮遊
ゲート電極７と第２の浮遊ゲート電極７ａとが形成され
る。そして、これらの第１の浮遊ゲート電極７および第
２の浮遊ゲート電極７ａ全面を被覆するように第２の絶
縁膜８が形成される。同様に、この第２の絶縁膜８全面
を被覆するように制御ゲート電極９が形成される。ここ
で、第１の浮遊ゲート電極７と第２の浮遊ゲート電極７
ａとは第３の絶縁膜１０で互いに絶縁されている。
【００２８】次に、本発明の不揮発性メモリセルの動作
方法を説明する。図４は本発明の構造の１個のメモリセ
ルの等価回路図である。本発明の構造の等価回路は２つ
の浮遊ゲート型トランジスタのソース、ドレイン及び制
御ゲートを並列に接続したもので表される。すなわち、
図４に示すように第１の浮遊ゲート型トランジスタＡと
第２の浮遊ゲート型トランジスタＢとが並列に接続され
る。そして、これらのトランジスタのソース／ドレイン
が共通に接続されＶ1 とＶ2 にそれぞれ接続される。さ
らに、制御ゲート電極も共通にされＶg に接続される。
また、これらの浮遊ゲート型トランジスタのバックゲー
ト電極はＶb に接続される。
方法を説明する。図４は本発明の構造の１個のメモリセ
ルの等価回路図である。本発明の構造の等価回路は２つ
の浮遊ゲート型トランジスタのソース、ドレイン及び制
御ゲートを並列に接続したもので表される。すなわち、
図４に示すように第１の浮遊ゲート型トランジスタＡと
第２の浮遊ゲート型トランジスタＢとが並列に接続され
る。そして、これらのトランジスタのソース／ドレイン
が共通に接続されＶ1 とＶ2 にそれぞれ接続される。さ
らに、制御ゲート電極も共通にされＶg に接続される。
また、これらの浮遊ゲート型トランジスタのバックゲー
ト電極はＶb に接続される。
【００２９】次に、Ｎチャネルの浮遊ゲート型トラジス
タを例にして、図４と表１を用い書込み動作について説
明する。本発明の不揮発性メモリでは、第１の浮遊ゲー
ト型トランジスタＡの浮遊ゲートへの電子の注入の有無
と第１の浮遊ゲート型トランジスタＢのそれへの有無の
組み合わせにより、１つのメモリセルで４値の状態が表
される。ここで、各浮遊ゲートへの電子の注入は別々に
行われる。通常、ドレイン電圧をゲート電圧の約２倍に
するとホットエレクトロンを効率よく発生させ、浮遊ゲ
ート電極に電子を効率よく注入することができる。そこ
で、電子を注入する場合には、制御ゲート電極には１０
Ｖが印加され、ドレインに２Ｖが印加されソースおよび
バックゲート電極Ｖb は０Ｖに固定される。
タを例にして、図４と表１を用い書込み動作について説
明する。本発明の不揮発性メモリでは、第１の浮遊ゲー
ト型トランジスタＡの浮遊ゲートへの電子の注入の有無
と第１の浮遊ゲート型トランジスタＢのそれへの有無の
組み合わせにより、１つのメモリセルで４値の状態が表
される。ここで、各浮遊ゲートへの電子の注入は別々に
行われる。通常、ドレイン電圧をゲート電圧の約２倍に
するとホットエレクトロンを効率よく発生させ、浮遊ゲ
ート電極に電子を効率よく注入することができる。そこ
で、電子を注入する場合には、制御ゲート電極には１０
Ｖが印加され、ドレインに２Ｖが印加されソースおよび
バックゲート電極Ｖb は０Ｖに固定される。
【００３０】
【表１】
【００３１】すなわち、表１に示すように第１の浮遊ゲ
ート型トランジスタＡの浮遊ゲート電極に電子を注入す
る場合には、制御ゲート電圧Ｖg は１０Ｖに設定され、
ソース電圧Ｖ1 は０Ｖにドレイン電圧Ｖ2 は２Ｖにそれ
ぞれ設定される。この時、第１の浮遊ゲート型トランジ
スタＡの浮遊ゲート電極（第１の浮遊ゲート電極）下部
の第３の拡散領域のところで高電界領域が生じ、多量の
ホットエレクトロンが発生し、第１の絶縁膜のエネルギ
ー障壁を越えるのに十分なエネルギーを持った電子が第
１の浮遊ゲート電極に注入される。この場合に、第２の
浮遊ゲート型トランジスタＢの第２の浮遊ゲート電極下
のドレイン近傍には第３の拡散領域が無いため高電界領
域ができず、第２の浮遊ゲート電極には電子は注入され
ない。
ート型トランジスタＡの浮遊ゲート電極に電子を注入す
る場合には、制御ゲート電圧Ｖg は１０Ｖに設定され、
ソース電圧Ｖ1 は０Ｖにドレイン電圧Ｖ2 は２Ｖにそれ
ぞれ設定される。この時、第１の浮遊ゲート型トランジ
スタＡの浮遊ゲート電極（第１の浮遊ゲート電極）下部
の第３の拡散領域のところで高電界領域が生じ、多量の
ホットエレクトロンが発生し、第１の絶縁膜のエネルギ
ー障壁を越えるのに十分なエネルギーを持った電子が第
１の浮遊ゲート電極に注入される。この場合に、第２の
浮遊ゲート型トランジスタＢの第２の浮遊ゲート電極下
のドレイン近傍には第３の拡散領域が無いため高電界領
域ができず、第２の浮遊ゲート電極には電子は注入され
ない。
【００３２】なお、第１の浮遊ゲート型トランジスタＡ
に電子を注入しない場合には、Ｖgは０Ｖに設定され
る。
に電子を注入しない場合には、Ｖgは０Ｖに設定され
る。
【００３３】同様に、第２の浮遊ゲート型トランジスタ
Ｂの浮遊ゲート電極に電子を注入する場合には、Ｖg は
１０Ｖに設定され、Ｖ1 は２ＶにＶ2 は０Ｖにそれぞれ
設定される。この時、第２の浮遊ゲート型トランジスタ
Ｂの浮遊ゲート電極（第２の浮遊ゲート電極）下部の第
３の拡散領域のところで高電界領域が生じ、多量のホッ
トエレクトロンが発生し、電子が第２の浮遊ゲート電極
に注入される。この場合には、第１の浮遊ゲート型トラ
ンジスタＡの第１の浮遊ゲート電極下のドレイン近傍に
は第３の拡散領域が無いため高電界領域ができず、第１
の浮遊ゲート電極には電子は注入されない。なお、第２
の浮遊ゲート型トランジスタＢに電子を注入しない場合
には、Ｖg は０Ｖに設定される。
Ｂの浮遊ゲート電極に電子を注入する場合には、Ｖg は
１０Ｖに設定され、Ｖ1 は２ＶにＶ2 は０Ｖにそれぞれ
設定される。この時、第２の浮遊ゲート型トランジスタ
Ｂの浮遊ゲート電極（第２の浮遊ゲート電極）下部の第
３の拡散領域のところで高電界領域が生じ、多量のホッ
トエレクトロンが発生し、電子が第２の浮遊ゲート電極
に注入される。この場合には、第１の浮遊ゲート型トラ
ンジスタＡの第１の浮遊ゲート電極下のドレイン近傍に
は第３の拡散領域が無いため高電界領域ができず、第１
の浮遊ゲート電極には電子は注入されない。なお、第２
の浮遊ゲート型トランジスタＢに電子を注入しない場合
には、Ｖg は０Ｖに設定される。
【００３４】また、このように注入された電子の消去
は、例えば制御ゲートに高い負電圧、半導体基板を接地
電位にすることにより、ファウラー・ノルドハイム電流
（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｃｕｒｒｅｎｔ）
機構により第１の絶縁膜を介して、第１の浮遊ゲート電
極及び第２の浮遊ゲート電極内の電子を半導体基板に引
き抜くことにより行われる。
は、例えば制御ゲートに高い負電圧、半導体基板を接地
電位にすることにより、ファウラー・ノルドハイム電流
（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｃｕｒｒｅｎｔ）
機構により第１の絶縁膜を介して、第１の浮遊ゲート電
極及び第２の浮遊ゲート電極内の電子を半導体基板に引
き抜くことにより行われる。
【００３５】次に、書き込み情報の読み出し動作につい
て説明する。読み出し動作は、表１に示すように、Ｖg
が３ＶにＶ1 が０ＶにＶ2 が１Ｖにそれぞれ設定され
る。なお、Ｖb は０Ｖのままである。このようにして、
Ｖ2 に流れる電流の大きさにより、書き込まれた状態が
判断される。読み出し動作中に浮遊ゲートに電子が注入
されないように、Ｖ2 の電圧は１Ｖ程度と低い値とな
る。
て説明する。読み出し動作は、表１に示すように、Ｖg
が３ＶにＶ1 が０ＶにＶ2 が１Ｖにそれぞれ設定され
る。なお、Ｖb は０Ｖのままである。このようにして、
Ｖ2 に流れる電流の大きさにより、書き込まれた状態が
判断される。読み出し動作中に浮遊ゲートに電子が注入
されないように、Ｖ2 の電圧は１Ｖ程度と低い値とな
る。
【００３６】メモリセルの各端子のバイアスを固定した
場合の、第１の浮遊ゲート電極への注入電子量と第１の
浮遊ゲート電極の下のチャンネルを流れるドレイン電流
の関係、及び第２の浮遊ゲート電極への注入電子量と第
２の浮遊ゲート電極の下の第２のチャンネルを流れるド
レイン電流の関係を図５（ａ）に示す。この場合には、
制御ゲート電圧は３Ｖ、ドレイン電圧は１Ｖ、ソース及
び基板電圧は接地電位としている。
場合の、第１の浮遊ゲート電極への注入電子量と第１の
浮遊ゲート電極の下のチャンネルを流れるドレイン電流
の関係、及び第２の浮遊ゲート電極への注入電子量と第
２の浮遊ゲート電極の下の第２のチャンネルを流れるド
レイン電流の関係を図５（ａ）に示す。この場合には、
制御ゲート電圧は３Ｖ、ドレイン電圧は１Ｖ、ソース及
び基板電圧は接地電位としている。
【００３７】電子の消去状態における浮遊ゲート電極内
の注入電子量は必ずしも０とは限らない。第１の浮遊ゲ
ート電極の電子消去時及び注入時の蓄積電子量をＱ１
Ｌ、Ｑ１Ｈとする。また第２の浮遊ゲート電極の電子消
去時及び注入時の蓄積電子量をＱ２Ｌ、Ｑ２Ｈとにす
る。図５（ａ）に示すように、蓄積電子量Ｑ１Ｌ、Ｑ１
Ｈ、Ｑ２Ｌ、Ｑ２Ｈに対応するドレイン電流をＩ１Ｌ、
Ｉ１Ｈ、Ｉ２Ｌ、Ｉ２Ｈとする。
の注入電子量は必ずしも０とは限らない。第１の浮遊ゲ
ート電極の電子消去時及び注入時の蓄積電子量をＱ１
Ｌ、Ｑ１Ｈとする。また第２の浮遊ゲート電極の電子消
去時及び注入時の蓄積電子量をＱ２Ｌ、Ｑ２Ｈとにす
る。図５（ａ）に示すように、蓄積電子量Ｑ１Ｌ、Ｑ１
Ｈ、Ｑ２Ｌ、Ｑ２Ｈに対応するドレイン電流をＩ１Ｌ、
Ｉ１Ｈ、Ｉ２Ｌ、Ｉ２Ｈとする。
【００３８】ここで、表１で説明したような読み出し電
圧を印加すると、浮遊ゲート型トランジスタトのドレイ
ン電流は、第１の浮遊ゲート電極及び第２の浮遊ゲート
電極における電子の蓄積の有無により４通りの値をとる
ようになる。ただし、浮遊ゲート型トランジスタの構造
及び電子注入量の組み合わせにより、Ｉ１Ｌ＝Ｉ２Ｌ、
かつＩ１Ｈ＝Ｉ２Ｈとすると、Ｉ１Ｌ＋Ｉ２Ｈ＝Ｉ１Ｈ
＋Ｉ２Ｌとなり、トランジスタの駆動力は３通りの値し
か得られないので、Ｉ１Ｌ≠Ｉ２Ｌ，或いはＩ１Ｈ≠Ｉ
２Ｈの少なくとも一方が成り立つように、浮遊ゲート型
トランジスタスの構造あるいは電子注入量を調整する必
要がある。図５（ａ）の場合には、Ｉ１Ｌ＝Ｉ２Ｌ、Ｉ
１Ｈ≠Ｉ２Ｈとなるように設定されている。このような
条件を満たした場合の、各浮遊ゲートの蓄積電子量とチ
ャネル全体に流れる電流の関係は、図５（ｂ）に示され
るようになる。
圧を印加すると、浮遊ゲート型トランジスタトのドレイ
ン電流は、第１の浮遊ゲート電極及び第２の浮遊ゲート
電極における電子の蓄積の有無により４通りの値をとる
ようになる。ただし、浮遊ゲート型トランジスタの構造
及び電子注入量の組み合わせにより、Ｉ１Ｌ＝Ｉ２Ｌ、
かつＩ１Ｈ＝Ｉ２Ｈとすると、Ｉ１Ｌ＋Ｉ２Ｈ＝Ｉ１Ｈ
＋Ｉ２Ｌとなり、トランジスタの駆動力は３通りの値し
か得られないので、Ｉ１Ｌ≠Ｉ２Ｌ，或いはＩ１Ｈ≠Ｉ
２Ｈの少なくとも一方が成り立つように、浮遊ゲート型
トランジスタスの構造あるいは電子注入量を調整する必
要がある。図５（ａ）の場合には、Ｉ１Ｌ＝Ｉ２Ｌ、Ｉ
１Ｈ≠Ｉ２Ｈとなるように設定されている。このような
条件を満たした場合の、各浮遊ゲートの蓄積電子量とチ
ャネル全体に流れる電流の関係は、図５（ｂ）に示され
るようになる。
【００３９】この時、Ｉ１Ｌ、Ｉ１Ｈ、Ｉ２Ｌ、Ｉ２Ｈ
の値は、Ｉ１Ｌ＋１２Ｌ、Ｉ１Ｈ＋Ｉ２Ｌ、Ｉ１Ｌ＋Ｉ
２Ｈ、Ｉ１Ｈ＋Ｉ２Ｈが等間隔になるように設定する
と、状態間の識別が容易となりより好ましい。例えばＩ
１Ｌ：Ｉ２Ｌ：Ｉ１Ｈ：Ｉ２Ｈ＝２：２：０：１となる
様な電子量Ｑ１Ｌ、Ｑ２Ｌ、Ｑ１Ｈ、Ｑ２Ｈを選択する
ことにより、４種の各状態で流れる電流比が（Ｉ１Ｌ＋
Ｉ２Ｌ）：（Ｉ１Ｌ＋Ｉ２Ｈ）：（Ｉ１Ｈ＋Ｉ２Ｌ）：
（Ｉ１Ｈ＋Ｉ２Ｈ）＝４：３：２：１と等間隔となり、
センスアンプによる４値の状態の識別が容易となる。
の値は、Ｉ１Ｌ＋１２Ｌ、Ｉ１Ｈ＋Ｉ２Ｌ、Ｉ１Ｌ＋Ｉ
２Ｈ、Ｉ１Ｈ＋Ｉ２Ｈが等間隔になるように設定する
と、状態間の識別が容易となりより好ましい。例えばＩ
１Ｌ：Ｉ２Ｌ：Ｉ１Ｈ：Ｉ２Ｈ＝２：２：０：１となる
様な電子量Ｑ１Ｌ、Ｑ２Ｌ、Ｑ１Ｈ、Ｑ２Ｈを選択する
ことにより、４種の各状態で流れる電流比が（Ｉ１Ｌ＋
Ｉ２Ｌ）：（Ｉ１Ｌ＋Ｉ２Ｈ）：（Ｉ１Ｈ＋Ｉ２Ｌ）：
（Ｉ１Ｈ＋Ｉ２Ｈ）＝４：３：２：１と等間隔となり、
センスアンプによる４値の状態の識別が容易となる。
【００４０】ここで、センスアンプのレファレンス電流
には４種類のものが用いられる。そして、これらのレフ
ァレンス電流値と照合されて４値の蓄積情報が識別され
ることになる。
には４種類のものが用いられる。そして、これらのレフ
ァレンス電流値と照合されて４値の蓄積情報が識別され
ることになる。
【００４１】次に、本発明の第１の実施の形態の不揮発
性半導体記憶装置の製造方法を図６および図７に基づい
て説明する。
性半導体記憶装置の製造方法を図６および図７に基づい
て説明する。
【００４２】図６および図７は、本発明の構造の製造方
法を示すための製造工程順の断面図である。この断面図
は、図１に記したＣ−Ｄで切断したところのものであ
る。
法を示すための製造工程順の断面図である。この断面図
は、図１に記したＣ−Ｄで切断したところのものであ
る。
【００４３】図６（ａ）に示すように、導電型がＰ型の
シリコン基板である半導体基板１の表面の素子分離領域
に、例えば厚さ４００ｎｍの素子分離絶縁膜２を形成す
る。ここで、この素子分離絶縁膜２は、トレンチ内に埋
設するように形成される。次に、半導体基板１の表面に
第１の絶縁膜６を、例えば８５０℃の乾燥酸素雰囲気を
用いた熱酸化法により厚さ８ｎｍに形成する。そして、
第１の多結晶シリコン膜１１を、例えば化学気相成長
（ＣＶＤ）法により厚さ１５０ｎｍ形成する。その後、
第１の多結晶シリコン膜１１の電気抵抗を低減するため
に、例えばイオン注入法を用いてリンイオンを導入す
る。ここで、リン不純物イオンのドーズ量は５×１０15
／ｃｍ2 である。
シリコン基板である半導体基板１の表面の素子分離領域
に、例えば厚さ４００ｎｍの素子分離絶縁膜２を形成す
る。ここで、この素子分離絶縁膜２は、トレンチ内に埋
設するように形成される。次に、半導体基板１の表面に
第１の絶縁膜６を、例えば８５０℃の乾燥酸素雰囲気を
用いた熱酸化法により厚さ８ｎｍに形成する。そして、
第１の多結晶シリコン膜１１を、例えば化学気相成長
（ＣＶＤ）法により厚さ１５０ｎｍ形成する。その後、
第１の多結晶シリコン膜１１の電気抵抗を低減するため
に、例えばイオン注入法を用いてリンイオンを導入す
る。ここで、リン不純物イオンのドーズ量は５×１０15
／ｃｍ2 である。
【００４４】次に、図６（ｂ）に示すように、レジスト
マスク１２を形成しこれをエッチングマスクに異方性ド
ライエッチングにより第１の多結晶シリコン膜１１を加
工する。このようにして第１の浮遊ゲート電極７が形成
される。次に、露出している第１の絶縁膜６を希弗酸で
除去する。
マスク１２を形成しこれをエッチングマスクに異方性ド
ライエッチングにより第１の多結晶シリコン膜１１を加
工する。このようにして第１の浮遊ゲート電極７が形成
される。次に、露出している第１の絶縁膜６を希弗酸で
除去する。
【００４５】次に、図６（ｃ）に示すように、露出して
いる半導体基板１の表面を熱酸化することによりあらた
めて第１の絶縁膜６を形成する。同時に第１の浮遊ゲー
ト電極７の表面にも第３の絶縁膜１０を形成する。ここ
で熱酸化の方法として、例えば酸化温度が８５０℃であ
り乾燥酸素雰囲気が用いられる。リン不純物を導入した
第１の浮遊ゲート電極７の酸化速度はシリコン基板の酸
加速度の３〜５倍であるため、半導体基板１の表面に膜
厚８ｎｍの第１の絶縁膜６を形成しながら、同時に第１
の浮遊ゲート電極７の表面には膜厚３０ｎｍ程度の第３
の絶縁膜１０を形成することができる。
いる半導体基板１の表面を熱酸化することによりあらた
めて第１の絶縁膜６を形成する。同時に第１の浮遊ゲー
ト電極７の表面にも第３の絶縁膜１０を形成する。ここ
で熱酸化の方法として、例えば酸化温度が８５０℃であ
り乾燥酸素雰囲気が用いられる。リン不純物を導入した
第１の浮遊ゲート電極７の酸化速度はシリコン基板の酸
加速度の３〜５倍であるため、半導体基板１の表面に膜
厚８ｎｍの第１の絶縁膜６を形成しながら、同時に第１
の浮遊ゲート電極７の表面には膜厚３０ｎｍ程度の第３
の絶縁膜１０を形成することができる。
【００４６】次に、リン不純物を含有する第２の多結晶
シリコン膜１３をＣＶＤ法で膜厚が５００ｎｍになるよ
うに堆積する。
シリコン膜１３をＣＶＤ法で膜厚が５００ｎｍになるよ
うに堆積する。
【００４７】次に、図７（ａ）に示すように、第１の浮
遊ゲート電極７の表面の第３の絶縁膜１０が露出するま
で、第２の多結晶シリコン膜１３を化学的機械研磨（Ｃ
ＭＰ）法で研削する。この場合に第１の浮遊ゲート電極
７は第３の絶縁膜１０で保護される。さらに、図７
（ｂ）に示すように、第１の浮遊ゲート電極７の上部に
ある第３の絶縁膜１０もＣＭＰ法で除去される。このよ
うにして、図７（ｂ）に示すように、第１の浮遊ゲート
電極７と第２の浮遊ゲート電極７ａとが第１の絶縁膜６
上に形成され互いに第３の絶縁膜１０で絶縁される。
遊ゲート電極７の表面の第３の絶縁膜１０が露出するま
で、第２の多結晶シリコン膜１３を化学的機械研磨（Ｃ
ＭＰ）法で研削する。この場合に第１の浮遊ゲート電極
７は第３の絶縁膜１０で保護される。さらに、図７
（ｂ）に示すように、第１の浮遊ゲート電極７の上部に
ある第３の絶縁膜１０もＣＭＰ法で除去される。このよ
うにして、図７（ｂ）に示すように、第１の浮遊ゲート
電極７と第２の浮遊ゲート電極７ａとが第１の絶縁膜６
上に形成され互いに第３の絶縁膜１０で絶縁される。
【００４８】次に、図７（ｃ）に示すように、第２の絶
縁膜８を形成する。この第２の絶縁膜８としては、例え
ば、下から膜厚５ｎｍのシリコン酸化膜、膜厚１０ｎｍ
のシリコン窒化膜、膜厚５ｎｍのシリコン酸化膜をＣＶ
Ｄ法により順次堆積した積層膜が使用される。さらに、
制御ゲート電極９を形成する。この制御ゲート電極９
は、リン不純物を含有する多結晶シリコン膜とこの多結
晶シリコン膜上に形成されたタングステン・シリサイド
膜の積層膜で構成される。
縁膜８を形成する。この第２の絶縁膜８としては、例え
ば、下から膜厚５ｎｍのシリコン酸化膜、膜厚１０ｎｍ
のシリコン窒化膜、膜厚５ｎｍのシリコン酸化膜をＣＶ
Ｄ法により順次堆積した積層膜が使用される。さらに、
制御ゲート電極９を形成する。この制御ゲート電極９
は、リン不純物を含有する多結晶シリコン膜とこの多結
晶シリコン膜上に形成されたタングステン・シリサイド
膜の積層膜で構成される。
【００４９】このようにして、本発明の第１の実施の形
態の浮遊ゲート型トランジスタが形成される。ここで、
第１の浮遊ゲート電極７と第２の浮遊ゲート電極７ａの
それぞれの直下のチャネル幅は、ほぼ同一になるように
設定される。
態の浮遊ゲート型トランジスタが形成される。ここで、
第１の浮遊ゲート電極７と第２の浮遊ゲート電極７ａの
それぞれの直下のチャネル幅は、ほぼ同一になるように
設定される。
【００５０】なお、以上の製造方法では図２に示した第
３の拡散領域５の形成方法は説明されなかったが、この
第３の拡散領域５は通常の方法で形成される。すなわ
ち、レジストマスクがボロンの斜めイオン注入のマスク
に用いられ、ボロン不純物が第１の拡散領域３と第２の
拡散領域４とにそれぞれ導入される。そして、熱処理が
施されボロン不純物が活性化される。このようにして、
第３の拡散領域５は形成される。
３の拡散領域５の形成方法は説明されなかったが、この
第３の拡散領域５は通常の方法で形成される。すなわ
ち、レジストマスクがボロンの斜めイオン注入のマスク
に用いられ、ボロン不純物が第１の拡散領域３と第２の
拡散領域４とにそれぞれ導入される。そして、熱処理が
施されボロン不純物が活性化される。このようにして、
第３の拡散領域５は形成される。
【００５１】次に、第２の実施の形態を図８及び図９に
基づいて説明する。ここで、図８は、図３に示した本発
明の浮遊ゲート型トランジスタと同様の断面図で示され
ている。そして、図９はその動作方法を説明するための
特性である。
基づいて説明する。ここで、図８は、図３に示した本発
明の浮遊ゲート型トランジスタと同様の断面図で示され
ている。そして、図９はその動作方法を説明するための
特性である。
【００５２】図８は１個の浮遊ゲート型トランジスタの
断面を示している。図８に示すように、半導体基板１の
表面に素子分離絶縁膜２が形成され、第１の絶縁膜６お
よび６ａが形成される。ここで、第１の絶縁膜６ａは第
１の絶縁膜６よりその膜厚が大きくなるように形成され
る。そして、第１の絶縁膜６及び第１の絶縁膜６ａ上に
それぞれ第１の浮遊ゲート電極７と第２の浮遊ゲート電
極７ａが形成される。ここで、第１の浮遊ゲート電極７
の幅すなわち第１の浮遊ゲート型トランジスタＡのチャ
ネル幅は、第２の浮遊ゲート電極７ａ幅すなわち第２の
浮遊ゲート型トランジスタＢのチャネル幅より大きくな
るように形成される。
断面を示している。図８に示すように、半導体基板１の
表面に素子分離絶縁膜２が形成され、第１の絶縁膜６お
よび６ａが形成される。ここで、第１の絶縁膜６ａは第
１の絶縁膜６よりその膜厚が大きくなるように形成され
る。そして、第１の絶縁膜６及び第１の絶縁膜６ａ上に
それぞれ第１の浮遊ゲート電極７と第２の浮遊ゲート電
極７ａが形成される。ここで、第１の浮遊ゲート電極７
の幅すなわち第１の浮遊ゲート型トランジスタＡのチャ
ネル幅は、第２の浮遊ゲート電極７ａ幅すなわち第２の
浮遊ゲート型トランジスタＢのチャネル幅より大きくな
るように形成される。
【００５３】そして、これらの第１の浮遊ゲート電極７
および第２の浮遊ゲート電極７ａ全面を被覆するように
第２の絶縁膜８が形成される。同様に、この第２の絶縁
膜８全面を被覆するように制御ゲート電極９が形成され
る。ここで、第１の浮遊ゲート電極７と第２の浮遊ゲー
ト電極７ａとは第３の絶縁膜１０で互いに絶縁されてい
る。
および第２の浮遊ゲート電極７ａ全面を被覆するように
第２の絶縁膜８が形成される。同様に、この第２の絶縁
膜８全面を被覆するように制御ゲート電極９が形成され
る。ここで、第１の浮遊ゲート電極７と第２の浮遊ゲー
ト電極７ａとは第３の絶縁膜１０で互いに絶縁されてい
る。
【００５４】このようにして、第２の実施の形態では第
１の浮遊ゲート型トランジスタＡのトランジスタ能力
が、第２の浮遊ゲート型トランジスタＢのそれより大き
くなるように形成されている。
１の浮遊ゲート型トランジスタＡのトランジスタ能力
が、第２の浮遊ゲート型トランジスタＢのそれより大き
くなるように形成されている。
【００５５】次に、このような浮遊ゲート型トランジス
タの動作方法すなわち読み出し方法を図９で説明する。
図９（ａ）は第１の浮遊ゲート型トランジスタＡの第１
の浮遊ゲート電極７への注入電子量と第１の浮遊ゲート
電極の下のチャンネルを流れるドレイン電流の関係、及
び第２の浮遊ゲート型トランジスタＢの第２の浮遊ゲー
ト電極７ａへの注入電子量と第２の浮遊ゲート電極の下
のチャンネルを流れるドレイン電流の関係を示す。この
場合には、共に制御ゲート電圧は３Ｖ、ドレイン電圧は
１Ｖ、ソース及び基板は接地電位としている。ここで、
図９に記すＡが第１の浮遊ゲート型トランジスタの場合
であり、図中のＢが第２の浮遊ゲート型トランジスタの
場合である。
タの動作方法すなわち読み出し方法を図９で説明する。
図９（ａ）は第１の浮遊ゲート型トランジスタＡの第１
の浮遊ゲート電極７への注入電子量と第１の浮遊ゲート
電極の下のチャンネルを流れるドレイン電流の関係、及
び第２の浮遊ゲート型トランジスタＢの第２の浮遊ゲー
ト電極７ａへの注入電子量と第２の浮遊ゲート電極の下
のチャンネルを流れるドレイン電流の関係を示す。この
場合には、共に制御ゲート電圧は３Ｖ、ドレイン電圧は
１Ｖ、ソース及び基板は接地電位としている。ここで、
図９に記すＡが第１の浮遊ゲート型トランジスタの場合
であり、図中のＢが第２の浮遊ゲート型トランジスタの
場合である。
【００５６】図９（ａ）に示すように、第１の浮遊ゲー
ト電極の電子消去時及び注入時の蓄積電子量をＱ１Ｌ、
Ｑ１Ｈとし、第２の浮遊ゲート電極の電子消去時及び注
入時の蓄積電子量をＱ２Ｌ、Ｑ２Ｈとする。さらに、蓄
積電子量をＱ１Ｌ、Ｑ１Ｈ、Ｑ２Ｌ、Ｑ２Ｈに対応する
ドレイン電流をＩ１Ｌ、Ｉ１Ｈ、Ｉ２Ｌ、Ｉ２Ｈとす
る。
ト電極の電子消去時及び注入時の蓄積電子量をＱ１Ｌ、
Ｑ１Ｈとし、第２の浮遊ゲート電極の電子消去時及び注
入時の蓄積電子量をＱ２Ｌ、Ｑ２Ｈとする。さらに、蓄
積電子量をＱ１Ｌ、Ｑ１Ｈ、Ｑ２Ｌ、Ｑ２Ｈに対応する
ドレイン電流をＩ１Ｌ、Ｉ１Ｈ、Ｉ２Ｌ、Ｉ２Ｈとす
る。
【００５７】ここで、表１で説明した読み出し電圧を印
加すると、ドレイン電流は、第１の浮遊ゲート電極及び
第２の浮遊ゲート電極における電子の蓄積の有無により
４通りの値をとり得る。
加すると、ドレイン電流は、第１の浮遊ゲート電極及び
第２の浮遊ゲート電極における電子の蓄積の有無により
４通りの値をとり得る。
【００５８】図９（ｂ）に示すように、Ｉ１Ｌ、Ｉ１
Ｈ、Ｉ２Ｌ、Ｉ２Ｈの値は、Ｉ１Ｌ＋１２Ｌ、Ｉ１Ｈ＋
Ｉ２Ｌ、Ｉ１Ｌ＋Ｉ２Ｈ、Ｉ１Ｈ＋Ｉ２Ｈが等間隔にな
るように設定すると状態間の識別が容易となる。例えば
Ｉ１Ｌ：Ｉ２Ｌ：Ｉ１Ｈ：Ｉ２Ｈ＝２：１：０：０とな
る様な電子量Ｑ１Ｌ、Ｑ２Ｌ、Ｑ１Ｈ、Ｑ２Ｈを選択す
ることにより、４種の各状態で流れる電流比が（Ｉ１Ｌ
＋Ｉ２Ｌ）：（Ｉ１Ｌ＋Ｉ２Ｈ）：（Ｉ１Ｈ＋Ｉ２
Ｌ）：（Ｉ１Ｈ＋Ｉ２Ｈ）＝３：２：１：０と等間隔と
なりセンスアンプによる４値の状態が容易に識別される
ようになる。
Ｈ、Ｉ２Ｌ、Ｉ２Ｈの値は、Ｉ１Ｌ＋１２Ｌ、Ｉ１Ｈ＋
Ｉ２Ｌ、Ｉ１Ｌ＋Ｉ２Ｈ、Ｉ１Ｈ＋Ｉ２Ｈが等間隔にな
るように設定すると状態間の識別が容易となる。例えば
Ｉ１Ｌ：Ｉ２Ｌ：Ｉ１Ｈ：Ｉ２Ｈ＝２：１：０：０とな
る様な電子量Ｑ１Ｌ、Ｑ２Ｌ、Ｑ１Ｈ、Ｑ２Ｈを選択す
ることにより、４種の各状態で流れる電流比が（Ｉ１Ｌ
＋Ｉ２Ｌ）：（Ｉ１Ｌ＋Ｉ２Ｈ）：（Ｉ１Ｈ＋Ｉ２
Ｌ）：（Ｉ１Ｈ＋Ｉ２Ｈ）＝３：２：１：０と等間隔と
なりセンスアンプによる４値の状態が容易に識別される
ようになる。
【００５９】以上の実施の形態では、浮遊ゲート型トラ
ンジスタがＮチャネルの場合で説明された。本発明で
は、Ｐチャネルの浮遊ゲート型トランジスタでも同様に
形成できることに言及しておく。
ンジスタがＮチャネルの場合で説明された。本発明で
は、Ｐチャネルの浮遊ゲート型トランジスタでも同様に
形成できることに言及しておく。
【００６０】
【発明の効果】このように上記の本発明の不揮発性メモ
リセルの構造では、１つのメモリセルに４値に対応する
情報が蓄積される。このために、記憶情報の１ビット情
報あたりの占有面積が低減して超高集積度が容易にな
る。
リセルの構造では、１つのメモリセルに４値に対応する
情報が蓄積される。このために、記憶情報の１ビット情
報あたりの占有面積が低減して超高集積度が容易にな
る。
【００６１】そして、同一の設計基準で比較すれば、不
揮発性半導体記憶装置の集積度は、従来に比べて２倍に
増加するようになる。
揮発性半導体記憶装置の集積度は、従来に比べて２倍に
増加するようになる。
【図１】本発明の第１の実施の形態を説明するメモリセ
ルの平面図である。
ルの平面図である。
【図２】上記メモリセルの断面図である。
【図３】上記メモリセルの断面図である。
【図４】本発明のメモリセルの等価回路図である。
【図５】本発明の第１の実施の形態の動作を説明するた
めのグラフである。
めのグラフである。
【図６】上記メモリセルの製造工程順の断面図である。
【図７】上記メモリセルの製造工程順の断面図である。
【図８】本発明の第２の実施の形態を説明するメモリセ
ルの平面図である。
ルの平面図である。
【図９】本発明の第２の実施の形態の動作を説明するた
めのグラフである。
めのグラフである。
【図１０】従来の技術を説明するためのメモリセルの平
面図である。
面図である。
【図１１】従来の技術を説明するためのメモリセルの断
面図である。
面図である。
【図１２】従来の技術を説明するためのメモリセルの断
面図である。
面図である。
１，１０１ 半導体基板 ２，１０２ 素子分離絶縁膜 ３ 第１の拡散領域 ４ 第２の拡散領域 ５ 第３の拡散領域 ６，１０５ 第１の絶縁膜 ７ 第１の浮遊ゲート電極 ７ａ 第２の浮遊ゲート電極 ８，１０７ 第２の絶縁膜 ９，１０８ 制御ゲート電極 １０ 第３の絶縁膜 １１ 第１の多結晶シリコン膜 １２ レジストマスク １３ 第２の多結晶シリコン膜 １０３ ソース領域 １０４ ドレイン領域 １０６ 浮遊ゲート電極
Claims (6)
- 【請求項１】 一導電型半導体基板の主表面に形成され
た第１の拡散領域と第２の拡散領域と、前記第１の拡散
領域と第２の拡散領域との間に形成されたチャネル領域
と、前記チャネル領域上に順次積層して形成された第１
の絶縁膜、浮遊ゲート電極、第２の絶縁膜及び制御ゲー
ト電極とを有する浮遊ゲート型トランジスタにおいて、
前記浮遊ゲート電極が互いに絶縁分離された第１の浮遊
ゲート電極と第２の浮遊ゲート電極とで構成され、前記
第１の浮遊ゲート電極と第２の浮遊ゲート電極とが前記
第１の絶縁膜を介して前記チャネル領域上に形成されて
いることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記第１の浮遊ゲート電極下部のチャネ
ル領域であり前記第２の拡散領域に接する領域に同導電
型の第３の拡散領域が形成され、前記第２の浮遊ゲート
電極下部のチャネル領域であり前記第１の拡散領域に接
する領域に同導電型の第３の拡散領域が形成されてお
り、前記第３の拡散領域の不純物濃度が前記半導体基板
の不純物濃度より高くなるように設定されていることを
特徴とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記第１の浮遊ゲート電極下部のチャネ
ル領域の幅が前記第２の浮遊ゲート電極下部のチャネル
領域の幅より大きくなるように設定されていることを特
徴とする請求項２記載の不揮発性半導体記憶装置。 - 【請求項４】 前記第１の浮遊ゲート電極下部の第１の
絶縁膜の膜厚が前記第２の浮遊ゲート電極下部の第１の
絶縁膜の膜厚より薄くなっていることを特徴とする請求
項２または請求項３記載の不揮発性半導体記憶装置。 - 【請求項５】 前記制御ゲート電極に一定電圧が印加さ
れ、前記第１の拡散領域が接地電位にされ前記第２の拡
散領域が一定の電圧にされて前記第１の浮遊ゲート電極
のみに第１の電子注入がなされ、今度は逆に、前記第１
の拡散領域が一定の電圧にされ前記第２の拡散領域が接
地電位にされて前記第２の浮遊ゲート電極のみに第２の
電子注入がなされて、前記浮遊ゲート型トランジスタに
多値情報が書き込まれることを特徴とする請求項２記載
の不揮発性半導体記憶装置の動作方法。 - 【請求項６】 前記制御ゲート電極に一定電圧が印加さ
れ、前記第１の拡散領域が接地電位にされ前記第２の拡
散領域が一定の電圧にされて、前記浮遊ゲート型トラン
ジスタの多値情報に対応した前記浮遊ゲート型トランジ
スタの駆動能力が検知されることを特徴とする請求項２
記載の不揮発性半導体記憶装置の動作方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10522296A JP2870478B2 (ja) | 1996-04-25 | 1996-04-25 | 不揮発性半導体記憶装置及びその動作方法 |
| KR1019970016486A KR100255893B1 (ko) | 1996-04-25 | 1997-04-25 | 전계효과 트랜지스터 및 불휘발성 기억장치 |
| US08/840,698 US5841693A (en) | 1996-04-25 | 1997-04-25 | Non-volatile memory using field effect transistors having dual floating gates for storing two bits per cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10522296A JP2870478B2 (ja) | 1996-04-25 | 1996-04-25 | 不揮発性半導体記憶装置及びその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293795A true JPH09293795A (ja) | 1997-11-11 |
| JP2870478B2 JP2870478B2 (ja) | 1999-03-17 |
Family
ID=14401650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10522296A Expired - Fee Related JP2870478B2 (ja) | 1996-04-25 | 1996-04-25 | 不揮発性半導体記憶装置及びその動作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5841693A (ja) |
| JP (1) | JP2870478B2 (ja) |
| KR (1) | KR100255893B1 (ja) |
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| JP2005057296A (ja) * | 2003-08-07 | 2005-03-03 | Samsung Electronics Co Ltd | ダブルフローティングゲート構造を持つスプリットゲート型不揮発性半導体メモリ素子およびその製造方法 |
| JP2005294565A (ja) * | 2004-03-31 | 2005-10-20 | Toshiba Corp | 不揮発性半導体記憶装置およびこの不揮発性半導体記憶装置を含む半導体装置 |
| JP2006128703A (ja) * | 2004-10-28 | 2006-05-18 | Samsung Electronics Co Ltd | マルチビット不揮発性メモリセルを含む半導体素子及びその製造方法 |
| JP2007250724A (ja) * | 2006-03-15 | 2007-09-27 | Citizen Holdings Co Ltd | 不揮発性半導体記憶装置およびその製造方法と書き込み方法 |
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