TW201101481A - Substrate, substrate provided with thin film, semiconductor device, and method for manufacturing semiconductor device - Google Patents

Substrate, substrate provided with thin film, semiconductor device, and method for manufacturing semiconductor device Download PDF

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TW201101481A
TW201101481A TW099111299A TW99111299A TW201101481A TW 201101481 A TW201101481 A TW 201101481A TW 099111299 A TW099111299 A TW 099111299A TW 99111299 A TW99111299 A TW 99111299A TW 201101481 A TW201101481 A TW 201101481A
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main surface
film
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Shin Harada
Makoto Sasaki
Takeyoshi Masuda
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Sumitomo Electric Industries
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    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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Description

201101481 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種基板、附薄膜之基板、半導體裝置、 及半導體裝置之製造方法，更確切而言，係關於_種抑制 因基板之彎曲所引起之半導體裝置之加工精度劣化的基 板、附薄膜之基板及使用上述基板所形成之半導體裝置、 以及上述半導體裝置之製造方法。 【先前技術】 一般而S係採用有以下技術：例如於包含半導體之基板 (半導體基板）之一主表面上形成薄膜之積層結構，藉此形 成半導體裝置。再者，此處所謂主表面，係指表面中之最 大之主要之面，特別於基板時係指形成有半導體裝置之 面。 為了提高所形成之半導體裝置之加工精度，較佳為基板 之主表面之彎曲較少且平坦。若基板之主表面平坦，則可 ◎ 提咼所形成之半導體裝置之圖案的尺寸精度及形狀精度。 例如於以下所示之專利文獻i中，揭示有使主表面之彎曲 減少之碳化矽之單晶基板。 先行技術文獻 專利文獻 專利文獻1 :美國專利第us 7,422,634 B2號說明書 【發明内容】 發明所欲解決之問題 於形成半導體裝置時，通常係首先於半導體基板之一主 147598.doc 201101481 表:上形成包含半導體材料之蟲晶層。繼而，於該蠢晶層 表面上、即與基板相對向之主表面的相反側之主表 面上’形成構成半導體裝置之金屬或絕緣膜之薄膜。繼 而，例如使用光微影技術，將所形成之薄膜圖案化為所需 之形狀。 於進仃光微影步驟時，例如使用步進機等曝光裝置，藉 由真空夾吸半導體基板之背面而吸附該基板。若此時形成 亥薄膜之基板於沿著主表面之方向上_曲，則難以於沿 著彎曲之主表面之方向均—地吸附該基板。^於未均一吸 附而不穩定之狀態下進行光微影步驟，則藉由圖案化之形 成半導體裝置之薄膜之圖案的邊緣部之形成並不固定於一 個（M立丨而有可此成為具有具某一寬度之曝光不均之圖 案。若形成有具有此種曝光不均之圖案，則有可能對所形 成之半導體裝置之電性特性等產生影響。因此，對於形成 有該薄膜之基板，較佳為沿著主表面之方向之彎曲較少， 且主表面平坦。 即，雖絲形成有蟲晶層或薄膜之半導體基板之主表面 為平坦亦較為重要’但於半導體基板之主表面上形成有蟲 晶層、或形成半導體裝置之薄膜的狀態下，較佳為該基板 <主表面的彎曲較少，且主表面平坦。或者，^ 了大致均 厂地對基板施加真空夾吸之吸附力，較佳為可修正基板之 彎曲之形狀。然而，專利文獻!中雖然揭示有主表面之彎 曲較少之碳切之單晶基板，但並未揭示有於主表面上形 成有蟲晶層或薄膜之基板之彎曲。 147598.doc 201101481 例如專利文獻1所揭示之基板即便具有於主表面上未形 成有磊晶層或薄膜之狀態下彎曲之程度較少、且平坦之主 表面，但於該基板之主表面上形成有蠢晶層或薄膜之狀態 . 下，有可能沿著主表面之方向之彎曲變大。其原因在於， ，力形成蟲晶層或薄膜之過程中，由於對該基板所施加之熱 或應力之影響，該基板會於沿著主表面之方向彎曲。因 此，尚不清楚專利文獻1所揭示之基板是否具有進行光微 影時所需之平坦度。 〇 “ 本發明係鑒於以上問題而完成者，其目的在於提供一種 抑制因基板之彎曲所引起之半導體裝置之加工精度劣化的 基板、附薄膜之基板及使用上述基板所形成之半導體裝 置、以及上述半導體裝置之製造方法。 解決問題之技術手段 此處對表述基板之主表面之彎曲程度之用語進行說明。 圖1 (A)係本發明之實施形態之基板之概略剖面圖。圖1 (B) 〇 係模式性地表示圖1(A)所示之基板之主表面的3點焦平面 及中心部之概略圖。圖1(C)係模式性地表示圖1(A)所示之 基板之主表面之捲曲之值及彎曲之值、s〇ri之值之概略剖 面圖。再者，於圖1(c)中僅描繪了圖1(A)所示之基板之一 ’ 主表面1 a。 所謂捲曲’係表示以下之尺寸。首先，將未被失吸之基 板1之主表面la上的、圖1(B)所示之3點（3點焦平面1丨）之高 度（圖1(A)之剖面圖所示之上下方向之高度）之平均值設為 基準高度（3點焦平面高度12)。再者，3點焦平面存在於主 147598.doc 201101481 表面1a上之接近外緣之區域。將此時之圖i(c)所示之具有 最高之高度的最高點13與最低點14之距離之合計值定義為 捲曲。表示距離之捲曲之值通常為正。再者，圖1(c)中， 3點焦平面高度12係配置於低於實際之部位，其原因在於 為了於說明時容易觀看圖式。 又’所謂彎曲’係表示圖1(B)所示之主表面1£1之中心部 15的、相對於3點焦平面高度12之平均值之座標的中心部 15之主表面la上之高度的座標值。再者，此處認為圖 之上侧為正座標。因此彎曲之值可根據主表面1 a之彎曲之 方向而成為正負之任一值。例如圖1(c)所示，於剖面圖中 具有朝下凸之形狀之主表面丨a(基板丨）係於中心部丨5，相對 於3點焦平面11之尚度，主表面1&上之高度較低。因此， 於為朝下凸之形狀時，彎曲之值為負。反之，於主表面 la(基板1)為朝上凸之形狀時，彎曲之值為正。 所謂sori，係表示以圖1(A)之剖面圖所示之基板丨之主表 面la的最小平方面為基準高度（最小平方面高度16)時的、 主表面la所示之最高點13與最低點14之距離的合計值。由 於son亦表示距離，故而其值與捲曲同樣通常為正。 參照以上，本發明之一態樣之基板係包含碳化矽，且其 主表面之直徑為2英对以上，主表面之彎曲之值為，_ 以上-5 μιη以下，主表面之捲曲之值為5 μιη以上4〇以 下。 當於包含碳切之基板、或在包含礙切之基板之一主 表面上形成有例如包含碳化矽之磊晶層(薄膜)的附薄膜之 147598.doc 201101481 基板之-主表面上，形成碳化矽以外之例如金屬或絕緣膜 之薄膜時，拉伸應力會作用於該基板（或附薄膜之基板）。 由於該拉伸應力之作用，於以形成薄膜之側之主表面為上 ‘债1 ’且以剖面觀察該基板(或附薄膜之基板)時，該基板係 . 卩沿朝上凸之方向f曲之方式變形。於作為後步驟之光微 影步驟中，為了使該基板穩定地吸附，宜為該基板適度地 沿朝上凸之方向彎曲。 〇 /此，於該基板（或附薄膜之基幻上形成碳切以外之 薄膜時，宜為於形成該碳化石夕以外之薄膜之前步驟即未形 成薄膜之基板的階段，使該基板適度地沿朝下凸之方向彎 曲。若如此，則在對於該基板（或附薄膜之基板）形成碳化 夕、卜之薄膜時，藉由使該基板適度地沿朝上凸之方向腎 曲，而可抑制該基板過度地沿朝上凸之方向‘彎曲。因此， 宜為於未形成該薄膜之基板之階段，將該基板應沿朝下凸 之方向彎曲之最佳值之範圍設為上述彎曲及捲曲所示之範 0 °又’朝下凸之形狀比起朝上凸之形狀’難以進行因 吸附力所致之基板彎曲之修正。因此，亦有如下態樣·於 形成竣切以外之薄膜之前具有光微影步驟之情形時 在最佳之值。 若如此’可將於該基板之-主表面上形成有碳切之蟲 晶層或金屬或絕緣膜之薄膜的附薄膜之基板之彎曲及捲曲 ，值設為如下值’ ’於進行作為後步驟之光微影步驟時 能使該基板穩定地吸附之、適度地沿朝上凸之方向彎曲之 值因此，可抑制所形成之圖案之曝光不均等不良之產 147598.doc 201101481 生。 於上述基板中，宜為一主表面之表面粗链度Ra之值為1 nm以下，與一主表面相對向之另一主表面之表面粗链度 Ra之值為100 nm以下。 若具有上述範圍之彎曲及捲曲之值之基板的主表面之表 面粗糙度Ra之值較小，則可將於上述基板之一主表面上形 成有薄膜之附薄膜之基板之彎曲及捲曲之值更確實地設為 於進行作為後步驟之光微影步驟時能使該基板穩定吸附 的、適度地沿朝上凸之方向彎曲之值。因此，能更確實地 抑制所形成之圖案之曝光不均等不良之產生。 於上述基板中，宜為主表面之TTV之值為5 μιη以下。如 後所述般，所謂TTV，係表示基板之各區域之厚度之差異 (偏差）之值。即若減小TTV之值，則可形成具有更均一之 相近之厚度分佈之基板。關於具有均一之相近之厚度分佈 之基板，只要主表面之彎曲及捲曲之值為上述範圍内，則 可使該基板更穩定地吸附。 於上述基板中，宜為主表面與C面所成之角度為50°以上 65°以下。若如此，則可獲得具有高通道移動率之絕緣閘 極型電晶體（MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor ， 金屬 氧化物 半導體 場效應 電晶體 ） 、 MISFET(Metal-Insulator-Semiconductor Field Effect-Transistor 5 金屬絕緣體半導體場效應電晶體））。 發明之另一態樣之基板係附薄膜之基板，其包括：主表 面之直徑為2英吋以上之包含碳化矽之基板，及形成於上 147598.doc 201101481 述基板之一主表面上之碳化矽之薄膜。且係上述主表面之 彎曲之值為-40 μιη以上0 μϊη以下、上述主表面之捲曲之值 為〇 μιη以上40 μιη以下之附薄膜之基板。 如上述般，若於基板之一主表面上形成碳化矽以外之薄 膜，則以形成薄膜之側之主表面為上側，該基板以沿朝上 ’凸之方向彎曲之方式變形。因此，於形成碳化矽以外之薄 膜之步驟的前步驟之階段即形成碳化矽之薄膜之附薄膜之 〇 基板中，宜為該基板之主表面適度地沿朝下凸之方向彎 曲。因此，於未形成碳化矽以外之薄膜之、形成有碳化矽 之薄獏的附薄膜之基板之階段，宜為將該基板應沿朝下凸 之方向彎曲之最佳值之範圍設為上述彎曲及捲曲所示之範 圍内。 可將於該薄膜之一主表面上形成有金屬或絕緣膜之薄膜 的附薄膜之基板之彎曲及捲曲之值，設為於進行作為後步 驟之光微影步驟時能使該基板穩定吸附的、適度地沿朝上 〇 凸之方向彎曲之值。因此，可抑制所形成之圖案之曝光不 均等不良之產生。 即便於上述附薄膜之基板中，亦宜為與未形成有薄膜之 基板同樣地，基板之一主表面之表面粗糙度Ra之值為丨nm 以下，與一主表面相對向之另一主表面之表面粗糙度之 值為100 nm以下。 進而本發明之其他態樣之基板係附薄膜之基板，其包 括：主表面之直徑為2英吋以上之包含碳化矽之基板，形 成於一上述主表面上之碳化矽之薄膜，及形成於上述碳化 147598.doc 201101481 石夕之薄膜之不與基板相對向之主表面上之碳化矽以外之薄 膜。上述主表面之彎曲之值為〇 μηι以上150 μιη以下，上述 主表面之捲曲之值為0 μιη以上15〇 μιη以下。 如上述般，於形成薄膜之步驟的後步驟即光微影步驟 中，為使該基板穩定地吸附，宜為該基板適度地沿朝上凸 之方向彎曲。適度地沿朝上凸之方向彎曲之基板之彎曲及 捲曲之值的範圍為上述值之範圍。只要彎曲及捲曲之值為 上述範圍内，則於進行作為後步驟之光微影步驟時可使該 基板穩定地吸附。因此，可抑制所形成之圖案之曝光不均 專不良之產生。 於上述附薄膜之基板中，更宜為主表面之彎曲之值為〇 μπί以上1〇〇 μπι以下，捲曲之值為〇 μ〇ι以上i〇〇 以下。 此時，於進行作為後步驟之光微影步驟時可使該基板更穩 定地吸附。因此，能更確實地抑制所形成之圖案之曝光不 均等不良之產生。 即便於上述附薄膜之基板中，亦宜為與未形成有薄膜之 基板同樣地’基板之-主表面之表面粗糖度以之值為i nm 以下’與-主表面相對向之另一主表面之表面粗糙度以之 值為100 nm以下。 關於以上所述之附薄膜之基板，亦宜為基板之主表面之 TTV之值為5 μιη以下。又，宜為其虹t 且局基板之主表面與C面所成 之角度為50。以上65。以下。 使用以上所述之基板或附薄膜之基板的半導體裝置，係 藉由在使該基板敎吸附之狀態下進㈣案化而形成者^ 147598.doc -10- 201101481 因此，
可提供排除曝光不肖等不良之高品質的半導體裝 Ο
本發明之半導體裝置之製造方法係包括：準備主表面之 幻坐為2英吋以上之包含碳化石夕之基板之步驟；於基板之 一主表面上形成碳化矽之薄膜之步驟；以及於上述薄膜之 不與基板相對向之主表面上形成碳化矽以外之薄膜之步 驟於準備基板之步驟中，以主表面之幫曲之值為叫 上Ομιη以下、主表面之捲曲之值為〇 pm以上以下 之方式，準備基板。於形成碳化矽之薄膜之步驟中，以基 板之主表面之彎曲之值為_4〇 μιη以上〇 以下、基板之主 表2之捲曲之值為〇 μηι以上4〇 μιη&下之方式形成碳化矽 之薄膜。於形成碳化矽以外之薄膜之步驟中，以基板之主 表面之彎曲之值為〇 μιη以上15〇 μιη以下、基板之主表面之 捲曲之值為0 μιη以上150 μΓΠΗ下之方式形成碳化矽以外之 薄膜。 於製造半導體裝置時，只要將包含碳化矽之基板之狀態 下的主表面之彎曲及捲曲之值、於該基板之一主表面上形 成碳化矽之薄膜之狀態下的該基板之主表面之彎曲及捲曲 之值設為上述範圍内，則可進一步將形成碳化矽以外之薄 膜之遠基板的主表面之彎曲及捲曲之值設為上述範圍内。 此時’該基板適度地沿朝上凸之方向彎曲。如此，只要使 形成碳化矽以外之薄膜之該基板之主表面適度地沿朝上凸 之方向彎曲，則於繼上述形成薄膜之步驟後之光微影步驟 中，可使該基板穩定地吸附。因此，可抑制所形成之圖案 147598.doc -11 - 201101481 之曝光不均等不良之產生。 於上述準備基板之步驟中，宜為以基板之主表面中之一 主表面之表面粗糙度Ra之值為1 nm以下，與上述一主表面 相對向之另一主表面之表面粗糙度Ra之值為1〇〇 nm以下之 方式準備基板。 作為以上所述之碳化矽以外之薄膜，宜為形成金屬之薄 膜或絕緣膜。該等金屬之薄膜或絕緣膜係作為形成於該包 含碳化矽之基板之一主表面上的構成半導體裝置之電極或 絕緣膜等的構成要素，而形成於該基板之主表面上者。特 別宜為上述金屬為鎢’上述絕緣膜為氧化矽膜。 發明之效果 根據本發明，可提供抑制因基板之彎曲所引起之半導體 裝置之加工精度劣化的基板、附薄膜之基板及使用上述基 板所形成之半導體裝置、以及上述半導體裝置之製造方 法。 【實施方式】 以下，一邊參照圖式，一邊對本發明之各實施形態進行 說月。再者，於各實施形態中，對發揮相同功能之要素賊 予柄同之參照符號，其說明若非特別必要，則不重複說 明。 參照圖1(A)，本發明之實施形態之基板丨係主表面1&及 主表面lb之直徑為2英吋以上之、包含碳化矽之基板。 又，主表面la、lb之彎曲之值為_4〇 μ]Ώ以上巧μπι以下， 主表面la、lb之捲曲之值為5 μηι以上4〇 μηι以下。再者， 147598.doc 201101481 以下，以主表面u所存在之側為上側，於主表面u上形成 薄膜或半導體裝置。由於彎曲之值為負值，故而如圖i(a) 所示般，基板1具有朝下凸之形狀。 . 包含碳化矽之基板1例如於形成半導體裝置時，如圖2所 . π般’於主表面la上藉由遙晶成長而形成例如包含碳化石夕 之薄膜（碳化石夕薄膜4)，由此形成附薄膜之基板2。又，如 圖3所示般，於上述碳化矽薄膜4之不與基板丨相對向之主 〇 表面物上形成碳化矽以外之薄膜（碳化矽以外之薄膜勾，由 此形成附薄膜之基板3。藉由該等碳化碎薄臈4及碳化石夕以 外之薄膜5之組合或圖案化，而形成半導體裝置。 此處，如圖1及圖2所示般，於藉由蟲晶成長而於基板工 上形成碳化矽薄膜4之步驟中，於其前後，基板丨之主表面 la、lb之彎曲及捲曲之值並無較大變化。其原因在於：由 於使碳化矽薄膜4於包含碳化矽之基板丨之主表面1&上成 長，故而基板1與碳化矽薄膜4之材質相同，從而兩者之熱 〇 膨脹係數、及構成兩者之結晶結構的晶格常數之差較小Γ 然而，藉由圖1、圖2與圖3之對比可知，於在碳化矽薄 膜之主表面4a上形成碳化矽以外之薄膜5之步驟中，至此 沿朝下凸之方向彎曲之基板丨係以沿朝上凸之方向彎曲之 方式變形。其原因在於：於形成碳化矽以外之薄膜5之步 驟中，由於在碳化矽薄膜4之主表面上形成包含與碳化= 不同之材質之薄膜’故而會產生因碳化石夕薄膜4與礙化石夕 以外之薄膜5之熱膨脹係數之差、及構成兩者之結晶結構 之晶格常數之差異所引起的拉伸應力。 147598.doc -13. 201101481 碳化矽以外之薄膜5係由例如用以形成構成半導體裝置 之電極或絕緣膜的金屬或絕緣體材料之薄膜而形成。以成 為作為構成半導體裝置之構成要素的所需形狀之方式將碳 化矽以外之薄膜5圖案化，藉此形成所需之半導體裝置。 因此，於形成碳化矽以外之薄膜5後，例如使用光微影技 術將該碳化矽以外之薄膜5圖案化時，自碳化矽以外之薄 膜5之主表面5a之上方例如藉由真空夾吸而吸附該附薄膜 之基板3。 此處，考慮有如下情形：例如圖4所示般對朝上凸狀彎 曲之基板1施加例如真空夾吸之吸附力6之情形以及如圖 5所示般自朝下凸狀彎曲之基板丨之上方同樣地施加吸附力 7之情形。再者，於圖4及圖5中，為了簡化圖式，而表示 未形成薄膜之基板1。 例如圖4所示般，於自朝上凸狀彎曲之基板丨之上方施加 吸附力6之情形時，真空夾吸之吸附力最先到達與基板^之 主表面相關之中央部，並發揮修正基板丨之中央部之凸形 狀而使之平坦化之作用。此時，基板丨之下方藉由基板丨之 外緣部而整個圓周受到支撐。又，由於僅對凸形狀之中心 部之1點施加吸附力6即可，故而即便對基板〗施加吸附力6 亦不會發生傾斜或位移等不穩定之動作，在保持固定於1 個部位之狀態下可容易接收吸附力6。 相對於此，例如圖5所示般，於自朝下凸狀彎曲之基板1 之上方施加吸附力7之情形時，若將圖5所示之左方與右方 之兩方之吸附力7同時同樣地施加於基板丨，則發揮修正基 147598.doc 201101481 板1之凹形狀而使之平坦化之作用。但若例如基板1之彎曲 狀態為非對稱，例如圖5所示之左方之吸附力7比右方之吸 附力7先開始施加於基板丨，則因左方之吸附力7而基板丨會 以左方朝下移動、右方朝上移動之方式傾斜。即只要未大 句地對於基板1之外緣部的整個圓周進行吸附，則將 基板1穩定地固定而不會傾斜或位移係較為困難。因此， 藉由自朝下凸狀彎曲之基板丨之上方施加吸附力7而修正基 〇 板1之彎曲係較為困難。根據以上，進行光微影步驟之基 板、即形成有碳化矽薄膜4及碳化矽以外之薄膜5之附薄膜 之基板3，相比於朝下凸狀彎曲，更佳為朝上凸狀彎曲。 然而，若於上述附薄膜之基板3上凸狀彎曲之程度過 大則即便使用圖4所示之吸附力6亦難以修正附薄膜之基 板3之f曲。因此，較佳為對於附薄膜之基板3朝上凸狀彎 曲之紅度而s存在容許範圍，並於該容許範圍内朝上凸狀 彎曲。因此，為了將形成有碳化矽薄膜4及碳化矽以外之 €) 薄膜5之附薄膜之基板3，形成為如上述般適度地朝上凸狀 考曲之狀嘘，較佳為形成薄膜之前之圖〖所示之基板丨於適 i 圍内朝下凸狀彎曲。對此’於主表面la、化之直徑為 2英吋以上之基板丨中，較佳為如上述般主表面ia、ib之彎 曲之值為-40 μηι以上_5 μιη以下，捲曲之值為5 μιη以上4〇 μπι以下。若如此，則可使對於該基板i而形成有石炭化石夕薄 膜4及碳化矽以外之薄膜5之附薄膜之基板3的彎曲程度如 上述般適度地朝上凸狀彎曲。 根據以上，於圖2所示之包括基板丨、及形成於基板1之 147598.doc •15- 201101481
主表面la上之碳化矽薄膜4之附薄膜之基板2中，亦較佳為 與基板1同樣地，於適度之範圍内朝下凸狀彎曲。具體而 言，附薄膜之基板2之基板丨較佳為主表面la之彎曲之值 為·4〇叫以上0 _以下，主表面la之捲曲之值為〇 _以上 仆μηι以下。如上述般，於基板丨之主表面1&上形成碳化矽 薄膜4之步驟中，不會引起基❸之彎曲方向發生較大變化 等的k形。因此’附薄膜之基板2之基板i之主表面^的彎 曲及捲曲之容許範圍與圖丨所示之基板丨之主表面“的彎曲 及捲曲之容許範圍近似。然而，於形成碳化矽薄膜4之例 如進订磊晶成長之過程中，有可能會引起少許變形。因 此，於與基板1相比，捲曲之值於更小之範圍内亦被容 許。根據以上所述，附薄膜之基板2之彎曲及捲曲之值之 容許範圍與基板丨之該容許範圍稍有不同。
對於在構成附薄膜之基板2之碳化矽薄膜4之主表面牦上 進一步形成有碳化矽以外之薄膜5的附薄膜之基板3而言， 較佳為基板1之主表面。之彎曲之值為〇叫以上15〇 _以 下，主表面la之捲曲之值為〇 μηι以上15〇 以下。由於彎 曲之值為正’故而可以說較佳為如圖3所示般（如上述）附薄 膜之基板3為朝上凸之形狀。雖然較佳為附薄膜之基板3為 朝上凸之形狀，但為了對附薄膜之基板3施加真空夾吸之 吸附力而進彳了光微影㈣，較佳為附薄膜之基板3之彎曲 程度極小。具體而言’更佳為構成附薄膜之基板3之基板! 之主表面la之彎曲之值為〇 μιη以上1〇〇 以下捲曲之值 為〇 μη^Χ上1()() μιη以下。再者，尤佳為完全平坦、即彎曲 147598.doc •16· 201101481 及捲曲之值為〇 μιη ° 又，對於以上敍述之表示基板丨之主表面1&之彎曲程度 的捲曲而5，即便例如主表面丨a之曲率相同，但只要基板 1之直徑不同，則捲曲亦會發生變化。因此，例如使用直 • a較大之基板1時，為了減小捲曲之值，較佳為主表面以 之曲率更小。 以上所述之圖丨所不之基板丨、圖2所示之附薄膜之基板2 〇 之基板1、圖3所示之附薄膜之基板3之基板i，較佳為一主 表面之表面粗糙度Ra之值為i nm以下，與一主表面相對向 之另一主表面之表面粗糙度Ra之值為1〇〇 nm以下。再者， 更仏為基板1中形成薄膜之主表面la之表面粗糙度Ra之值 為1 nm以下，未形成薄膜之主表面lb之表面粗糙度Ra之值 為100 nm以下。 如上述般，於對於包含碳化矽之基板1形成碳化矽薄膜4 時，由於形成與基板1為同一材質之薄膜，故而基板丨之彎 〇 曲相關之變形較小。並且，由於在形成碳化矽薄膜4之步 驟中亦於加熱環境中載置該基板1，故而有時會產生因熱 應力所引起之變形。具體而言存在以下情形：即便例如圖 1所示之未形成有薄膜之基板丨彎曲成朝下凸之形狀，形成 有碳化矽薄膜4之附薄膜之基板2亦會變形為朝上凸之形 狀。若於該狀態下進一步形成碳化矽以外之薄膜5，藉此 形成附薄膜之基板3，則藉由上述拉伸應力，原本形成為 朝上凸之形狀之基板1會變形為更大地朝上凸之形狀。因 此，附薄膜之基板3之捲曲及彎曲之值有可能在容許範圍 147598.doc •17· 201101481 外。 為了抑制上述現象，較佳為如上述般以使基板丨之主表 面la、lb之表面粗糙度Ra為所需範圍内之方式進行控制。 若如此，則由於基板1之主表面U、lb之結晶性大致同等 地良好，故可抑制因加熱所引起之之晶格之再排列等。其 結果，可抑制形成薄膜之步驟之前後之基板丨的主表面 la、lb之彎曲程度或方向的較大變化。 〇 圖1(C)所示之捲曲係以3點焦平面高度12為基準，被定 義為3點焦平面高度12與基板i之主表心之最高點^之高 度f、及3點焦平面高度12與基板i之主表—的最低賴 之冋度差的和又’圖1 (C)所示之s〇ri之值係以最小平方 面高度為基準，被定義為最小平方面高度16與基板r 主表面la之最高點13之高度差、及最小平方面高度i6與基 板1之主表®la之最低點14之高度差的和。因此，如圖 1(C)所示般，於圖丨所示之基板丨或圖2、圖3之基板丨之主 表面la中’捲曲與sori之值相等之情況較多。因此，不僅 捲曲，而且sod亦可用作管理基板丨之彎曲之數值。 此處，對基WUTV(Total T—s⑽心，總厚 度差異）進行考察。首先，例如著眼於基板1之主表面㈣ 主表面lb之距離即厚度。此處，假定基板1之-主表面（例 如圖6中為主表面lb)為完全平坦之表面4時，認為係以 使基板i之各區域之厚度相等的方式，確定與主表面叫目 對向之主表面U的各區域之位置的圖6所示之基板ι。該圖 6所示之基板1之厚度最大之區域之厚度τ】與厚度最小 147598.doc -18- 201101481
域之厚訂2之差’係表示該基板1之厚度之差異。將該厚 度之差異定義為TTV。本發明之圖i之基板工、圖2、圖3之 基板1 ’較佳為圖6所示之主表面h之TTV之值為5 _以 下。若如此，則能形成具有更均一之相近之厚度分佈之基 板1。具有均-之相近之厚度分佈之基板】係主表心與主 表面lb之形狀或凹凸的程度近似。因&，例如形成碳化石夕 薄媒4或碳切以外之薄臈5時，可抑制基板ι之主表心 與主表面1b之彎曲狀態或表面形狀等較大不同之現象之產 生。更具體而言，例如可抑制產生以下現象之產生，即， 相對於基板1之主表面1&朝上凸狀彎曲，而主表面ib朝下 凸狀彎曲。因此，可容易控制圖丨之基板丨、或圖2、圖3之 基板1之彎曲狀態。因此，可容易進行以下控制：使對於 該基板1形成碳化矽薄膜4及碳化矽以外之薄膜5之附薄臈 之基板3的彎曲程度如上述般適度地朝上凸狀彎曲。 以上所述之圖1、圖2、圖3之基板丨之主表面“、lb，較 佳為與C面所成之角度為50。以上65。以下。此處，所謂c 面’係指表示圖7所示之表示碳化矽之結晶結構的六方晶 體10之上下方向之水平面的（0001)面8。圖7所示之結晶面9 與（0001)面8所成之角度(1為50。以上65。以下。此時，較佳 為該結晶面9與上述基板1之主表面ia、b之面方向相等。 若如此，則可獲得具有高通道移動率之絕緣閘極型電晶體 (MOSFET、MISFET)。 進而’對使用以上所述之基板1的半導體裝置之製造方 法進行說明。如圖8之流程圖所示般，本發明之實施形態 147598.doc -19- 201101481 之半導體裝置之製造方法包括：準備基板之步驟（sl〇)， 形成碳化矽之薄膜之步驟（S20)，形成碳化矽以外之薄膜 之步驟（S30)，以及形成半導體裝置之後步驟（S4〇)。 於準備基板之步驟（S10)中，準備如圖ι(Α)所 la、lb之直徑為2英吋以上之、包含碳化矽之基板丨。此 處，較佳為以該基板1之主表面丨a、1 b之彎曲之值為 μη^上0 μηι以下、主表面1&、卟之捲曲之值為〇 _以上 40 μιη以下的方式準備基板1。 為了形成基板1，首先例如使用昇華再結晶法或高溫 CVD(chemiCal vapor dep〇siti〇n，化學汽相沈積）法等製作 包含碳化石夕之铸塊。此處，較佳為使鑄塊之主表面之直後 大於欲形成之基板！之主表面之直徑。再者，上述禱塊之 主表面係由鑄塊形成基板1時成為基板1之主表面之方向之 面’例如係與表示碳切之結晶結構之六方晶體之C面 _〇υ面)所成之角度為50。以上65。以下之方向的面 '然 後進仃以下處理：藉由將禱塊之主表面之外周部分研削 而除去，使鑄塊之主表面具有基板i所需之直徑。 又，於考慮形成於基板1上之半導體裝置之高良率時， 作為所使用之包含碳化矽其 .2、 夕之基板〗，較佳為微管密度為1 cm以下、錯位（螺旋錯位、 3 ,2 狀錯位、基底面錯位）密度 為0⑽以下、積層缺陷密度為以下。因此’較 佳為製作對鑄塊亦滿足上述條件者。 又’形成用以表示結晶軸之 fIan 日日釉之方向之定向平面（〇dentation flat)。再者，如上述般，例如 缉龙之主表面為相對於C面 147598.doc •20- 201101481 而具有固定角度（傾斜角）之面 向平面中之—定向平面（第1定 向（傾斜角之方向）之方向，另 大致垂直於傾斜方向之方向。 時’較佳為相互交又之2個定 向平面）係大致平行於傾斜方 一定向平面（第2定向平面）為
—繼而f列如使用線鑛於沿著主表面之方向將铸塊以每固 —之厚度進行切片’而形成基心之形狀。只要進行此種 處理’則可使鑄塊之主表面與基板1之主表面的方向大致 土致。由於基板1係用以製作半導體裝置之基板，故而較 <土為使上述厚度為3〇〇 _以上则叫以下。再者，藉由於 沿者上述第2定向平面之方向上分配切片用之線，而可減 小該基板1之彎曲。即，可使最終所形成之基板1之彎曲及 捲曲等值為上述範圍内之值。對根據以上順序所形成之基 板1之外緣部進行倒角，從而進行外緣部之去角。 繼而對基板1之主表面la、lb進行研磨步驟。該研磨步 驟包含兩面研削、兩面磨削、兩面機械研磨、CMP研磨。 再者，於主表面la、lb之表面粗糙度Ra之值及彎曲、捲曲 等值滿足所需之值時，上述研磨步驟可省略其一部分。 首先，於兩面研削中，進行調整基板丨之形狀，調整彎 曲及捲曲等值之處理。兩面研削係使用圖9所示之兩面加 工裝置90進行。兩面加工裝置9〇包括：配置於下部之進行 力工之设置有基板1的下部壓盤97，載置於下部壓盤97之 上部之晶圓載體99。下部壓盤97與晶圓載體99之上部包括 上部壓盤96。上部壓盤96係固定於壓盤基座95。 壓盤基座95與上部壓盤96如圖9中之上下方向之箭頭所 147598.doc -21 - 201101481 示般可朝上下方向移動。壓盤基座％與上部壓盤96以與晶 圓載體99接觸之方式下降，於藉由施加荷重而對基板夏自 上側朝下側施加負荷之狀態下，如圖9中旋轉箭頭所示 般，以旋轉軸93為中心進行旋轉。即上部壓盤％與晶圓载 體99相互朝相反方向旋轉。若如此，則設置於晶圓載體妁 上之基板1之兩個主表面la、lb受到研磨。因此，較佳為 於上部壓盤96之與基板1(主表面la)相對向之主表面上、及 下部壓盤97之與基板1(主表面lb)相對向之主表面上，含有 用以研磨主表面1 a、1 b之研磨材料。 例如上部壓盤96及下部壓盤97較佳為由鐵、銅等金屬材 料、或研削磨石或於陶瓷材料中埋入研磨粒者而形成。於 上部壓盤96由鐵、銅等金屬材料形成時，較佳為於該上部 壓盤96之與基W(主表面⑷相對向之主表面上塗佈加入研 磨材料之研磨液。若如此，則藉由上部壓盤96下降之狀態 下之旋轉，可研磨設置於晶圓載體99之基板主表面 la、1 b 〇 於上部壓盤9 6及下部壓盤9 7由在陶瓷材料中埋入研磨粒 者形成時，於該陶瓷材料之内部埋入適當之研磨材料。因 此，若該上部壓盤96於下降之狀態下旋轉，則可藉由埋入 至上部壓盤96及下部壓盤97中之研磨材料而研磨（兩面研 削）設置於晶圓載體99之基板1之主表面la〇b)。再者，於 兩面研削中，較佳為上述研磨材料之粒徑為3〇 μιη以上2〇〇 μιη以下。 繼而’對兩面磨削進行說明。上述兩面研削主要為調整 147598.doc •22- 201101481 基板1之主表面1 a、1 b之彎曲等形狀之處理，相對於此， 兩面磨削與上述兩面研削相比，主要為減小基板丨之主表 面la、lb之表面粗糙度之研磨處理。兩面磨削於減小主表 ，面la、lb之表面粗糙度之研磨處理中為較粗之研磨處理。 於兩面磨削中，較佳為使用粒徑較兩面研削小之研磨材 料。因此，較佳為使用包含金屬之材料（特別是鋼、鐵、 錫）之上部壓盤96及下部壓盤97，於上部壓盤％之與基板1 〇 相對向之表面上塗佈研磨材料。作為此處所塗佈之研磨材 料，較佳為使用粒徑為3 μηι以上1〇 μηι以下者。再者，於 兩面磨削中亦可使用上述兩面加工裝置9〇進行處理，除了 研磨材料及上部壓盤96(下部壓盤97)不同外，處理之方法 係與兩面研削相同。 陶曲機械研磨與兩面 繼而，對兩面機械研磨進行說明 磨削相比係用以進一步減小表面粗链度以之精加工前之研 磨。進行兩面機械研磨時之上部壓盤96(下部壓盤97)較佳 〇 $由金屬之材料（特別是銅、錫）、或包含不織布之研磨 墊、或樹脂材料而形成。較佳為於由該等材料形成之上部 下㈣盤97)之與基W相對向之表面上塗佈研磨材 # :作為此處所塗佈之研磨材料，較佳為使用粒徑為0.5 μιη以上3 μηι以下者。再者，於兩面機械研磨中亦可使用 上述兩面加工裝置90進行處理，除了研磨材料及上部壓盤 96(下部塵盤97)不同外，處理之方法係與兩面研削或兩面 磨削相同。 繼而 為了形成半導體裝置 為了僅對基板1之一主表 147598.doc •23· 201101481 面1 a進行精加工研磨，而進行CMp研磨。研磨係使用 圖10所示之CMP加工裝置8〇來進行處理。如圖1〇所示般， 例如於包含不織布之研磨塾或樹脂材料形成之研磨台87的 主表面上塗佈（滴加）研磨液89。作為研磨液，例如較 佳為使肖以膠體二氧化石夕&主成分之研磨液。並且將基板 1以主表面la與研磨台87相對向之方式貼附於工件85上。 繼而將貼附有基板丨之工件85載置於研磨台87上。 於該狀態下如圖1〇中旋轉箭頭所示般，使工件85及研磨 口 87¼轉。若如此，則可研磨基板丨之與研磨台π相對向 的主表面1 a( 1 b)。較佳為，藉由以上各處理，以基板丨之主 表面中之一主表面之表面粗链度Ra之值為1 nm以下、與一 主表面相對向之另一主表面之表面粗糙度Ra之值為i〇〇 nm 、下的方式進行加工。再者，更佳為使基板】中形成薄膜 之主表面1a之表面粗糙度Ra之值為1 nm以下，使未形成薄 膜之主表面lb之表面粗糙度Ra之值為1〇〇 nm以下。並且對 基板1進行有機清洗及RCA清洗。根據以上順序，可形成 八有所ft之彎曲程度及表面粗糙度之基板1。 繼而，於圖8所示之形成碳化矽薄膜之步驟（S2〇)中，例 如藉由CVD磊晶成長法，於包含碳化矽之基板丨之主表面 U上形成碳化矽之薄膜（磊晶層）。如圖2所示般，以此種方 式形成在基板I之主表面U上形成有碳化矽薄膜4之附薄臈 之基板2。此處作為用以形成碳化矽之薄膜之载氣，係使 用氫氣，作為材料氣體，係使用矽烷（SiH4)氣體、丙烷 (CsH8)氣體。再者，於碳化矽薄膜4中含有作為雜質之n型 147598.doc •24· 201101481 換雜劑時，較佳為同時導入例如氮（NO氣體，於碳化碎薄 膜4中含有作為雜質之p型摻雜劑時，較佳為導入例如三甲 基鋁（TMA，Trimethyl Aluminium)。又，於使用上述氣體 時，以成為上述範圍内之方式控制附薄膜之基板2中之基 板1的彎曲及捲曲等值時，較佳為使用如下條件等：將進 仃磊晶成長時之成長爐之溫度設為140(rc以上1800它以 下’设為30分鐘以上300分鐘以下之加熱時間。
再者，於形成碳化矽之薄膜之步驟（S2〇)中，較佳為使 用由以碳A主成分之構件形成者作為載置基板k構件。 然而，較佳為於該構件之表面中之載置基板ι之區域、即 基板1之主表面1b所接觸之區域，塗佈包含例如碳化钽 (TaC)等碳切以外之材質的薄膜。若如此，則可抑制碳 化石夕附著於基板！之主表面lb(未形成碳化梦薄膜4之主表 面）上。進而當附著於主表面此表面上的碳切藉由加 熱而昇華時’可抑制藉由熱應力而引起基板lf曲等變
繼而實施之形成碳切以外之薄膜的步驟叫係形 成用以形成構成本道’、 膜或絕緣膜等，作為圖的金屬之厚 外之薄膜5之步 ;:_之基板3之碳切以 HUM u 以外之薄膜5，例如可考慮 雖于/王入阻止膜，甘及 ^ 之雜質層或區域時所^成於欲阻止形成構成半導體裝置 為，形成鶴或銘之物作^的離子注人之區域。例如較佳 作為絕緣膜。m 屬膜’形成氧化石夕膜（Si〇2) 乍為所形成之半導體裝置之配線材料， 147598.doc -25- 201101481 亦可形成鋁、含有矽添加之鋁、銅、多晶矽、_、鈦之薄 膜。較佳為使㈣如蒸鑛法或麟法㈣成該等薄膜。 作為半導體裝置m賴或層間絕緣臈、又保護半 導體裝置之表面之鈍化膜，可形成氧切膜（叫）、氣化 石夕膜（Si3N4)、氮氧切膜（Si0N)等。該等絕緣膜較佳為使 用例如熱氧化法或CVD法而形成。 較佳為，以將形成後之附薄膜之基板之主表面之基板i 的彎曲及捲曲等值設為上述範圍内、即均設為〇二以上 150 μιη以下之方& ’ 一邊控制加熱溫度及加熱時間等，一 邊形成作為以上所述之碳化矽以外之薄膜5之各種薄膜。 圖8所示之形成半導體裝置之後步驟（S4〇)，係對藉由以 上方式形成之碳化矽以外之薄膜5進行光微影步驟，而形 成具有所需圖案之半導體裝置的步驟。至於光微影步驟， 較佳為使用光㈣’使料光裝置m卜緣部不產生曝 光不均等不良之方式形成所需之圖案。 右使用以上所述之基板丨或附薄膜之基板2、3，則根據 上述半導體裝置之製造方法進行加工，藉此可形成包括不 存在曝光不均等不良之高品質之圖案的半導體裝置。因 叮使及半導體裝置之電流—電壓特性等電性特性穩 定。 " 實施例1 以下，以實施例之形式，對本發明之實施形態之基板 (附薄膜之基板）、或使用半導體裝置之製造方法所形成之 各種半導體裝置進行說明。 147598.doc •26· 201101481 圖11所示之橫型JFET100包括p-型siC基板103、以及η·型 SiC磊晶層102。於自η_型SiC磊晶層1〇2之不與ρ.型sic基板 103相對向之側（圖11之上側）的主表面起固定深度之區域包 括：n+型源極雜質區域in，p+型閘極雜質區域113，以及 η型汲極雜質區域114。於p+型閘極雜質區域113之周圍具 有Ρ型閘極雜質區域112。於η+型源極雜質區域hi、ρ+型閘 極雜質區域113、η+型汲極雜質區域114之上側的主表面上 U 分別形成有源極電極121、閘極電極122、汲極電極124。 於源極電極121與閘極電極122之間、及閘極電極ι22與汲 極電極124之間配置有層間絕緣膜106。該層間絕緣膜ι〇6 係為了保護裝置表面所形成者。於p-型Sic基板1〇3之不與 η型SiC磊晶層102相對向之側（圖11之下側）的主表面上配 置有基板背面電極12 7。再者，可使以上所述之各構成要 素之P型及η型成為完全相反之構成。 例如ρ_型SiC基板103係由ρ型碳化矽形成。所謂ρ-型，係 〇 指ρ型雜質濃度低、電阻高且具有半絕緣性。具體而言， ρ-型SiC基板103係包含厚度為300 μηι以上400 μηι以下、硼 原子之雜質濃度為lxlO15 cm_3之碳化矽基板。又，η·型Sic 蠢晶層102係由η型雜質濃度較低之磊晶層形成。具體而 言，型SiC磊晶層1〇2係包含厚度為i μΓη左右、氮原子之 雜質濃度為lxlO16 cm·3之碳化矽磊晶層。又，η+型源極雜 質區域111及η+型汲極雜質區域114係由η型離子注入層形 成，Ρ+型閘極雜質區域113及ρ型閘極雜質區域112係由ρ型 離子注入層形成。所謂η+型，係指η型雜質濃度較高，所 147598.doc -27- 201101481 明P型，係指P型雜質濃度較高。具體而言，型源極雜 質區域111係含有lxl〇19 cm-3左右之氮原子之、厚度為04 μΐΏ左右之n型層。P+型閘極雜質區域113係含有ix10i9 cm-3 左右之銘原子之、厚度為〇4 左右之p型層。又，p+型閘 極雜質區域113之周圍之p型閘極雜質區域112與p+型閘極 雜質區域113相比，雜質濃度較低，與n-型⑽蟲晶層1〇2或 P型SiC基板1 〇3相比，雜質濃度較高。例如係鋁原子或硼 原子之雜質濃度為lxl〇u cm·3左右之、厚度為〇 5 左右 之P型層。 如上述般，雜質濃度因區域而不同係為了與橫型 JFET1 〇〇之要求特性相一致。例如與源極電極m等電極連 接之n+型源極雜質區域U1等，為了藉由降低電極與該雜 質區域之接觸部的電阻而形成歐姆接合，而提高雜質濃 度。又，P+型閘極雜質區域113之周圍之p型閘極雜質區域 112、或ρ·型Sic基板1〇3等，為了藉由閘極電極122與基板 背面電極127之間的電壓，將所形成之空乏層之厚度控制 為所需厚度，而降低雜質濃度。 此處’對橫型JFET100之動作進行說明。橫型JFET1〇〇 係如下之半導體裝置.其精由對閘極電極122之電壓施 加，調整p型閘極雜質區域112(p+型閘極雜質區域丨丨3)與n-型SiC磊晶層1〇2所成之pn接面的空乏層之厚度，從而控制 自源極電極121向汲極電極124流動之電流的大小。 例如對閘極電極122施加正電壓。此時，於p型閘極雜質 區域112之p型區域、與圖U所示之存在於p型閘極雜質區 147598.doc -28- 201101481 域112之下側之η-型SiC磊晶層1〇2in型區域所成的pn接面 中不會產生空乏層。因此，如圖Η所示般，於p型閘極雜 質區域112之下側存在電子可通過之η-型sic磊晶層1〇2之區 域。 然而’反之例如對閘極電極122施加負電壓。此時，於p 型閘極雜質區域112之p型區域、與圖u所示之存在於口型 閘極雜質區域112之下側之n-型Sic磊晶層1〇2之n型區域所 成之ρη接面中會產生空乏層。若該空乏層於ρ型閘極雜質 區域112之下侧的η_型SiC磊晶層1〇2中，到達與ρ·型以匚基 板103之邊界面為止，則於該區域中會妨礙電子自源極電 極12丨向汲極電極124之流動。因此，無法將自源極電極 121向汲極電極124流動之電子作為汲極電流而輸出。 如此，橫型JFET100藉由變更對閘極電極122之電壓施 加，而特別控制p型閘極雜質區域112之下側-型Sic磊晶 層102之空乏層的厚度，由此可控制自源極電極i2i向汲極 電極124流動之電流。 繼而，對橫型JFET100之製造方法進行說明。於形成橫 型JFET100時，較佳為依據上述圖8之流程圖所示之製造方 法。 首先於圖8所示之準備基板之步驟（sl〇)中’準備型sic 基板103。具體而言，例如以與上述圖丨所示之基板丨或圖2 所示之附薄膜之基板2的基板丨同樣地，準備包含碳化矽、 例如含有卜1015 cm3左右之硼之雜質，且於與c面（（〇〇〇1) 面)所成之角度為50。以上65。以下之方向具有主表面的p.型 147598.doc -29- 201101481
SiC基板103。對其進行切片加工，以使厚度為3〇〇陣以上 400叫以下。於切片加工時例如使用線鑛。再者，較佳為 在切片加工之前，相對於p-型Sic基板1〇3而形成定向平 面。又’較佳為對切片之ρ·型Sic基板1G3之外緣部進行去 面。 繼而，對P-型Sic基板103之一主表面、及與一主表面相 對向之另一主表面之各個進行研磨步驟。作為研磨步驟， 具體而言’如上述般，進行兩面研削、兩面磨削、兩面機 械研磨、CMP研磨。其結果，準備一主表面、及與—主表 面相對向之另一主表面之彎曲之值為_4〇 pm以上_5 以 下、該兩主表面之捲曲之值為5 μιη以上4〇 μιη以下的p型 SiC基板103。又，將該ρ-型Sic基板1〇3之—主表面的表面 粗糙度Ra之值設為i nm以下，將另一主表面的表面粗糙度 Ra之值設為1 〇〇 nm以下。 繼而，於圖8所示之形成碳化矽薄膜之步驟（S2〇)中，於 ρ型SiC基板103之一主表面（圖丨丨之上側的主表面）上，藉 由CVD磊晶成長法形成作為包含碳化矽之磊晶層的n型 SiC磊晶層102。此處，為了形成η-型Sic磊晶層1〇2，例如 使用矽烷（SiEU)氣體及丙烷（c^8)氣體作為材料氣體。 又，於使η型SiC遙晶層1 〇2為n型碳化石夕時，使用氮氣作 為η型雜質源。於使η·型Sic磊晶層1〇2為ρ型碳化矽以代替 η型碳化矽時，導入例如三甲基鋁（ΤΜΑ)作為ρ型雜質源。 此處，較佳為導入上述氣體以使η-型Sic蟲晶層1 〇2之内呷 之雜質濃度為lxlO16 cm·3左右。 147598.doc •30- 201101481 再者，此時，使進行磊晶成長時之成長爐之溫度為 1400°C以上1800°C以下，且加熱30分鐘以上3〇〇分鐘以下 之時間。以此種方式進行處理，使形成有n-型Sic磊晶層 102之ρ·型SiC基板103之一主表面、及與一主表面相對向 之另一主表面之彎曲之值為_40 μιη以上〇 μιη以下、且該兩 主表面之捲曲之值為〇 μιη以上4 〇 μιη以下。
以下，為了形成橫型JFET100,作為形成碳化矽以外之 薄膜之步驟（S30)，而形成金屬之薄膜等。具體而言，首 先於η·型SiC磊晶層1〇2之與ρ·型Sic基板1〇3相對向之主表 面的相反側之主表面上，藉由離子注入法，形成作為η型 層的η型源極雜質區域lu及η+型汲極雜質區域IB。更具 體而言，於η·型SiC蟲晶層102之與ρ-型Sic基板1〇3相對向 之主表面的相反側之主表面上，例如藉由cvd法形成厚度 0.5 μηι左右 < 注入保護冑。此處所形成之注入保護膜例如 較佳為氧化矽膜或氮化矽膜。並且於該注入保護臈之主表 面上進-步塗佈固定厚度之光阻劑。此處使用光微影技 術，將欲進行離子注入之區域的光阻劑除去。繼而使用例 如反應性離子蝕刻法（RIE法，以⑽〜ι〇η玢咖％ method)’將已除去光阻劑之區域中的注人保護膜除去。 將光阻劑全部除去後’肖已除去注入保護膜之區域，向n-型8以晶層1G2之内部進行離子注人’藉此形成^型源極 雜質區域UUn、汲極雜質區域114。由於該等為η型 層故例如較佳為離子注入氮（Ν)或磷（ρ)等η型雜質之離 子。此時，藉由數百kV之電壓將該η型雜質之離子進行加 I47598.doc -31 - 201101481 速，而注入至n-型Sic磊晶層i〇2之内部。此時，為了抑制 η型SiC磊晶層1〇2或ρ·型Sic基板1〇3因所注入之離子而受 損，較佳為將n-型SiC磊晶層1〇2*p-型Sic基板.1〇3加熱至 300C左右後進行離子注入。 又，亦可藉由使η型磊晶層埋入成長而代替離子注入， k而形成η型源極雜質區域丨丨丨及η+型汲極雜質區域丨丨4。 藉由與上述同樣地進行離子注入，可形成作為p型層之p型 閘極雜質區域m及p+型閘極雜質區域113。此時較佳為離 子注入例如鋁（A1)或硼（B)等。再者，較佳為使n+型源極雜 質區域ill、〆型閘極雜質區域113或^型汲極雜質區域ιΐ4 之雜質i農度為lxio19 左右’使？型閘極雜質區域112之 雜質濃度為lxio18 cm-3力士。 為了使以如上述方式所形成之n+型源極雜質區域lu、P 型閘極雜質區域U2、〆型閘極雜質區域113及n+型汲極雜 質區域114之㈣之㈣活化，較佳為進行退火處理。較 佳為對包含上述形成有各雜f區域之p•型sic基板1〇3與η 型SiC蠢晶層102之體系 (Ne)環境中進行熱處理。 ，於例如氬氣（Ar)環境中或氖氣 又’亦可於真空中進行熱處理。 並且，於η·型SiC蟲晶層1〇2之與p型加基板1〇3相對向 之主表面的相反側之主表面上’藉由CVD法或熱氧化法形 成厚度0.5，左右之層間絕緣膜1〇6。此處，所形成之層 間絕緣m〇6例如較佳為氧切膜或氮切^並且，: 該層間絕緣膜1G6之主表面上進_步塗佈以厚度之光阻 d此處使用光微W技術將欲形成歐姆電極之區域的光 147598.doc -32· 201101481 阻劑除去。繼而，例如藉由RIE法將已除去光阻劑之區域 之層間絕緣膜1〇6除去。並且，將光阻劑全部除去後，形 成金屬之薄膜。該金屬之薄膜係用以形成源極電極121、 . 閘極電極122、沒極電極124之薄膜。因此，較佳為使用可 對n+型源極雜質區域⑴、p+型閘極雜質區域⑴及打+型汲 極雜質區域114進行歐姆接合的金屬材料。例如可形成錄 石夕(NiSi)之薄膜。此處較佳為例如使用蒸錢法或滅鐘法形 〇 m屬之薄膜°此時’較佳為進行處理使ρ·型sic基板 103之一主表面、及與一主表面相對向之另一主表面之彎 曲之值為0吨以上150μηι以下、該兩主表面之捲曲之值為 〇 μιη以上150 μιη以下。又，於ρ-型Si(：基板ι〇3之與形成有 η-型SiC磊晶層102之主表面相反之側的主表面(圖"之下 側）’例如藉由鎳矽之薄膜形成基板背面電極127。 以上所述，形成碳化矽以外之薄膜的 後，進行形成半導體裝置之後步驟叫此(處上而束 Ο 言，係藉由對之前的步驟（S3〇)中所形成之金屬薄膜進行 光微影技術，而形成圖丨丨所示之源極電極121、閘極電極 122、汲極電極124的步驟。此時，只要如上述般〆型ye 基板103之一主表面、及與一主表面相對向之另一主表面 之彎曲之值為0 μηι以上15〇 μηι以下、.該兩主表面之捲曲之 值為〇 以上150 μηι以下，則可抑制所形成之源極電極 121等之圖案之曝光不均等之產生。因此，可抑制例如鄰 接之圖案彼此（源極電極！ 21與閘極電極丨22等）重合等不 良，亚且形成具有如設計值之尺寸的橫型JFET1 。因 147598.doc -33- 201101481 此，可使該橫型JFET100之電洎—雷厭蛀以松兩 电μ Ί： Μ特性等電性特性（電 流一電壓特性）穩定。 實施例2 圖12所示之RESURF橫型JFETU〇包括：η+型基板 101、p-型Sic蟲晶層1〇4、η-型Sic蠢晶層1〇2與表面p型為 晶層105之積層結構。於自表面p型磊晶層1〇5及&型sic磊 晶層102之不與p-型SiC磊晶層1〇4相對向之側（圖12之上側） 的主表面起固定深度之區域包含：n+型源極雜質區域 與P+型閘極雜質區域113、n+型汲極雜質區域114與〆型埋 入連接雜質區域115。於n+型源極雜質區域U1&p+型埋入 連接雜質區域115、p+型閘極雜質區域113、n+型汲極雜質 區域114之上側的主表面上分別形成有源極電極121、閘極 電極122、汲極電極124。於源極電極丨2丨與閘極電極丨22之 間、及閘極電極122與汲極電極124之間配置有層間絕緣膜 106。於n+型SiC基板1〇1之不與p-型Sic磊晶層1〇4相對向之 側（圖12之下側）的主表面上配置有基板背面電極127。再 者’亦可使以上所述之各構成要素之p型及η型成為完全相 反之構成。 η+型SiC基板1〇1係包含厚度為3 οο μιη以上400 μηι以下、 氮原子之雜質濃度為1 X 1 〇 19 cm·3之低電阻之碳化矽基板。 又’ ρ型SiC蟲晶層1 〇4係厚度為5 μιη左右之、添加lxl〇17 cnT3左右之紹或硼原子作為雜質之層。n•型sic磊晶層1〇2 係包含lxlO17 cm·3左右之氮原子之雜質之、厚度為1 μηι左 右之層。表面ρ型磊晶層105係厚度為0.2 μηι左右之、添加 147598.doc -34- 201101481 lxio17 cm·3左右之鋁或硼原子作為雜質之層。又，n+型源 極雜質區域111或n+型汲極雜質區域114係含有1χ1〇〗9 左右之氮原子之、厚度為〇·4 μΓη左右之n型層。p +型閘極雜 . 質區域113係含有1x1019 em_3左右之鋁原子之、厚度為〇4 μηι左右之p型層。〆型埋入連接雜質區域115形成於自表面 ρ型磊晶層105之主表面（最上表面）起跨及η-型Sic磊晶層 102之最下表面的區域，因而係厚度為丨2 μπι&右與〆型 〇 閘極雜質區域113同樣地含有1Χ1019 cm·3左右之鋁原子之ρ 型層。該ρ型埋入連接雜質區域丨丨5藉由電性連接源極電 極121與ρ型SiC磊晶層1〇4，而可由源極電極121控制〆型 SiC磊晶層104之電位。 此處，對RESURF橫型JFETU〇之動作進行說明。於 RESURF橫型JFET110中亦與橫型JFET1〇〇同樣地，自源極 電極121將電子供給至n+型源極雜質區域U1，該電子通過 P型閘極雜質區域112之下側-型Sic磊晶層1〇2，自n+型 〇 汲極雜質區域114向汲極電極124流動。如此可將自源極電 極121向汲極電極124流動之電子作為汲極電流而輸出。 RESURF橫型JFET110藉由變更閘極電極122與源極電極 121間之電壓施加，而調整p+型閘極雜質區域113與其下側 之η型SiC磊晶層1 〇2之pn接面之空乏層的厚度。例如對閘 極電極122施加負電壓，對源極電極121施加正電壓。此 呤，於表面ρ型層105與n.型sic磊晶層1〇2之間產生空乏 層。因此，即便於源極電極121與汲極電極124之間，施加 電壓以使電子自源極電極121向汲極電極124流動，亦會因 147598.doc •35- 201101481 5亥空乏層之存在而無法將源極電極121與汲極電極124間流 動之電流輪出。如此控制源極電極i 2丨與汲極電極124之間 之電流的大小。 於RESURF橫型JFETU0中，閘極電極122與汲極電極 124間之電場大致固定，耐壓依賴於閘極電極丨22(源極電 極121)與汲極電極ι24之間的距離。相對於此，於橫型 JFET100中’越是靠近汲極電極124之區域，電場越小。因 此，以相同之閘極電極122(源極電極121)—汲極電極124間 之距離進行比較時’ RESURF橫型JFET110比起橫型 JFET100，耐壓更高。 、-1而’對RESURF橫型JFET110之製造方法進行說明。 於形成RESURF橫型jFET11〇時，較佳為依據上述圖8之流 程圖所示之製造方法。 於圖8所示之準備基板之步驟（S10)中，準備Π+型Sic基板 101。具體而言準備如下之n+型Sic基板1〇1，其與例如上 述圖1所不之基板丨或圖2所示之附薄膜之基板2的基板^同 樣地包含碳化矽’含有例如lxl〇19 cm.3左右之氮原子之雜 質，且於與C面（（0001)面）所成之角度為5〇。以上65。以下之 方向具有主表面。相對於此，與上述橫型JFETi〇〇ip-型 SiC基板103同樣地進行切片、研磨步驟，藉此準備n+型 SlC基板1〇1。此處，較佳為使一主表面、及與一主表面相 對向之另-主表面之f曲之值、及該兩主表面之捲曲之 值進而主表面之表面粗糙度Ra之值與橫型jFET1〇〇相 同0 147598.doc -36 - 201101481 繼而，於圖8所示之形成碳化矽薄膜之步驟（S2〇)中於 n+型sic基板101之一主表面（圖12之上側之主表面）上，藉 由CVD法依序形成p-型Sic磊晶層1〇4、n•型训磊晶層 ⑽、表面㈣磊晶層105。該等係包含邮之層，因此例如 使用矽烷（SiHO氣體及丙烷（c^8)氣體作為材料氣體。此 冑’於形成P型層時較佳為使用例如三甲基㈤tma)或彌 氣體作為Ρ型雜質源。又，於形細型層時，較佳為使用氮 〇 氣作為η型雜質源。 以下，為了形成RESURF橫型JFETU〇,作為形成碳化 矽以外之薄膜的步驟(S30)’係形成金屬之薄膜等。根據 與橫型贿100之各雜質區域相同之順序 護膜後，藉由離子注入法形成作為n型注入層之^型源^ 雜質區域m及n+型沒極雜質區域114。進而於形成p+型閘 極雜質區域113及p+型埋人連接雜f區域115後，形成作為 金屬之薄膜之源極電極丨21、閘極電極122、汲極電極 〇 ⑶、及基板背面電極127。又，於形成半導體裝置之步驟 ⑽）中，根據與橫型JFET100相同之順序，使用光微影技 術等。如此可形成圖η所示之RESURF橫型jFET11〇。 根據以上順序所形成之RESURF橫型jfeti ι〇係使用形 成n型SiC蠢晶層1()2或其他薄膜時之彎曲、例如彎曲及捲 曲之值為〇 μΓη以上150 μηι以下的n+@Sic基板1〇1。因此， γ抑制所形成之各圖案的曝光不均之產生，並形成具有高 叩質之邊緣部的圖案。因此，可抑制例如鄰接之圖案彼此 (源極電極121與閑極電極m等）重合等不良，並形成具有 147598.doc -37- 201101481 如設計值之尺寸之RESURF橫型JFET11〇。因此可使該 RESURF橫型JFET110之電流一電壓特性等電性特性穩定。 對於本實施例2而言，僅以上所述之各方面與本實施例i 不同。即對於本實施例2而言，以上未敍述之構成或條 件、順序或效果等全部依據本實施例1。 實施例3 圖13所示之縱型JFET120包括n+型sic基板1〇1、及口_型 SiC磊晶層102。-型SiC磊晶層1〇2之一部分區域中包含 1對P型閘極雜質區域112。於p型閘極雜質區域112之内部 包括1對P+型閘極雜質區域丨丨3，於p+型閘極雜質區域丨丨3之 上部包括1對閘極電極122。在夾持於丨對口型閘極雜質區域 112之區域中配置有n+型源極雜質區域lu。於一型源極雜 質區域ill之上部配置有源極電極121。汲極電極124係包 含於η型SiC基板101之與η·型sic磊晶層1〇2相對向之主表 面的相反側之主表面上（圖13之下側）。再者，可使以上所 述之各構成要素之p型及n型成為完全相反之構成。 η+型SiC基板1〇1係包含厚度為3〇〇 μηι以上4〇〇 以下、 氮原子之雜質濃度為lxl〇]9 cm-3之低電阻之碳化矽基板。 ιΓ型SiC磊晶層102係含有5χ 10丨5 cm-3左右之氮原子之雜質 之、厚度為10 μιη左右之層。p+型閘極雜質區域丨i 3係含有 1 χ 10 cm左右之紹原子之、厚度為0.4 μιη左右之ρ型層。 又，Ρ型閘極雜質區域112係含有例如鋁原子或硼原子之雜 質濃度為lxlO18 cnT3左右之、厚度為丨5 μιη左右之ρ型層。 此處對縱型JFET120之動作進行說明。縱型】叩丁12〇係 147598.doc •38· 201101481 藉由對間極電極122之電麼施加，而控制p型閘極雜質區域 112與η型SiC磊晶層1〇2所成之pn接面。 現在考慮對閘極電極122、源極施加正電壓之情況。藉 . 纟施加於閘極電極122之正電壓，而；5；會在電性連接於閑 極電極122之p型閘極雜質區域112 '與η·型Sic磊晶層IQ〗之 間形成空之層。因此，若於該狀態下，對沒極電極124、 源極把加正電壓，則電子自源極電極丨2丨通過n+型源極雜 ❹ 貪區域1U、n型SlC磊晶層102、n+型SiC基板1〇1而到達汲 參電極124如此可將自源極電極121向沒極電極124流動 之電子作為沒極電流而輸出。 然而，於例如對閘極電極122、源極施加負電壓時，會 於P型閘極雜質區域112、與n-型sic磊晶層1〇2之間形成 接面之空乏層。圖13之左側之？型閘極雜質區域112與n_型 SiC猫日日層1 〇2之間所形成的空乏層、及右側之p型閘極雜 質區域112與ιΓ型SiC磊晶層102之間所形成的空乏層，於圖 〇 13之n+型源極雜質區域111之下側之區域結合成一體。於 疋妨礙電子自源極電極i 21向汲極電極i 24之流動，從而難 以使電流自源極電極121流向沒極電極124。根據以上原 理’於縱型JFET120中，可根據施加於電極上之電壓之極 性控制電流之大小。 縱型JFET120之製造方法係基本上依據上述橫型 JFET100之製造方法。所形成之縱型JFET12〇係使用形成n_ 型SiC磊晶層1 〇2或其他薄膜時之彎曲、例如彎曲及捲曲之 值為0 μπι以上150 μιη以下的n+型SiC基板1〇1。因此，可抑 147598.doc -39- 201101481 ’所形成之各圖案之曝光不均之產生，並形成具有高品質 邊緣部之圖案。因&，可抑制例如鄰接之圖案彼此（源極 電極121與問極電極122等)重合等不良，並形成具有如設 计值之尺寸之縱型麵12G。又，亦可抑制咖型間極雜 質區域m彼此重合所致之不良之產生。因此，可使該縱 型JFET12G之電流-電壓特性等電性特性穩定。 對於本實施例3而言，僅以上所述之各;面與本實施例i 不同。即對於本實施例3而言，以上未敍述之構成或條 件順序或效果荨全部依據本實施例1。 實施例4 圖14所示之橫型MESFET2〇〇包括與圖u所示之橫型 JFET100基本上相同之態樣。然而，橫型mesfet2⑽不包 括P型閘極雜質區域112及p+型閘極雜質區域113。又，^型 SiC磊晶層1〇2係含有ixl0i7 cm-3左右之氮原子之雜質之、 厚度為1 μιη左右之層。橫型MESFET2〇〇係僅以上方面與橫 型JFET100不同。再者，亦可使以上所述之各構成要素之p 型及η型成為完全相反之構成。 此處，對橫型MESFET^OO之動作進行說明。此處，例如 使包含功函數大於n_型SiC磊晶層1〇2之金屬材料的閘極電 極122形成於η·型SiC磊晶層102之上部。 此時，於閘極電極122與η·型SiC磊晶層102之接合部分 形成有肖特基能障。肖特基能障係具有與妨礙電子流動之 空乏層同樣功能之區域。因此，即便於形成有肖特基能障 之狀悲下’對源極電極121與汲極電極124之間施加電位 147598.doc -40- 201101481 差，供給至n+型源極雜質區域U1之電子在夾持於^型源極 雜質區域111與n+型汲極雜質區域114之區域中之流動亦會 受到妨礙。即，難以使電子自n+型源極雜質區域ln向n+型 汲極雜質區域114流動。 該狀況於例如對閘極電極122施加負電壓時更加顯著。 • 此時，上述肖特基能障變高，n_型SiC磊晶層1〇2内之空乏 層進一步擴大。因此，進一步妨礙電子自n+型源極雜質區 域向n+型汲極雜質區域114之流動。 〇 另一方面，若例如對閘極電極J 22施加正電壓，則該肖 特基能障變低。其結果，不會於n-型Sic磊晶層1〇2之與閘 極電極122之接合面附近形成空乏層。若於該狀況下，對 源極電極121與汲極電極124之間施加電位差，則供給至n+ 型源極雜質區域11丨之電子自n+型汲極雜質區域ιΐ4到達汲 極電極124。即可使電流流動於源極電極121與汲極電極 124之間。根據以上原理，橫型MESFET2〇〇可根據施加至 Q 閘極電極122之電壓而控制電流。 於上述例如橫型JFET100時，對藉由卯接面所形成之空 乏層進行控制。此處所形成之空乏層係形成於p型區域與η 型區域之兩方。相對於此，於橫型MESFET2〇〇時僅於η_ 型SiC蠢晶層102之内部形成空乏層，而於與11.型训蟲晶 層102接合之閘極電極122之内部不形成空乏層。因此，橫 型MESFET200之空乏層之厚度比橫型JFET1〇〇之空乏層的 厚度更薄。因此，與橫型JFET1〇〇相比，於橫型 MESFET200中可縮短藉由電壓之施加而使空乏層形成或消 147598.doc -41 - 201101481 失之應答時間。 、如上述般於閘極電極122與n_型SiC磊晶層102之接合部 刀/成有肖特基旎障。因此，與上述橫型等不 同，於橫型MESFET200中，作為構成間極電極122之材 料’較佳為使用能與所接合之型Sic蟲晶層102在未施加 電壓^狀態下進行肖特基接合的金屬材料。作為能與SiC 進行肖特基接合之金屬材料，例如較佳為使用(鈦）與 Nl(鎳）、Au(金）之合金。其中對於源極電極121、汲極電極 124而言，較佳為與上述橫型JFET100等同樣地，使用能與 所接合之SiC層進行歐姆接合之金屬材料。 杈型MESFET200除了不包括p型閘極雜質區域112及〆型 閘極雜慮區域113之方面、或一部區域之雜質濃度之外， 具有與上述橫型JFET100相同之態樣。因此橫型 MESFET200之製造方法係基本上依據橫型JFET1〇〇之製造 方法。 根據以上順序所形成之橫型MESFET2〇〇，係使用形成n_ 型SiC磊晶層1 〇2或其他薄膜時之彎曲、例如彎曲及捲曲之 值為0 μιη以上150 μηι以下的p-型SiC基板1〇3。因此，可抑 制所形成之各圖案的曝光不均之產生，並形成具有高品質 邊緣部之圖案。因此，可抑制例如鄰接之圖案彼此（源極 電極121與閘極電極122等）重合等不良，並形成具有如設 計值之尺寸之橫型MESFET200。因此，可使該橫型 MESFET200之電流一電壓特性等電性特性穩定。 對於本實施例4而言，僅以上所述之各方面與本實施例i 147598.doc -42· 201101481 不同。即對於本實施例4而言，以上未敍述之構成或條 件、順序或效果等全部依據本實施例i。 實施例5 圖15所示之縱型MESFET21〇包括與圖13所示之縱型 JFET120基本上相同之態樣。然而，縱型mESFET210不包 括P型閘極雜質區域112及p+型閘極雜質區域113 ,而具有 溝槽埋入有閘極電極i22之結構。縱型MESFET210僅於該 〇 方面與縱型JFET不同。再者，亦可使以上所述之各構 成要素之p型及η型成為完全相反之構成。 此處對縱型MESFET210之動作進行說明。此處，例如使 包含功函數大於η-型SiC磊晶層102之金屬材料的閘極電極 122以埋入至n-型Sic磊晶層1〇2之上部的方式形成。於是 例如與上述橫型MESFET200同樣地，於η·型SiC磊晶層1〇2 之與閘極電極122之接合面附近形成有肖特基能障。肖特 基能障係於閘極電極122與ιΓ型SiC磊晶層1〇2之接合面附 〇 近形成於η型SiC磊晶層1〇2上之空乏層。為使該肖特基能 障所致之空乏層形成於η·型SiC磊晶層1〇2内部之較深區 域’而形成將閘極電極122埋入至n-型Sic磊晶層ι〇2之内 部的構成。 圖15中左側之閘極電極122與n-型Sic磊晶層1〇2之間所 形成的空乏層（肖特基能障）、及於右側之閘極電極122與n_ 型SiC磊晶層1〇2之間所形成的空乏層，在圖15中之n+型源 極雜質區域111之下側區域結合成為一體。於是會妨礙電 子自源極電極121向汲極電極124之流動’從而使電流難以 147598.doc .43 - 201101481 自源極電極121流向汲極電極124。 因此’對閘極電極122、源極施加正電壓。若如此，則 上述肖特基能障之高度變低。此處若進—步增大正電壓， 則空乏層（肖特基能障）消失。因此，根據源極電極12 1與没 極電極124之間之電壓，可使電流自源極電極121流向汲極 電極124。 如以上所述，於縱型MESFET210*，亦可根據施加至閘 極電極122之電壓控制與η·型Sic磊晶層ι〇2之接合區域， 藉此控制電流之大小。 縱型MESFET210之製造方法基本上依據縱型jfet12〇之 製造方法。再者，於形成經溝槽埋入之閘極電極122時， 例如藉由RIE法將該區域中之n-型SiC磊晶層1〇2蝕刻除 去。進而，可藉由真空蒸鍍法等形成金屬之薄膜之先前眾 所周知的任意方法，形成閘極電極丨22。 又，於縱型MESFET210中，亦於閘極電極122與n-型Si(： 磊晶層102之接合部分形成有f特基能障。因此，於縱型 MESFET210中，作為構成閘極電極122之材料，較佳為使 用能與所接合之11-型SiC磊晶層1〇2在未施加電壓之狀態下 進饤肖特基接合的金屬材料。其中，對於源極電極ΐ2ι、 汲極電極124而言，較佳為與上述橫型JFET1〇〇等同樣地， 使用能與所接合之SiC層進行歐姆接合之金屬材料。 根據以上順序所形成之縱型MESFET2丨〇，係使用形成n_ 型SiC磊晶層102或其他薄膜時之彎曲、例如彎曲及捲曲之 值為0 μιη以上150 μιη以下的基板1〇1。因此，可抑制所形 147598.doc -44 - 201101481 成之各圖案的曝光不均之產生，並形成具有高品質邊緣部 之圖案。因此’可抑制例如鄰接之圖案彼此（源極電極⑵ 〆、閉極電極122等）重合等不良，並形成具有如設計值之尺 寸的縱型MESFET210。因此，可使該縱型MESFET2i〇i 電流〜電壓特性等電性特性穩定。 對於本實施例5而言，僅以上所述之各方面與本實施例3 不同。艮P對於本實施例5而t，以1未敍述之構成或條 0 件、順序或效果等全部依據本實施例3。 實施例6 圖16所示之橫型M〇SFET3〇〇包括與圖14所示之橫型 MESFET200基本上相同之態樣。然而，橫型m〇sfet3〇〇 中係於自η型SiC磊晶層1 〇2之上側的主表面起固定深度之 區域形成有p型井區域117。n+型源極雜質區域ln及n+型汲 極雜質區域114形成於P型井區域117之内部。又，於p型井 區域117之主表面上，以跨及n+型源極雜質區域lu與^型 〇 汲極雜質區域U4之方式配置有閘極絕緣膜107。閘極絕緣 膜107係夾持於閘極電極122與15型井區域117。又，橫型 MOSFET3 00不包括基板背面電極127。再者，亦可使以上 所述之各構成要素之p型及n型成為完全相反之構成。 橫型MOSFET300僅於以上方面與橫型MESFET200不 同°再者，閘極絕緣膜107較佳為厚度為例如4〇 nm左右， 且由氧化矽膜（Si〇2)或氧化鋁（ai2〇3)、氮化矽（Si3N4)或氮 氧化矽（SiON)等薄膜形成。又，p型井區域U7較佳為厚度 為1.5 μπι左右，且含有1x1 〇16 cm-3左右之銘作為雜質。進 147598.doc •45- 201101481 而於橫型M〇SFET300中作為間極電極122,較佳為使用藉 由減壓CVD法（LPCVD法（low卿賊cvd，低壓化學氣 體沈積））而形成之多晶矽之薄膜。 此處對橫型M〇SFET300之動作進行說明。例如在未對 閘極電極122施加電壓之狀態下’於源極電極i2i與汲極電 極124之間，施加電位差以使電子自源極電極i2i流至汲極 電極124。此時，由於n+型源極雜質區域iUh+型没極雜 質區域114為η型、p型井區域…為卩型，目此於n+型源極 雜質區域111與p型井區域117之間、或者？型井區域117與 η型汲極雜質區域Π4之任一者形成有空乏層。因此，難 以使電流於源極電極12 1與汲極電極124之間順暢地流動。 於對閘極電極122施加負電壓時，上述空乏層會變得更 寬，因此更難以使電流於源極電極i 2丨與汲極電極】24之間 流動。 因此，對閘極電極122施加正電壓。於是，於p型井區域 117之與閘極絕緣膜107接合的接合面附近形成有反轉層。 於疋，不會於自η型源極雜質區域η丨起至n+型没極雜質區 域114的區域中形成空乏層。 此處’例如對源極電極121施加負電壓，對汲極電極124 施加尚於源極電極121、且低於閘極電極122之電壓。於是 自源極電極121供給至n+型源極雜質區域U1的電子通過n+ 型源極雜質區域111與n+型沒極雜質區域丨14之間的反轉層 而到達η型汲極雜質區域丨丨4，並到達汲極電極丨24。因 此’能夠使電流於源極電極121與汲極電極124之間順暢地 147598.doc -46- 201101481 流動。 如以上所示般，於橫型MOSFET300中，藉由變更對閘 極電極12 2之電壓施加而控制p型井區域117中與閘極絕緣 膜107之接合面附近的狀態。如此可控制自源極電極121向 汲極電極124流動之電流。為了抑制供給至n+型源極雜質 區域111之電子向例如n-型sic磊晶層工〇2或n+型Sic基板i i 流入，而包括P型井區域117。由於卩型井區域117之存在， 可抑制如上述般電子迂迴流入。因此，可更精密地控制因 施加至閘極電極122之電壓所產生的自源極電極121朝向汲 極電極124的電流值。 繼而，對橫型M〇SFET300之製造方法進行說明。於橫 型MOSFET3GG之製造方法中，存在形成_井區域ιΐ7及問 極絕緣膜107之步驟，該步驟於上述各半導體裝置之製造 方法中不存在。對於p型井區域117而言，與上述各種雜質 區域同樣地’可使用例如離子注入法而形成。因此此處對
形成碳化矽以外之薄膜的步驟⑽)中的間極絕緣膜1〇7之 形成步驟進行說明。 問極絕緣膜107係如上述般為了在P型井區域117之接合 面附近進行藉由場效形成反轉層等之動作，而配置於作為 金屬之薄膜之閘極電極122與作為半導體之p型井區域Μ 之間的絕緣體之薄膜。齡接 *" 寻膜車乂佳為於形成p型井區域117、^型 源極雜質區域⑴、區域ιΐ4之後，進行形成 該閘極絕緣膜1 〇7之牛_ „ V驟。又，較佳為以亦覆蓋n+型源極 雜質區域111及开〗、、芬杉；μ 及"及極雜質區域114之一部分之方式形成 147598.doc •47· 201101481 間極絕緣膜m。若如此，則例如可於p型井區域ιΐ7之夹 持於型源極雜質區域⑴及n+型沒極雜質區域ιΐ4的區域 之接合面附近容易形成反轉層。 例如形成氧切膜作為閘極、絕緣賴7時，較佳為使用 熱氧化法，即-邊向加熱爐之内部供給氧氣—邊對包含該 n+型Μ基板HH與n-型沉蟲晶層⑽之體系進行加熱處 理。此時’藉由在例如1150。(：左右之溫度下加熱9〇分鐘， 而可形成作為該閘極絕緣膜1〇7之氧化矽膜。再者，亦可 使用例如CVD法代替熱氧化法㈣成該閘極絕緣㈣7。 根據以上順序而形成之橫型M〇SFET3〇〇，係使用形成^ 型SlC蟲晶層102或其他薄膜時之彎曲、例如·彎曲及捲曲之 值為〇 μπι以上15〇 μηι以下的n +型Sic基板1〇1。因此，可抑 制所形成之各圖案之曝光不均之產生，並形成具有高品質 邊緣部之圖案。因可抑制例如鄰接之圖案彼此（源極 電極m與閘極電極122等)重合等不良，並形成具有如設 計值之尺寸的橫型MOSFET3〇〇。因此’可使該橫型 MOSFET3 00之電流—電壓特性等電性特性穩定。 對於本實施例6而言，僅以上所述之各方面與本實施例* 不同。即對於本實施例6而言，以上未敍述之構成或條 件 '順序或效果等全部依據本實施例4。 實施例7 圖17所示之DMOS400係縱型MOSFET之一種。上述圖16 之橫型MOSFET300係電子自源極電極121沿著閘極絕緣膜 之圖的左右方向而向汲極電極124流動。相對於此圖 147598.doc • 48· 201101481 17之DMOS400係電子自源極電極121向n-型Sic磊晶層1〇2 之與閘極絕緣膜1 07相對向的區域（圖丨7之上部）流動後，進 仃轉向而流向汲極電極124。如此形成電流於源極電極121 與汲極電極124之間流動之構成。 具體而言，如圖17所示，纟自左右存在1對之一體的源 極電極121起朝與n-型SiC磊晶層1〇2電性連接之區域包括p 型井區域117。於p型井區域117之内部包括n+型源極雜質 ❹ 區域111與P型井接觸雜質區域116。源極電極12 1係以覆 蓋型源極雜質區域丨丨丨與〆型井接觸雜質區域116之兩方 的方式連接。為使來自源極電極121之電子於圖之上下方 向而朝向汲極電極124流動，將汲極電極124配置於例如與 縱型MESFET210_之位置。㈣，亦可使以上所述之各 構成要素之p型及n型成為完全相反之構成。 DMOS400係僅以上方面與橫型不同再 者•井區域117較佳為與例如上述橫型MOSFET300同樣 〇 地，厚度為丨·5 μηΐ左右，且含有1X1016 cm-3左右之鋁作為 雜質。〆型井接觸雜質區域116較佳為含有lxl〇19cm.3左右 之鋁作為雜質之、厚度為0.4 μιη左右。 此處對DMOS400之動作進行說明。至於DM〇S4〇〇，只 要為未對閘極電極！ 22施加電壓之狀態，則由於n+型源極 雜貝區域111為η型、p型井區域117為？型、n.型训蟲晶層 1〇2為讀，因此於n+型源極雜質區域111與p型井區域117 之間、或者於p型井區域117與n-型Sic磊晶層ι〇2之間的任 者中^阻礙自源極電極121向汲極電極丨24之導通。於 147598.doc •49- 201101481 對間極電極122施加負電料，於由間極電極】22之下部之 間極絕緣膜而所覆蓋之p型井區域m，形W個載體之 電洞之蓄積層。因此，更難使電流流動。 」而右對閘極電極122施加正電麼，則於由閑極電極 m之下部之閘極絕緣膜m所覆蓋之p型井區域ιΐ7中形成 電子之反轉層。因此，尤各+, 口此不會於自n+型源極雜質區域lu起 至汲極電極1 2 4之區诗带占介< & m , 埤形成空乏層。因此，可根據源極電 極121與汲極電極124之間之電位差，而使電流於兩電極間 流動。 再者，P+型井接觸雜質區域116藉由電性連接源極電極 12丨與1?型井區域117,具有將？型井區域ιΐ7之電位固定之 作用。p型井區域117如上述般雜質濃度為ixi〇16 cm_3而較 低。因此，難以藉由將？型井區域117與源極電極121直接 接合而將兩者電性連接。因此，於DMOS400*，將包含與 P型井區域"7相同之p型注…且雜質濃度高於p型井區 域117之p型井接觸雜質區域116 ’以與源極電極⑵接合 之方式配置。若如此’則可經由，型井接觸雜質區域ιι6 而將源極電極121與p型井區域117電性連接。因此，可藉 由源極電極121之電位控制p型井區域117之電位。若如 此，則例如於P型井區域117不形成反轉層，而可容易控制 電流未於源極電極121與汲極電極124之間流動之狀態下的 耐壓。 繼而，對DMOS400之製 進行說明。MDMOS40( 之 製造方法中，存在形成P+型井接觸雜質區域ιΐ6之兰 147598.doc • 50- 201101481 驟’該步驟於上诫夂 攻各+導體裝置之製造方法中不存在。Ρ + 型井接觸雜質區域i6总 A 116係與例如n+型源極雜質區域111同樣 地如圖17所不般，對自η.型SiC屋晶層102之上側之主表 ®起固定深度之區域使用離子注入法而形成。例如較佳為 〃作為上述p型層之p型閘極雜質區域112同樣地，將例如 鋁（A1)或硼（B)等作為雜質以使濃度達到1^1〇19〇以_3左右 之方式進行離+、、* λ ^ 子主入。又，進行離子注入之後’為使該雜 0 質活化，較佳為進行退火處理。 如圖17所不般，閘極絕緣膜1〇7較佳為以覆蓋ρ型井區域 Π 7之一部分及η·型Sic磊晶層丨〇2、進而覆蓋η+型源極雜質 =或11之邛刀之方式形成。若如此，則例如於對閘極 電極122¼加正電壓時能確實地進行ρ型井區域Η?之接合 面附近的反轉層之形成。 根據以上順序所形成之DM〇S4〇〇，係使用形成n_型 磊晶層102或其他薄膜時之彎曲、例如彎曲及捲曲之值為〇 Ο μπι以上150 μιη以下的n+型Sic基板101。因此，可抑制所形 成之各圖案的曝光不均之產生，並形成具有高品質邊緣部 之圖案。因此，可抑制例如鄰接之圖案彼此（源極電極 與閘極電極122等）重合等不良，並形成具有如設計值之尺 寸之DMOS400。藉由1對p型井區域117彼此、或間隔較窄 之P型井接觸雜質區域116與n+型源極雜質區域Ul等重 合，亦可抑制阻斷電流之通道等不良之產生，上述電流通 道係將源極電極121與汲極電極124於上下方向連接者。因 此，可使該DMOS400之電流一電壓特性等電性特性穩定。 147598.doc -51 - 201101481 對於本實施例7而言，僅以上所述之各方面與本實施例6 不同。即對於本實施例7而言，以上未敍述之構成或條 件、順序或效果等全部依據本實施例6。 實施例8 圖18所示之UMOS410包括與圖17所示之DM〇S4〇〇基本 上相同之態樣。然而，UMOS41 0係以如下方式形成：覆蓋 閘極絕緣膜107之於p型井區域i 17之閘極電極122側（内側） 的上下方向延伸之側面、及於閘極電極122之最下部之左 右方向延伸之底面。UMOS410係僅以上方面與Dm〇S4〇〇 不同。再者，亦可使以上所述之各構成要素之p型及η型成 為完全相反之構成。 此處對UMOSWO之動作進行說明。與dm〇S4〇〇同樣 地’於沿著閘極絕緣膜107之p型井區域117的側面（接合面 附近）’可根據對閘極電極122之電壓施加而形成電子之反 轉層。於是根據源極電極121與汲極電極124之電位差，可 將經由η型源極雜質區域in、p型井區域I〗？之反轉層、n_ 型SiC磊晶層102、n+型SiC基板101的電流施加至上述兩電 極間。此時之源極電極121與汲極電極124之間之電流係以 沿著閘極絕緣膜10 7之方式流動。 作為UMOS410之製造方法，於圖8所示之形成碳化矽薄 膜之步驟（S20)中，形成n_型siC磊晶層102，並形成p型井 區域117或p+型井接觸雜質區域116、n+型源極雜質區域 111 ’然後形成用以形成圖1 8所示之形狀的閘極絕緣膜丨〇7 之槽形狀。上述槽可例如藉由反應性離子钮刻法（RIE法） 147598.doc -52- 201101481 而幵/成再者’為了確實地進行因P型井區域117之側面之 反轉層之形成所引起的源極電極121與汲極電極124之導 通权佳為上述槽之上下方向之深度比p型井區域117之深 度更冰。並且，於藉由上述方法而形成之槽之表面上，與 橫型MOSFET300等同樣地，使用例如熱氧化法形成閉極 絕緣膜107。 根據以上順序所形成之UMOS410，係使用形成n-型Sic ❹ 磊晶層102或其他薄膜時之彎曲、例如彎曲及捲曲之值為〇 μπι以上150 μηι以下的n+型Sic基板1〇1。因此，可抑制所形 成之各圖案之曝光不均之產生，並形成具有高品質邊緣部 之圖案。因此，可抑制例如鄰接之圖案彼此（源極電極工2 ^ 與閘極電極122等)重合等不良，並形成具有如設計值之尺 寸之UMOS41(^藉由間隔較窄之〆型井接觸雜質區域ιΐ6 與n+型源極雜質區域“丨等重合，亦可抑制阻斷電流通道 等不良之產生，上述電流通道係將源極電極12丨與沒極電 〇 極124於上下方向連接者。因此，可使該UMOS410之電流 一電壓特性等電性特性穩定。 對於本實施例8而言，僅以上所述之各方面與本實施例7 不同。即對於本實施例8而言，以上未敘之構成或條件、 順序或效果等全部依據本實施例7。 實施例9 圖19所示之肖特基二極體5〇〇係如下之構成：於在/型 Sic基板ι〇1之主表面上形成有n-型Sic磊晶層1〇2的附薄膜 之基板的一主表面上配置陽極電極125,於另一主表面上 147598.doc •53· 201101481 配置陰極電極126。再者，亦可使以上所述之各構成要素 之P型及η型成為完全相反之構成。其中於使p型與n型相反 蚪，可將配置有陽極電極125與陰極電極126之部位替換為 圖19之情形。 η型SiC基板1〇1係包含厚度為3〇〇 以上4〇〇 μιη以下、 氮原子之雜質濃度為lxl0i9 cm-3之低電阻之碳化矽基板。 η型SiC磊晶層1〇2係含有5xl〇15 cm_3左右之氮原子之雜質 之、厚度為10 μπι左右之層。又，陽極電極125係由在未對 該電極施加電壓之狀態下可與η-型Sic磊晶層1〇2構成肖特 基接合之金屬材料而構成。陰極電極丨26係由可與n+型 基板101構成歐姆接合之金屬材料而構成。 此處對肖特基二極體500之動作進行說明。肖特基二極 體500之陽極電極丨25具有與例如上述橫型mesfet2〇〇中之 閘極電極122相同之效果。即，於陽極電極125與n_型以匸 磊晶層102之接合部分形成有肖特基能障。因此，例如不 對陽極電極125施加電壓、或者施加負電壓時，由於因上 述肖特基能障而擴大至n-型Sic磊晶層1〇2之内部的空乏層 之存在，即便對陽極電極125與陰極電極126之間施加電位 差’亦難以使電流在兩電極間流動。 另一方面’若例如對陽極電極125施加正電壓，則肖特 基忐障根據該電壓之大小而消失，η·型sic磊晶層1〇2中之 空乏層亦消失。此時’若對陽極電極125與陰極電極126之 間靶加電位差，則可使電流於該兩電極之間流動。根據以 上原理，肖特基二極體500可具有整流性。 147598.doc -54- 201101481 再者’肖特基二極體5 00可使用在上述各半導體裝置之 製造方法中作為形成碳化矽以外之薄膜的步驟（S30)或形 成半導體裝置的後步驟（S40)而說明之金屬薄膜之形成、 或光微影技術而形成。 根據以上順序所形成之肖特基二極體5〇〇，係使用形成 η型SiC磊晶層1 〇2或其他薄膜時之彎曲、例如彎曲及捲曲 之值為〇 μπι以上150 μηι以下的n+型SiC基板1〇1。因此，可 〇 抑制所形成之各圖案的曝光不均之產生，並形成具有高品 質邊緣部之圖案。因此，可使該肖特基二極體5〇〇之電流 一電壓特性等電性特性穩定。 實施例10 圖20所示之pin二極體510於圖19所示之肖特基二極體 500之自η·型SiC磊晶層1〇2的主表面起固定深度之區域， 包括作為與n-型SiC磊晶層1〇2相反型（若例如^型sic磊晶 層102為n型則相反型為p型）的p +型層118。並且陽極電極 〇 I25、陰極電極126均在未施加電壓之狀態下與所接合之 SiC層進行歐姆接合。
Pin一極體510係僅以上方面與肖特基二極體5〇〇不同。 再者，亦可使以上所述之各構成要素之p型及n型成為完全 相反之構成。其中，使ρ型與η型相反時，將配置有陽極電 極125與陰極電極126之部位替換為圖2〇之情形。 ρ型層118較佳為與例如上述p+型閘極雜質區域113等同 樣地，咼純度地含有lxlO!9 cm-3左右之鋁作為雜質之、厚 度為1.5 μιη左右的注入層。 147598.doc -55· 201101481 繼而，對上述pin二極體510之動作進行說明。二極體 510於通常之狀態下，於夾持於p+型層118與一型^匸基板 101之ιΓ型SiC磊晶層102中’係雜質之濃度較低且接近絕 緣體之狀態，因此兩電極間未流動電流。又，即便對陽極 電極125施加負電壓、對陰極電極126施加正電壓，於口 +型 /主入層118與η型SiC遙晶層1〇2之接合面附近空乏層亦會變 寬’電流更難以於兩電極間流動。 但是，若例如對陽極電極125施加正電壓、對陰極電極 126施加負電壓，則〆型注入層118與11_型8冗磊晶層1〇2之 空乏層消失。於是，載體可於上述兩者間移動，因此可於 陽極電極125與陰極電極126間流動電流。 作為pin二極體510之製造方法，必需形成p+型注入層 118。其如圖20所示般，對自n-型Sic磊晶層1〇2之上側之主 表面起固定深度之區域，使用離子注入法而形成。較佳為 將例如A1或B(硼）等作為雜質以濃度達到丨χ丨〇!9 em_3左右之 方式進行離子注入。 根據以上順序所形成之ριη二極體5 i 〇，係使用形成n_型 SiC磊晶層102或其他薄膜時之彎曲 '例如彎曲及捲曲之值 為〇 μιη以上15〇 μηι以下的n+型Sic基板1〇1。因此，可抑制 所形成之各圖案之曝光不均之產生，並形成具有高品質邊 緣部之圖案。因此，可使該pin二極體5丨〇之電流一電壓特 性等電性特性穩定。 對於本實施例10而言，僅以上所述之各方面與本實施例 9不同。即對於本實施例10而言’以上未敍述之構成或條 147598.doc • 56- 201101481 件、順序或效果等全部依 1取據本實施例9。 如以上所述，對本菸日日+ — X月之貫施形態及各實施例進行了說 明’但應認為此次揭于 、_ 苟下之實施形態及各實施例於所有方面 $例不而並非限制。本發明之範圍由中請專利範圍所示， ⑧圖包括與中請專利範圍均等之含義及於内之所有變 更。 產業上之可利用性 〇 本發明作為提高構成半導體裝置之圖㈣品質之技術而 特別優異。 【圖式簡單說明】 圖1(A)係本發明之實施形態之基板之概略剖面圖，圖 UB)係模式性地說明圖1(A)所示之基板之主表面的3點焦 平面及中心部之概略圖，圖1(c)#模式性地說明圖1(八）所 不之基板之主表面的捲曲之值或彎曲之值、⑽^之值之概 略剖面圖； 〇 圖2係於本發明之實施形態之基板的一主表面上形成包 含碳化石夕之薄膜的附薄膜之基板之概略剖面圖； 圖3係於圖2之基板的一主表面上形成包含碳化矽以外之 材質之薄膜的附薄膜之基板之概略剖面圖； 圖4係表示對朝上凸狀彎曲之基板施加吸附力之雜樣的 概略剖面圖； 圖5係表示對朝下凸狀彎曲之基板施加吸附力之態樣的 概略剖面圖； 圖6係說明本發明之實施形態之基板的ττν之概略剖面 147598.doc -57» 201101481 圖； 圖7係說明本發明之實施形態之基板之結晶面之方向的 結晶結構之概略圖； 圖8係表示製造使用本發明之實施形態之基板之半導體 裝置之方法的流程圖； 圖9係兩面加工裝置之概略圖； 圖1〇係CMP加工裴置之概略圖； 圖11係表示使用本發明之實施形態之基板所形成之橫型 JFET之結構的概略剖面圖； 圖12係表示使用本發明之實施形態之基板所形成之 RESURF橫型JFET之結構的概略剖面圖； 圖13係表示使用本發明之實施形態之基板所形成之縱型 J F E T之結構的概略剖面圖； 圖14係表不使用本發明之實施形態之基板所形成之橫型 MESFET之結構的概略剖面圖； 圖15係表不使用本發明之實施形態之基板所形成之縱型 MESFET之結構的概略剖面圖； 圖16係表不使用本發明之實施形態之基板所形成之橫型 MOSFET之結構的概略剖面圖； ® 17係表示使用本發明之實施形態之基板所形成之 DMOS之結構的概略剖面圖· 圖18係表示使用本發明之實施形態之基板所形成之 UMOS之結構的概略剖面圖. 圖19係表不使用本發明之實施形態之基板所形成之肖特 147598.doc -58- 201101481 基一極體之結構的概略剖面圖，·及
❹ 係表示使用本發明之實施形態之基板所形成之ph 一極體之結構的概略剖面圖。 【主要元件符號說明】 1、101 基板 la、lb、4a、5a 主表面 2、3 附薄膜之基板 4、l〇2 碳化矽薄膜 5 碳化矽.以外之薄膜 6 ' 7 吸附力 8 (0001)面 9 結晶面 10 六方晶體 11 3點焦平面 12 3點焦平面高度 13 最高點 14 最低點 15 中心部 16 最小平方面高度 80 CMP加工裝置 85 工件 87 研磨台 89 研磨液 90 兩面加工裝置 147598.doc 59- 201101481 93 旋轉軸 95 壓盤基座 96 上部壓盤 97 下部壓盤 99 晶圓載體 100 橫型JFET 101 n+型SiC基板 102 η型SiC蟲晶層 103 型SiC基板 104 p型SiC蠢晶層 105 表面ρ型層 106 層間絕緣膜 107 閘極絕緣膜 110 RESURF橫型 JFET 111 n+型源極雜質區域 112 ρ型閘極雜質區域 113 P+型閘極雜質區域 114 n+型汲極雜質區域 115 p+型埋入連接雜質 116 P +型井接觸雜質區 117 ρ型井區域 118 p+型注入層 120 縱型JFET 121 源極電極 147598.doc -60- 201101481 122 124 125 126 127 200 210 300 Ο 400 410 500 510
閘極電極 汲極電極 私極電極 陰極電極 基板背面電極 橫型MESFET 縱型MESFET 橫型MOSFET DMOS UMOS 肖特基二極體 pin二極體 Ο 147598.doc -61 -

Claims (1)

  1. 201101481 七、申請專利範圍： 1. 一種基板，其係包含碳化矽，且其主表面（ia、lb)之直 徑為2英吋以上，上述主表面（la、ib)之彎曲之值為_4〇 μιη以上-5 μηι以下’上述主表面之捲曲之值為$ μηι以上 40 μηι以下。 2. 如請求項1之基板，其中上述基板（丨、ι〇1、1〇3)之一主 表面（la)之表面粗糖度Ra之值為1 nm以下，與上述一主 表面相對向之另一主表面（lb)之表面粗糙度Ra之值為1〇〇 nm以下。 3. 如請求項1之基板，其中上述主表面（la、ib)之τΤν之值 為5 μηι以下。 4. 如明求項1之基板，其中上述主表面（la、lb)與c面所成 之角度為50。以上65。以下。 5_ 一種半導體裝置，其係使用有如請求項1之基板〇、 1〇1、103)者。 6. 一種附薄膜之基板，其係包括主表面（la、lb)之直徑為2 英忖以上之包含碳化矽之基板（丨）、及形成於一上述主表 面（U)上之碳化矽之薄膜（4)之附薄膜之基板（2、3);且 上述主表面（la、lb)之彎曲之值為_4〇 μιη以上〇 pm以 下’上述主表面（la、ib)之捲曲之值為〇 μιη以上4〇 下。 7·如請求項6之附薄膜之基板，其中上述基板（1)之一主表 面（la)之表面粗糙度Ra之值為1 nm以下，與上述一主表 面相對向之另一主表面（lb)之表面粗糙度Ra之值為ι〇〇 147598.doc 201101481 nm以下。 8. 如請求項6之附薄膜之基板，其中上述主表面（u、之 ττν之值為5 μηι以下。 9. 如請求項6之附薄膜之基板，其中上述主表面（u、i…與 C面所成之角度為5〇。以上65。以下。 10. 種半導體裝置，其係使用有如請求項6之附薄膜之基 板（2、3)者。 η. 一種附薄膜之基板，其係包括主表面（la、lb)之直徑為2 夬吋以上之包含碳化矽之基板（1)、形成於一上述主表面 上之碳化矽之薄膜（4)、及形成於上述碳化矽之薄膜之不 與上述基板相對向之主表面上之碳化矽以外之薄膜（5)的 附薄膜之基板（3);且 上述主表面（la、lb)之彎曲之值為〇 μηι以上15〇 ^瓜以 下上述主表面（la、lb)之捲曲之值為〇 以上1 5 〇 以下。 12.如請求項丨丨之附薄膜之基板，其中上述主表面（1&、ib) 之彎曲之值為0 μηι以上100 μιη以下，捲曲之值為〇 μιη& 上100 μηι以下。 13_如請求項u之附薄膜之基板，其中上述基板（1)之一主表 面（la)之表面粗糖度Ra之值為1 nm以下，與上述一主表 面相對向之另一主表面（lb)之表面粗糙度Ra之值為ι〇〇 nm以下。 14.如請求項丨丨之附薄膜之基板，其中上述主表面（la、ib) 之TTV之值為5 μηι以下。 147598.doc 201101481 15.如請求項丨丨之附薄膜之基板，其中上成 與c面所成之角度為50。以上65。以下。$面⑴、lb) 16· —種半導體裝置，其係使用有如 板（3)者。 们1之附薄膜之基 17‘ 一種半導體裝置之製造方法，其係包括： 準備主表面（la、lb)之直徑為2英吋 之基板（1)之㈣； 之包含碳化石夕 Ο
    於上述基板（1)之一上述主表面上 ⑷之步驟；以及 先成…夕之薄m 於上述薄膜（4)之不與上述基板⑴ ^ ^ ,, 』丨』疋主表面上 形成碳化矽以外之薄膜（5)之步驟；且 於上述準備基板之步驟中，以上述 4¾ & 主表面（la、lb)之 芎之值為-40 μιη以上〇 μιη以下，上计 上述主表面（la、lb) 之捲曲之值為〇 μηι以上4〇 以 ^ 万式，準備上述基 扳； 中’以上述主表面 ’上述主表面之捲曲 形成上述碳化矽之 於上述形成碳化矽之薄膜（4)之步 之f曲之值為-40 μηι以上〇 μηι以下 之值為〇 μιη以上4〇 μιη以下之方式， 薄膜（4); 於上述形成碳切以外之薄膜（5)之步驟中，以上述主 表面之彎曲之值為G㈣以上15〇叫以下，上述主表面之 ㈣之值為0 _±15〇㈣以下之方式，形成上述碳化 矽以外之薄膜（5)。 18.如請求項17之半導體裝置之製造方法其中於上述準備 147598.doc 201101481 基板（1)之步驟中，以上述主表面中之一主表面（la)之表 面粗链度Ra之值為1 nm以下’與上述一主表面相對向之 另一主表面（lb)之表面粗糙度Ra之值為100 nm以下之方 式，準備上述基板。 19. 如睛來項17之半 20. -%〜1… 穴I 丄地艰欣 以外之薄膜（5)之步驟中，形成金屬之薄膜或絕緣 膜作為上述碳化矽以外之薄犋（5)。 如5青求項19之半導μ奘罟^ 鎢。 導體裝置之製造方法，其中上述金屬為 21 如請求項19之半導體 為氧化妙膜。 裝置之製造方法 其中上述絕緣膜 147598.doc
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5568054B2 (ja) * 2011-05-16 2014-08-06 トヨタ自動車株式会社 半導体素子の製造方法
US9227295B2 (en) 2011-05-27 2016-01-05 Corning Incorporated Non-polished glass wafer, thinning system and method for using the non-polished glass wafer to thin a semiconductor wafer
JP2013008769A (ja) * 2011-06-23 2013-01-10 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法
JP2013027960A (ja) 2011-07-29 2013-02-07 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法および炭化珪素基板
WO2013021902A1 (ja) 2011-08-05 2013-02-14 住友電気工業株式会社 基板、半導体装置およびこれらの製造方法
JP2013089937A (ja) * 2011-10-24 2013-05-13 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法および炭化珪素基板
JP6264768B2 (ja) 2012-07-31 2018-01-24 国立研究開発法人産業技術総合研究所 半導体構造物、半導体装置及び該半導体構造物の製造方法
US8860040B2 (en) * 2012-09-11 2014-10-14 Dow Corning Corporation High voltage power semiconductor devices on SiC
JP2014063872A (ja) * 2012-09-21 2014-04-10 Sumitomo Electric Ind Ltd 半導体装置の製造方法および成膜装置
JP6000047B2 (ja) * 2012-10-05 2016-09-28 株式会社ディスコ 切削装置
US9018639B2 (en) * 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
JP6112600B2 (ja) * 2012-12-10 2017-04-12 ローム株式会社 半導体装置および半導体装置の製造方法
JP5981356B2 (ja) * 2013-01-22 2016-08-31 Ｊｘ金属株式会社 化合物半導体単結晶、化合物半導体ウエハ、および化合物半導体単結晶の製造方法
US9017804B2 (en) 2013-02-05 2015-04-28 Dow Corning Corporation Method to reduce dislocations in SiC crystal growth
US9738991B2 (en) 2013-02-05 2017-08-22 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a supporting shelf which permits thermal expansion
US9797064B2 (en) 2013-02-05 2017-10-24 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a support shelf which permits thermal expansion
US8940614B2 (en) 2013-03-15 2015-01-27 Dow Corning Corporation SiC substrate with SiC epitaxial film
US11091370B2 (en) 2013-05-02 2021-08-17 Pallidus, Inc. Polysilocarb based silicon carbide materials, applications and devices
US9919972B2 (en) 2013-05-02 2018-03-20 Melior Innovations, Inc. Pressed and self sintered polymer derived SiC materials, applications and devices
US9657409B2 (en) 2013-05-02 2017-05-23 Melior Innovations, Inc. High purity SiOC and SiC, methods compositions and applications
US10322936B2 (en) 2013-05-02 2019-06-18 Pallidus, Inc. High purity polysilocarb materials, applications and processes
JP6136731B2 (ja) * 2013-08-06 2017-05-31 住友電気工業株式会社 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
JP6136732B2 (ja) * 2013-08-06 2017-05-31 住友電気工業株式会社 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
JP6197461B2 (ja) * 2013-08-06 2017-09-20 住友電気工業株式会社 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
US9368582B2 (en) * 2013-11-04 2016-06-14 Avogy, Inc. High power gallium nitride electronics using miscut substrates
CN104637824A (zh) * 2013-11-08 2015-05-20 上海华虹宏力半导体制造有限公司 硅片的临时键合和解离工艺方法
JP2015131740A (ja) * 2014-01-10 2015-07-23 住友電気工業株式会社 種基板、インゴットおよびインゴットの製造方法
JP2015156429A (ja) * 2014-02-20 2015-08-27 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP5747110B1 (ja) * 2014-06-30 2015-07-08 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶基板
US9279192B2 (en) 2014-07-29 2016-03-08 Dow Corning Corporation Method for manufacturing SiC wafer fit for integration with power device manufacturing technology
US9490116B2 (en) * 2015-01-09 2016-11-08 Applied Materials, Inc. Gate stack materials for semiconductor applications for lithographic overlay improvement
DE112015005934T5 (de) * 2015-01-13 2017-10-12 Sumitomo Electric Industries Ltd. Halbleiterlaminat
JP6758569B2 (ja) * 2015-03-20 2020-09-23 株式会社タムラ製作所 高耐圧ショットキーバリアダイオード
JP6567865B2 (ja) * 2015-05-08 2019-08-28 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶基板
CN111029401B (zh) * 2015-05-11 2024-03-08 住友电气工业株式会社 碳化硅单晶衬底、碳化硅半导体器件及其制造方法
WO2016181667A1 (ja) * 2015-05-11 2016-11-17 住友電気工業株式会社 炭化珪素単結晶基板、炭化珪素半導体装置および炭化珪素半導体装置の製造方法
KR102651767B1 (ko) * 2015-05-28 2024-03-28 에이지씨 가부시키가이샤 유리 기판 및 적층 기판
WO2017104751A1 (ja) 2015-12-18 2017-06-22 富士電機株式会社 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法
JP6969628B2 (ja) * 2016-02-15 2021-11-24 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP6690282B2 (ja) 2016-02-15 2020-04-28 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
US10105813B2 (en) * 2016-04-20 2018-10-23 Seagate Technology Llc Lapping plate and method of making
US10010996B2 (en) 2016-04-20 2018-07-03 Seagate Technology Llc Lapping plate and method of making
CN105977352B (zh) * 2016-06-16 2018-03-20 厦门乾照光电股份有限公司 一种具有生长过程可调节翘曲的发光二极管外延生长方法
CN106025019B (zh) * 2016-06-16 2018-06-01 厦门乾照光电股份有限公司 一种具有生长过程可调节翘曲的发光二极管外延结构
TWI660076B (zh) * 2017-10-06 2019-05-21 環球晶圓股份有限公司 碳化矽晶體及其製造方法
JP7426642B2 (ja) * 2018-03-02 2024-02-02 国立研究開発法人産業技術総合研究所 炭化珪素エピタキシャルウェハの製造方法
JP6808668B2 (ja) * 2018-03-13 2021-01-06 株式会社東芝 半導体記憶装置、半導体記憶装置の制御方法、そのプログラム及び半導体記憶装置の製造方法
KR102400898B1 (ko) * 2018-07-19 2022-05-23 신에쓰 가가꾸 고교 가부시끼가이샤 반도체용 기판 및 그의 제조 방법
JP7376602B2 (ja) * 2019-02-14 2023-11-08 マジック リープ， インコーポレイテッド 導波路ディスプレイ基板における偏倚された全厚みばらつき
US10611052B1 (en) * 2019-05-17 2020-04-07 Cree, Inc. Silicon carbide wafers with relaxed positive bow and related methods
JP6714760B2 (ja) * 2019-07-31 2020-06-24 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶基板
TWI745001B (zh) 2020-07-24 2021-11-01 環球晶圓股份有限公司 接合用晶片結構及其製造方法
CN112635564A (zh) * 2020-12-18 2021-04-09 西安电子科技大学 一种基于柔性衬底的soi基ldmos器件及其制作方法
TWI762351B (zh) * 2021-06-08 2022-04-21 環球晶圓股份有限公司 碳化矽晶圓及其研磨方法
EP4307392A1 (en) * 2022-07-11 2024-01-17 III-V Technologies GmbH Jfet device with stacked gate contact

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1215730B9 (en) * 1999-09-07 2007-08-01 Sixon Inc. SiC WAFER, SiC SEMICONDUCTOR DEVICE AND PRODUCTION METHOD OF SiC WAFER
JP4872158B2 (ja) * 2001-03-05 2012-02-08 住友電気工業株式会社 ショットキーダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、および製造方法
JP4148105B2 (ja) * 2002-11-08 2008-09-10 日立金属株式会社 ＳｉＣ基板の製造方法
US20040134418A1 (en) * 2002-11-08 2004-07-15 Taisuke Hirooka SiC substrate and method of manufacturing the same
US7422634B2 (en) * 2005-04-07 2008-09-09 Cree, Inc. Three inch silicon carbide wafer with low warp, bow, and TTV
JP2007042803A (ja) * 2005-08-02 2007-02-15 Honda Motor Co Ltd イオン注入マスクおよびその製造方法、並びにイオン注入マスクを用いた炭化珪素半導体装置およびその製造方法
JP5014737B2 (ja) * 2006-09-21 2012-08-29 新日本製鐵株式会社 ＳｉＣ単結晶基板の製造方法
JP4971340B2 (ja) * 2007-03-29 2012-07-11 パナソニック株式会社 炭化珪素半導体素子の製造方法
CZ201016A3 (cs) * 2007-06-22 2010-06-23 Opynen@Adam Van Nástavec pro rozširovac trubek, sestava pro ovládání rozširovace trubek a zpusob využívání tohoto rozširovace trubek
WO2009003100A1 (en) * 2007-06-27 2008-12-31 Ii-Vi Incorporated Fabrication of sic substrates with low warp and bow
US8221546B2 (en) * 2008-03-26 2012-07-17 Ss Sc Ip, Llc Epitaxial growth on low degree off-axis SiC substrates and semiconductor devices made thereby

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CN102257190A (zh) 2011-11-23

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