JP2018535536A - グラフェンベースの層転写のためのシステム及び方法 - Google Patents

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Abstract

グラフェンベースの層転写（ＧＢＬＴ）技法が開示される。この手法では、ＩＩＩ−Ｖ半導体、Ｓｉ、Ｇｅ、ＩＩＩ−Ｎ半導体、ＳｉＣ、ＳｉＧｅ、またはＩＩ−ＶＩ半導体を含むデバイス層がグラフェン層上に作製され、それが次に基板上に配置される。グラフェン層または基板は、デバイス層と格子整合して、デバイス層における欠陥を低減させることができる。作製されたデバイス層は、次いで、例えばデバイス層に付着させたストレッサを介して基板から取り出される。ＧＢＬＴでは、グラフェン層は、デバイス層を成長させるための再利用可能で普遍的なプラットフォームとしての機能を果たし、また、グラフェン表面での高速で正確な、かつ繰り返し可能な剥離を可能にする剥離層としての機能も果たす。
【選択図】図１Ｄ

Description

関連出願の相互参照
本出願は、米国法第３５章第１１９条（ｅ）に基づいて、２０１５年９月８日に出願された「ＧＲＡＰＨＥＮＥ−ＢＡＳＥＤ ＬＡＹＥＲ ＴＲＡＮＳＦＥＲ ＰＲＯＣＥＳＳ ＦＯＲ ＡＤＶＡＮＣＥＤ ＣＯＳＴ−ＥＦＦＩＣＩＥＮＴ ＥＬＥＣＴＲＯＮＩＣＳ／ＰＨＯＴＯＮＩＣＳ」と題する米国特許出願第６２／２１５，２２３号の優先権利益を主張するものであり、その出願はその内容全体が本明細書中に参照により援用されている。
本出願はまた、米国法第３５章第１１９条（ｅ）に基づいて、２０１６年５月１３日に出願された「ＤＩＳＬＯＣＡＴＩＯＮ−ＦＲＥＥ ＩＩＩ−Ｖ ＩＮＴＥＧＲＡＴＩＯＮ ＯＮ Ａ ＳＩ ＷＡＦＥＲ」と題する米国特許出願第６２／３３５，７８４号の優先権利益を主張するものであり、その出願はその内容全体が本明細書中に参照により援用されている。
本出願は、米国法第３５章第１１９条（ｅ）に基づいて、２０１６年７月１３日に出願された「ＣＯＳＴ−ＥＦＦＥＣＴＩＶＥ ＬＡＹＥＲ−ＴＲＡＮＳＦＥＲ ＴＥＣＨＮＩＱＵＥ ＦＯＲ ＡＬＬ ＥＬＥＣＴＲＯＮＩＣ／ＰＨＯＴＯＮＩＣ／ＭＡＧＮＥＴＩＣ ＭＡＴＥＲＩＡＬＳ」と題する米国特許出願第６２／３６１，７１７号の優先権利益を主張するものであり、その出願はその内容全体が本明細書中に参照により援用されている。
先進の電子及びフォトニック技術では、デバイスは、通常、ＩＩＩ−Ｎ半導体、ＩＩＩ−Ｖ半導体、ＩＩ−ＶＩ半導体、及びＧｅなどの機能性半導体から作製される。これらの機能性半導体の格子定数は、典型的にはシリコン基板の格子定数と整合しない。当技術分野で理解されているように、基板と基板上のエピタキシャル層の間の格子定数の不整合によってエピタキシャル層中に歪みが導入され、それによって欠陥を生じることなくエピタキシャル成長させて層を厚くすることができないことがある。したがって、ほとんどの機能性半導体のエピタキシャル成長の種晶として、通常、非シリコン基板が採用されている。しかし、機能材料のものと整合する格子定数を有する非Ｓｉ基板は高価であるために、非Ｓｉの電子／フォトニックデバイスの開発が制限されることがある。
非シリコン基板のコスト高に対処する一方法は「層転写」技法であり、この技法では、機能デバイス層は格子整合した基板上で成長し、次いで取り出されて他の基板に転写される。残留する格子整合基板は、次いで再利用して別のデバイス層を作製することができ、それによってコストを低減させることができる。製造コストを相当に低減させるためには、層転写方法が、以下の性質、すなわち、１）基板の再利用性；２）層剥離後の最低限の基板再生ステップ；３）高速な剥離速度；及び４）剥離厚さの正確な制御、を有することが望ましいことであり得る。
格子整合した基板からデバイス層を取り出して転写する従来の方法として、ケミカルリフトオフ（エピタキシャルリフトオフまたはＥＬＯとも呼ばれる）、オプティカルリフトオフ（レーザリフトオフまたはＬＬＯとも呼ばれる、及び機械的リフトオフ（制御剥落と呼ばれることもある）が挙げられる。残念なことに、これらの方法のうちいずれも４つの所望の性質を同時に有していない。
ケミカルリフトオフ技法は、ＩＩＩ−Ｖ半導体製デバイス層をＧａＡｓウェハからリフトオフするために使用することができる。通常、デバイス層と基板の間にＡｌＡｓの犠牲層がエピタキシャルに挿入される。ケミカルリフトオフ技法は、湿式化学溶液中で犠牲層を選択的にエッチングしてデバイス層を剥離する。
ケミカルリフトオフには、過去３０年にわたるその継続的な開発にもかかわらず、依然として幾つかの不利な点がある。例えば、犠牲層を通る化学エッチング液の浸透の遅さのために、剥離速度が遅い（例えば、典型的には単一の８インチウェハを剥離するために数日）。第２に、エッチング残留物が剥離後に表面汚染となりやすい。第３に、ケミカルリフトオフは、剥離後に基板の粗面をエピレディ表面に回復させるために実施される化学的機械的平坦化（ＣＭＰ）によって、再利用性が限定される。第４に、剥離されたエピ層を化学溶液中で操作するのが困難であり得る。
オプティカルリフトオフ技法は、通常、高出力レーザを使用して格子整合した基板（例えば、透明なサファイアまたはＳｉＣ基板）の背面を照射し、デバイス−基板界面を選択的に加熱して、界面を分解させ、デバイス層（例えば、ＩＩＩ−Ｎ膜）を剥離させる。この技法は、ＩＩＩ−Ｎベースの発光ダイオード（ＬＥＤ）の製造コストを低減させることができ、剥離されたＩＩＩ−Ｎを熱伝導率の高い基板に転写することによって、デバイスからの蓄熱の問題に対処することができる。
しかし、オプティカルリフトオフには、それ自体の限界がある。第１に、溶融したＩＩＩ−Ｎ／基板界面によって基板が粗くなることがあるために、通常、再利用前に再状態調整ステップが行われ、それによって再利用性が５回未満に低減する。第２に、高出力の熱照射によって引き起こされる界面での局所的な加圧は、亀裂または転位を誘発し得る。第３に、レーザ走査速度が遅すぎて、スループットを高くすることができないことがある。
制御剥落は、オプティカルリフトオフより高いスループットを有することができる。この技法では、エピタキシャル膜上に高応力の膜（「ストレッサ」とも呼ばれる）が堆積されて、エピ層の下に破壊が誘発され、結果的に活性材料が基板から分離される。十分な引張り応力が界面にかけられると、ＫＩＩせん断モードによって亀裂を開始させることができ、ＫＩ開口モードによってエピ層と基板の間の界面に平行に亀裂を伝播させることができる。ストレッサの内部応力及び厚さを制御することによって、臨界ＫＩに達するのに十分な歪みエネルギーを提供することができ、それによって膜／基板の界面を破壊することができる。亀裂伝播を介して剥脱が起きるため、制御剥落プロセスは、急速な膜の剥離を引き起こすことができる。
しかし、制御剥落は、少なくとも以下の理由で、商業的製造に使用するには十分に成熟していない。第１に、亀裂伝播は一般に、必ずしも表面に対して垂直に整列するとは限らない劈開面を通して生じるため、再利用するためには表面を研磨する必要があり得る。第２に、強力な共有結合を分離するために、十分なエネルギーを提供するために、特にＩＩＩ−Ｎ半導体のような高ヤング率の材料を用いて作業するときに、通常、厚いストレッサが使用される。第３に、ストレッサの内部応力は狭い範囲内でしか制御できないので、得られる剥落膜の実現可能な厚さが制約される。例えば、典型的なＮｉストレッサにおける最大内部応力は約１ＧＰａなので、１ＧＰａの引張り応力下でＧａＡｓ膜の剥落を開始するＮｉの臨界膜厚は約１．５μｍであり、それによって、ＧａＡｓが約１０μｍ厚ならば、ＧａＡｓ膜それ自体の剥落が誘発されるおそれがある。したがって、Ｎｉストレッサを使用するとき、１０μｍ未満の厚さのＧａＡｓ膜を作製するのは困難であり得るが、典型的にはほとんどのデバイスではそれよりはるかに薄い膜を使用している。
本発明の実施形態は、ナノファブリケーションのための装置、システム、及び方法を含む。一例では、半導体デバイスの製造方法は、第１の基板上にグラフェン層を形成すること、及びグラフェン層を第１の基板から第２の基板に転写することを含む。該方法はまた、グラフェン層上に単結晶膜を形成することを含む。
別の例では、半導体を加工する方法は、グラフェン単層を炭化ケイ素基板上に形成すること、及びグラフェン単層を炭化ケイ素基板から半導体基板に転写することを含む。該方法はまた、複数の空孔をグラフェン単層内に形成すること、及び半導体材料の第１の単結晶層をグラフェン単層上に形成することを含む。半導体基板は、半導体材料の第１の単結晶層の種晶としての役目を果たす。該方法はまた、半導体材料の第１の単結晶層をグラフェン単層から取り出すこと、及び半導体材料の第２の単結晶層をグラフェン単層上に形成することを含む。半導体基板は、半導体材料の第２の単結晶層の種晶としての役目を果たす。該方法は、半導体材料の第２の単結晶層をグラフェン単層から取り出すことをさらに含む。
さらに別の例では、半導体を加工する方法は、グラフェン層を第１の基板上に形成すること、及びグラフェン層を第１の基板から第２の基板に転写することを含む。該方法はまた、半導体層をグラフェン層上に堆積させること、及びストレッサ層を半導体層上に堆積させることを含む。ストレッサ層は、半導体層とグラフェン層の間に亀裂の伝播を引き起こす。該方法は、可撓性テープをストレッサ層上に配置すること、及び半導体層及びストレッサ層をグラフェン層から可撓性テープで引き離すことをさらに含む。
前述の概念及び以降でさらに詳細に論じる付加的概念（かかる概念が相互に矛盾しないことを条件とする）のすべての組み合わせは、本明細書に開示する発明主題の一部であることを企図していることが認識されるべきである。特に、この開示の最後に掲載する、特許請求する主題のすべての組み合わせは、本明細書に開示する発明主題の一部であることを企図している。本明細書に明示的に採用される専門用語であって、参照により組み込まれる任意の開示にも出現し得る専門用語には、本明細書に開示する特定の概念と最も一致する意味が与えられるべきであることも認識されるべきである。
当業者であれば、図面は主に例示を目的とするためのものであり、本明細書に記載する発明主題の範囲を限定することを意図するものではないことが理解されよう。図面は必ずしも縮尺通りではなく、ある事例では、本明細書に開示する発明主題の様々な態様は、異なる特徴を理解しやすいように、図中で誇張または拡大されて示されることがある。図面において、同様の参照文字は一般に、同様の特徴物（例えば、機能的に類似した及び／または構造的に類似した要素）を指す。
グラフェンベースの層転写プロセスを使用して半導体デバイスを作製する方法を示す図である。 グラフェンベースの層転写プロセスを使用して半導体デバイスを作製する方法を示す図である。 グラフェンベースの層転写プロセスを使用して半導体デバイスを作製する方法を示す図である。 グラフェンベースの層転写プロセスを使用して半導体デバイスを作製する方法を示す図である。 図１Ａ〜１Ｄに示されるグラフェンベースの技法を使用してデバイスを作製するために使用することができる材料、ならびにこれらの材料の格子定数及び格子不整合を示すグラフである。 ストレッサ層及びテープを使用する、グラフェンベースの層作製及び転写方法を示す図である。 ストレッサ層及びテープを使用する、グラフェンベースの層作製及び転写方法を示す図である。 ストレッサ層及びテープを使用する、グラフェンベースの層作製及び転写方法を示す図である。 ストレッサ層及びテープを使用する、グラフェンベースの層作製及び転写方法を示す図である。 ストレッサ層及びテープを使用する、グラフェンベースの層作製及び転写方法を示す図である。 ストレッサ層及びテープを使用する、グラフェンベースの層作製及び転写方法を示す図である。 グラフェン層の厚さ及び下地基板がグラフェン層上のデバイス層の成長に及ぼす影響を示す図である。 グラフェン層の厚さ及び下地基板がグラフェン層上のデバイス層の成長に及ぼす影響を示す図である。 薄いグラフェン層を使用する、グラフェンベースの層転写方法を示す図である。 薄いグラフェン層を使用する、グラフェンベースの層転写方法を示す図である。 薄いグラフェン層を使用する、グラフェンベースの層転写方法を示す図である。 薄いグラフェン層を使用する、グラフェンベースの層転写方法を示す図である。 薄いグラフェン層を使用する、グラフェンベースの層転写方法を示す図である。 ＳｉＯ２基板上に配置されたグラフェン上で成長させたＧａＮの高分解能Ｘ線回折（ＨＲＸＲＤ）スキャンを示す図である。 ＳｉＣ基板上に配置されたグラフェン上で成長させたＧａＮのＨＲＸＲＤスキャンを示す図である。 異なる厚さのグラフェン層を使用する、グラフェンベースの作製技法の３つの構成を示す図である。 異なる厚さのグラフェン層を使用する、グラフェンベースの作製技法の３つの構成を示す図である。 異なる厚さのグラフェン層を使用する、グラフェンベースの作製技法の３つの構成を示す図である。 図７Ｃに示す構成に相当する、多孔質グラフェンを使用するグラフェンベースの層作製及び転写方法を示す図である。 図７Ｃに示す構成に相当する、多孔質グラフェンを使用するグラフェンベースの層作製及び転写方法を示す図である。 図７Ｃに示す構成に相当する、多孔質グラフェンを使用するグラフェンベースの層作製及び転写方法を示す図である。 図７Ｃに示す構成に相当する、多孔質グラフェンを使用するグラフェンベースの層作製及び転写方法を示す図である。 図７Ｃに示す構成に相当する、多孔質グラフェンを使用するグラフェンベースの層作製及び転写方法を示す図である。 図７Ｃに示す構成に相当する、多孔質グラフェンを使用するグラフェンベースの層作製及び転写方法を示す図である。 図７Ｃに示す構成に相当する、多孔質グラフェンを使用するグラフェンベースの層作製及び転写方法を示す図である。 図７Ｃに示す構成に相当する、多孔質グラフェンを使用するグラフェンベースの層作製及び転写方法を示す図である。 損傷させたグラフェン上で成長させたＧｅエピ層の走査電子顕微鏡（ＳＥＭ）画像である。 損傷させたグラフェン上で成長させたＧａＡｓエピ層の走査電子顕微鏡（ＳＥＭ）画像である。 図９Ａに示されるＧｅエピ層の、基板から剥離した後のＳＥＭ画像である。 図９Ｂに示されるＧａＡｓエピ層の、基板から剥離した後のＳＥＭ画像である。 グラフェンベースの層作製及び転写技法を使用して発光ダイオードを作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して発光ダイオードを作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して発光ダイオードを作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して発光ダイオードを作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して発光ダイオードを作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して発光ダイオードを作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して発光ダイオードを作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して発光ダイオードを作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してＧａＡｓ太陽電池を作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してＧａＡｓ太陽電池を作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してＧａＡｓ太陽電池を作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してＧａＡｓ太陽電池を作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してＧａＡｓ太陽電池を作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してＧａＡｓ太陽電池を作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してＧａＡｓ太陽電池を作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して多接合太陽電池を作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して多接合太陽電池を作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して多接合太陽電池を作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して多接合太陽電池を作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して多接合太陽電池を作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してトランジスタを作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してトランジスタを作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してトランジスタを作製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してヘテロ集積化する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してヘテロ集積化する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してヘテロ集積化する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してヘテロ集積化する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してヘテロ集積化する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用してヘテロ集積化する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して、ＩＩＩ−Ｖデバイスを作製するためのプラットフォームを調製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して、ＩＩＩ−Ｖデバイスを作製するためのプラットフォームを調製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して、ＩＩＩ−Ｖデバイスを作製するためのプラットフォームを調製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して、ＩＩＩ−Ｖデバイスを作製するためのプラットフォームを調製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して、ＩＩＩ−Ｖデバイスを作製するためのプラットフォームを調製する方法を示す図である。 グラフェンベースの層作製及び転写技法を使用して、ＩＩＩ−Ｖデバイスを作製するためのプラットフォームを調製する方法を示す図である。
グラフェンベースの層成長
上で述べたように、層転写プロセスにおいて、基板の再利用性、剥離後処理の最低限の必要性、高速な剥離速度、剥離界面の正確な制御、及び広範なデバイス材料に対する普遍性を有することが望ましいことであり得る。従来の層転写プロセスは、所望の性質の幾つかを示すことができる。例えば、層の剥離は、機械的リフトオフの方がケミカルまたはオプティカルリフトオフよりはるかに速く、それに対して剥離位置はケミカル及びオプティカルリフトオフの方が良く制御することができる。しかし、従来の層転写方法は、層の剥離後に粗面が形成され、それによって基板の再利用性が制限されるという問題を抱えている。実際に、従来の層転写方法では基板の表面を再生するための加工費は典型的には基板のコストを上回っているので、製造における実用的な適用は困難であり得る。加えて、従来の各方法は、通常、限られた数の特定の材料に対して（例えば、ケミカルリフトオフは、格子がＧａＡｓのものと近いＩＩＩ−Ｖ材料に対して、また、オプティカルリフトオフは、透明な基板上で成長させることができる材料に対して）働く。したがって、これらの方法を汎用的にすることも困難である。
従来の層転写方法の欠点に対処するために、本明細書に述べるシステム及び方法は、グラフェンベースの層転写（ＧＢＬＴ）手法を採用してデバイスを作製する。この手法では、機能デバイスはグラフェン層上で作製され、それは次に機能デバイス層に格子整合した基板上に配置される。一例では、グラフェン層は、格子整合した基板上に直接堆積される。別の例では、グラフェン層は、格子整合した基板に別の基板から転写される。作製された機能デバイスは、次いで、格子整合した基板から、例えば機能デバイスに付着させたストレッサを介して、取り出すことができる。
このＧＢＬＴ手法では、グラフェンは、デバイス層を成長させるための再利用可能で普遍的なプラットフォームとしての機能を果たし、また、グラフェン表面での高速で正確な、かつ繰り返し可能な剥離を可能にする剥離層としての機能も果たす。従来の方法と比較して、ＧＢＬＴには幾つかの利点がある。第１に、グラフェンは結晶膜であるため、それは、エピタキシャルなオーバー層を成長させるのに適した基板である。第２に、他の材料とのグラフェンの弱い相互作用は、エピタキシャル成長の格子不整合則を実質的に緩和することができるので、潜在的にほとんどの半導体膜を低欠陥密度で成長させることができる。第３に、グラフェン基板上で成長させたエピ層（例えば、機能デバイス）は、グラフェンのファンデルワールス相互作用が弱いために基板から容易かつ正確に剥離させることができるので、剥離後に剥離表面の再状態調整をすることなく、エピ層の機械的剥離を迅速に行うことができる。第４に、グラフェンの機械的堅牢性によって、それを複数の成長／剥離サイクルに最大限再利用性することができる。
一般的な材料系にＧＢＬＴを実装すれば、科学界と産業界の両方に相当な衝撃を与えることができる。何故なら、ＧＢＬＴは、現在の半導体加工に使用されている高価なミリメートル厚の単結晶ウェハを用いることなくデバイスを作製する潜在力を有しているからである。さらに、追加的な柔軟な機能のために機能デバイス全体をグラフェン層から転写することができる。
図１Ａ〜１Ｄは、グラフェンをプラットフォームとして使用してデバイス層を作製する方法１００を示している。図１Ａに示すように、グラフェン層１２０は、Ｓｉ基板、ＳｉＣ基板、または銅箔などの第１の基板１１０上に作製される。作製されたグラフェン層１２０は、図１Ｂに示すように、次いで第１の基板１１０から取り出される。取り出されたグラフェン層１２０は、図１Ｃに示すように、次いでＧｅ基板などの第２の基板１３０上に配置される。図１Ｄは、エピ層１４０（例えば、高い電気的及び光学的なデバイス性能を有するための単結晶膜）が、次いでグラフェン層１２０上に作製されることを示している。エピ層１４０は、本出願ではデバイス層または機能層とも呼ばれる。
グラフェン層１２０は、第１の基板１１０上に様々な方法を通して作製することができる。一例では、グラフェン層１２０は、単結晶方位を有するエピタキシャルグラフェンを含むことができ、基板１１０は、シリコン表面を有する（０００１）４Ｈ−ＳｉＣウェハを含むことができる。グラフェン層１２０の作製は、多段階のアニーリングステップを含むことができる。第１のアニーリングステップは、表面エッチング及びビシナル化（ｖｉｃｉｎａｌｉｚａｔｉｏｎ）のためにＨ２ガス中で実施することができ、第２のアニーリングステップは、高温（例えば、約１，５７５℃）での黒鉛化のためにＡｒ中で実施することができる。
別の例では、グラフェン層１２０は、第１の基板１１０上に化学蒸着（ＣＶＤ）プロセスを通して成長させることができる。基板１１０は、ニッケル基板または銅基板を含むことができる。あるいは、基板１００は、絶縁基板であるＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、及び実質的にＣＶＤによる高温に適合性のある任意の他の平面材料を含むことができる。
さらに別の例では、第１の基板１１０は、グラフェン層１２０を保持することができる任意の基板であることができ、作製は、機械的剥脱プロセスを含むことができる。この例では、第１の基板１１０は、グラフェン層１２０の一時的なホルダーとして機能することができる。
様々な方法を使用して、グラフェン層１２０を第１の基板１１０から第２の基板に転写することもできる。一例では、キャリア膜をグラフェン層１２０に付着させることができる。キャリア膜は、ポリ（メタクリル酸メチル）（ＰＭＭＡ）の厚膜または熱剥離テープを含むことができ、付着は、スピンコーティングプロセスを通して実現することができる。キャリア膜とグラフェン層１２０との組み合わせを第２の基板１３０上に配置した後、キャリア膜を溶解させて（例えば、アセトン中に）、グラフェン層１２０上にエピ層１４０をさらに作製することができる。
別の例では、ポリジメチルシロキサン（ＰＤＭＳ）などのエラストマー材料を含むスタンプ層をグラフェン層１２０に付着させることができ、第１の基板をエッチング除去して、スタンプ層とグラフェン層１２０との組み合わせを残すことができる。スタンプ層及びグラフェン層１２０を第２の基板１３０上に置いた後、スタンプ層を機械的に取り外すことによって除去して、さらなる加工のためにグラフェン層１２０の清浄表面を生成することができる。
さらに別の例では、自己剥離転写（ｓｅｌｆ−ｒｅｌｅａｓｅ ｔｒａｎｓｆｅｒ）方法を使用してグラフェン層１２０を第２の基板１３０に転写することができる。この方法では、最初に自己剥離層がグラフェン層１２０を覆って回転成形される。エラストマースタンプを、次いで自己剥離層と共形接触するように置く。第１の基板１１０をエッチング除去して、スタンプ層、自己剥離層、及びグラフェン層の組み合わせを残すことができる。この組み合わせを第２の基板１３０上に置いた後、スタンプ層を機械的に除去することができ、自己剥離層を穏やかな条件下で適切な溶媒中に溶解させることができる。この剥離層は、ポリスチレン（ＰＳ）、ポリ（イソブチレン）（ＰＩＢ）、及びＴｅｆｌｏｎ ＡＦ（ポリ［４，５−ジフルオロ−２，２−ビス（トリフルオロメチル）−１，３−ジオキソール−ｃｏ−テトラフルオロエチレン］）を含むことができる。
エピ層１４０は、とりわけ、ＩＩＩ−Ｖ半導体、Ｓｉ、Ｇｅ、ＩＩＩ−Ｎ半導体、ＳｉＣ、ＳｉＧｅ、及びＩＩ−ＶＩ半導体を含むことができる。一例では、第２の基板１３０の格子はエピ層１４０に整合し、この場合、グラフェン層１２０が多孔質であるかまたは十分に薄ければ（例えば、グラフェン層１２０が一層の厚さであれば）、第２の基板１３０はエピ層１４０の成長のための種晶として機能する。グラフェン層１２０を第２の基板１３０とエピ層１４０で挟むと、損傷させることなくエピ層１４０を素早く剥離し、転写しやすくすることができる。
別の例では、グラフェン層１２０は、エピ層１４０を成長させるための種晶として機能するのに十分なほど厚くなる（例えば、数層の厚さ）ことができ、この場合、エピ層１４０はグラフェン層１２０と格子整合することができる。この例であれば、第２の基板１３０を繰り返し使用することもできる。さらに別の例では、第２の基板１３０は、グラフェン層１２０とともにエピ層１４０を成長させるための種晶として機能することができる。
グラフェンを種晶として使用してエピ層１４０を作製すると、エピ層材料とグラフェンの間の格子定数の不整合に対する許容度を増大させることができる。何らかの特定の理論または動作モードに縛られるものではないが、２次元（２Ｄ）の材料（例えば、グラフェン）または準２Ｄの層状結晶の表面は、典型的にはダングリングボンドを有さず、それらの上の材料とファンデルワールス力に似た弱い力を介して相互作用する。相互作用が弱いため、エピ層は、最初からそれ自体の格子定数で成長して、欠陥の少ない界面を形成することができる。この種の成長は、ファンデルワールスエピタキシ（ＶＤＷＥ）と呼ぶことができる。ＶＤＷＥの場合、格子整合条件を大幅に緩和することができるので、多種多様の異なるヘテロ構造が、高度に格子不整合な系であっても可能となる。
実際には、格子不整合は約０％〜約７０％であり得る（例えば、約０％、約１０％、約２０％、約３０％、約４０％、約５０％、約６０％、及び約７０％であり、その間の任意の値及び部分範囲を含む）。
一例では、エピ層１４０は、２Ｄ材料系を含む。別の例では、エピ層１４０は、３Ｄ材料系を含む。２Ｄ材料系と３Ｄ材料系の両方を作製する柔軟性によって、当技術分野で公知の広範な光学デバイス、光電子デバイス、及びフォトニックデバイスを作製することが可能となる。
図２は、グラフェン層１２０上に堆積させてエピ層１４０を形成する材料を示すグラフである。図２はまた、これらの材料の格子定数及びこれらの格子定数のグラフェンに対する不整合を示している。これらの材料には、ＳｉＣ、ＡｌＮ、ＧａＮ、ＩｎＮ、ＧａＰ、ＡｌＰ、シリコン、ＡｌＡｓ、Ｇｅ、ＧａＡｓ、及びＩｎＰが含まれる。図２に列挙するこれらの材料は、例示を目的とするに過ぎない。実際には、グラフェンに対して同様の格子不整合を有する他の材料もエピ層１４０を形成するために使用することができる。
エピ層１４０の作製は、当技術分野で公知の半導体作製技法を使用して行うことができる。例えば、減圧有機金属化学蒸着法（ＭＯＣＶＤ）を使用してグラフェン層１２０上にエピ層１４０（例えば、ＧａＮ膜）を成長させて、それを次に第２の基板１３０（例えば、ＳｉＣ基板）上に配置することができる。この例では、グラフェン層１２０及び第２の基板１３０は、焼成して（例えば、Ｈ２下、＞１，１００℃で、＞１５分間）表面を清浄にすることができる。次いで、ＧａＮを含むエピ層１４０の堆積を、例えば２００ｍｂａｒで実施することができる。トリメチルガリウム、アンモニア、及び水素を、それぞれ、Ｇａ源、窒素源、及びキャリアガスとして使用することができる。改変した２段階成長を採用して、平坦なＧａＮエピタキシャル膜をエピタキシャルグラフェン１２０上に得ることができる。第１のステップは、１，１００℃の成長温度で数分行うことができ、ここで、テラス端部で誘導される核生成を促進することができる。第２の成長ステップは、１，２５０℃に上昇させた温度で行って、沿面成長を促進することができる。この場合の垂直方向のＧａＮ成長速度は、１分当たり２０ｎｍ前後であり得る。
グラフェンベースの層転写
図３Ａ〜３Ｆは、グラフェンベースの層転写方法３００を図示している。図３Ａは、グラフェン層３２０がドナーウェハ３１０（単結晶ウェハであり得る）上に形成されるまたは配置されることを示す。例えば、グラフェン層３２０は、当技術分野で公知のようにドナーウェハ３１０上で成長させたエピタキシャルグラフェンを含むことができる。あるいは、グラフェン層３２０を、別のウェハ（図示せず）から剥脱してドナーウェハ３１０に転写することができる。さらに別の例では、図１Ａ〜１Ｄに関して上で述べたグラフェン転写技法のいずれかをここで使用して、ドナーウェハ３２０上に配置されるグラフェン層３２０を調製することができる。
図３Ｂは、エピ層３３０をグラフェン層３２０上でエピタキシャルに成長させることを示している。エピ層３３０は、電子層、フォトニック層、または任意の他の機能デバイス層を含むことができる。エピ層３３０を作製するための方法は、図１Ａ〜１Ｄに関して上で述べた任意の方法及び技法を含むことができる。
図３Ｃは、ストレッサ３４０がエピ層３３０上に配置されることを示している。例えば、ストレッサ３３０は、Ｎｉ膜などの高応力の金属膜を含むことができる。この例では、Ｎｉストレッサは、蒸発装置中で１×１０−５Ｔｏｒｒの真空レベルで堆積させることができる。
図３Ｄは、ストレッサ３４０を操作するためのテープ層３５０がストレッサ３４０上に配置されることを示している。テープ３５０及びストレッサ３４０を使用すると、高い歪みエネルギーをエピ層３３０とグラフェン層３２０の間の界面にかけることによって、エピ層３３０をグラフェン層３２０から高速な剥離速度で機械的に剥脱することができる。剥離速度は、少なくとも、グラフェンとエピ層３３０などの他の材料の間の弱いファンデルワールス結合によって、高速であり得る。
図３Ｅでは、剥離されたエピ層３３０は、ストレッサ３４０及びテープ層３５０とともにホストウェハ３６０上に配置される。図３Ｆでは、テープ３４０及びストレッサ３４０は除去されて、より精巧なデバイスを形成するまたはエピ層３３０上に追加材料を堆積させるなどのさらなる加工のためにエピ層３３０が残される。一例では、テープ層３５０及びストレッサ３４０は、ＦｅＣｌ３系溶液によってエッチング除去することができる。
方法３００では、図３Ｄに示すエピ層３３０の剥離後に、残留するドナーウェハ３１０及びグラフェン層３２０は、エピ層を作製する次のサイクルに再利用することができる。あるいは、グラフェン層３２０も剥離することができる。この場合、エピ層を作製する次のサイクルの前に、新しいグラフェン層をドナーウェハ３１０上に配置することができる。いずれの場合においても、グラフェン層３２０はドナーウェハ３１０を損傷から保護し、それによって複数の使用が可能となり、コストが低減される。
対照的に、従来のプロセスは、通常、ウェハ表面を再状態調整するために、剥離後に化学的機械的平坦化（ＣＭＰ）を含む。ＣＭＰは、比較的厚い材料を消費することがあり、ＣＭＰを繰り返すとウェハを破壊する機会が増加する。ＧＢＬＴは、原子的に平滑な剥離表面を作り出すので、再利用性を増大させるまたは最大化させることができる。ＧＢＬＴでは、層剥離はエピ層３３０とグラフェン層３２０の間の界面で正確に起こり得る。何故なら、グラフェンの弱いファンデルワールス力では隣接する材料と強く結合できないからである。これによって、研磨ステップを必要とすることなく、かつグラフェンの機械的堅牢性のためにグラフェンを損傷させることもなく、グラフェン層３２０を複数の成長／剥脱サイクルに再利用することが可能となる。加えて、ＧＢＬＴは、高速な剥離速度及び様々な材料への普遍的な適用を保証することができる。エピ層３３０は、弱いグラフェン表面から機械的に剥離されるので、ＧＢＬＴにおける層剥離速度は高速であり得る。従来の層転写方法が特定の材料に限定されるのに対して、ＧＢＬＴは普遍的に適用することができる。何故なら、ＶＤＷＥは極めて高い格子不整合を克服することができ、ほとんどの半導体膜をグラフェン上でエピタキシャルに成長させることができるからである。
さらに、図３Ｄに示すような剥離後の高度に歪みのある自立型エピ層３３０を有することにより、エピ層３３０から作られたデバイスは、より高い電子または正孔移動度を有することができる。エピ層３３０から作られた光電子デバイスは、強化された光学的応答を有することもできる。
エピ層３３０をグラフェン層３２０から機械的に剥離する場合、ストレッサ３４０の材料が、損傷のない剥脱／転写を促進するのに十分な歪みエネルギーをエピ層／グラフェン界面に提供することが望ましいことであり得る。機械的剥離プロセスに関する１つの懸念は、剥脱中のエピ層３３０の屈曲及びストレッサ３４０の堆積中の自己剥脱であり得る。剥脱中に湾曲の半径が低減すれば、歪みエネルギーがエピ層３３０中で増加し得る。歪みエネルギーが臨界点に達すると、亀裂が形成され得る。また、ストレッサ内の歪みエネルギーがエピ層／グラフェン界面エネルギーを超えれば、エピ層３３０がストレッサの堆積中に離層する可能性がある。この懸念に対処するために、エピ層のグラフェン上への転写をフィードバックループ制御によって実施することができる。
エピ層に及ぼす基板の場の影響
図１Ａ〜１Ｄ及び図３Ａ〜３Ｆに図示する方法では、デバイス層は、グラフェン層上に作製される。グラフェンは、典型的には１原子厚ほど（例えば、３Åほど）であるため、グラフェンの直下にある任意の共有結合された基板の表面は、例えば、デバイス層の結晶方位の変化によって、デバイス層のエピタキシャル成長に影響を及ぼす可能性がある。したがって、下地基板がデバイス層の成長に及ぼす影響を理解して、例えば、デバイス層上の欠陥密度を低減させるようにするだけでなく、デバイス層の結晶方位などの性質を制御するようにすることが有益であり得る。
図４Ａ〜４Ｂは、下地基板がデバイス層の成長に及ぼす影響を例示するために、グラフェンベースの作製システムの概略図を示している。図４Ａは、基板４１１及び基板４１１上に配置されたグラフェン層４２１を含むシステム４０１を示している。デバイス層４３１は、グラフェン層４２１上に作製される。基板４１１は、図４Ａ中に矢印によって示されるポテンシャル場４４１（例えば、ファンデルワールス力または他の原子間力もしくは分子力による）を有する。この場合で、グラフェン層４２１はグラフェンの単層を１層しか含んでおらず（すなわち、グラフェン層４２１は１原子厚である）、ポテンシャル場４４１はグラフェン層４２１を超えて達し、デバイス層４３１と相互作用し得る。その結果、基板４１１の材料の性質（結晶方位など）に依存するポテンシャル場４４１は、デバイス層４３１の成長に影響を及ぼし得る。それと同時に、グラフェン層４２１もそれ自体のポテンシャル場を有し（図４Ａに図示せず）、それは同様にデバイス層４３１の成長に影響し得る。その最終結果として、デバイス層４３１が（１００）及び（１１１）方位などの２つの異なる方位を有する膜４３１ａ及び４３１ｂを含むことがある。あるいは、基板の力が十分に強くてグラフェンの場に打ち勝つこともあり、この場合、基板に似た単結晶膜が成長し得る。
図４Ｂは、基板４１２及び基板４１２上に配置されたグラフェン層４２２を含むシステム４０２を示している。デバイス層４３２は、グラフェン層４２２上に作製される。基板４１２は、図４Ｂ中の矢印によって示されるポテンシャル場４４２を有する。図４Ａ中のグラフェン層４２１とは対照的に、図４Ｂ中のグラフェン層４２２は、複数の単層グラフェンの積層を含む（すなわち、グラフェン層４２２は１原子厚より厚い）。したがって、ポテンシャル場４４２はグラフェン層４２２としか相互作用できず、デバイス層４３２に達することができない。言い換えれば、デバイス層４３２のＶＤＷＥは、基板４１２のポテンシャル場４４２の外側で起きる。この場合、グラフェン層４２２のポテンシャル場がデバイス層４３２の成長に影響を及ぼす。
図４Ａ〜４Ｂは、デバイス層（例えば、４３１及び４３２）の成長に及ぼす基板（例えば、４１１及び４１２）の影響が、それらの間の距離に依存することを図示している。言い換えれば、基板とデバイス層の間に挟まれるグラフェン層（例えば、４２１及び４２２）の厚さが、相互作用強度を決定する。臨界距離を過ぎると、下地基板はデバイス層のエピタキシャル成長に影響を何も及ぼすことができない。エピ層は臨界距離を超えるとグラフェン格子と類似し得るので、この臨界距離は、高分解能Ｘ線回折（ＨＲＸＲＤ）を使用してグラフェンの厚さに応じたエピ層の結晶方位をモニタリングすることで検証することができる。
図５Ａ〜５Ｅは、薄いグラフェン層を使用する、グラフェンベースの層転写方法５００を図示している。図５Ａでは、ドナーウェハ５１０ａが、グラフェン層５２０を成長させる（図５Ｂに示す）ために用意される。図５Ｂは、グラフェン層５２０が、次いで第２のウェハ５１０ｂに転写されることを示しており、第２のウェハ５１０ｂは、ＩＩＩ−Ｎ半導体、ＩＩ−ＩＶ半導体、ＩＩＩ−Ｖ半導体、及びＩＶ半導体を含むことができる。
図５Ｃでは、膜５３０がグラフェン層５２０の上でエピタキシャルに成長する。この場合グラフェン層５２０は十分に薄いので、膜５３０の成長は、グラフェン層５２０の下にある第２のウェハ５１０ｂによって種晶添加される。図５Ｄでは、後続の層転写を容易にするためにストレッサ５４０が膜５３０上に堆積される。ストレッサ５４０は、ニッケルなどの高応力の金属材料を含むことができる。図５Ｅでは、ストレッサ５４０を操作して膜５３０をグラフェン層５２０及び第２のウェハ５１０ｂから剥離するように、テープ層５５０がストレッサ５４０上に配置される。方法５００では、グラフェン層５２０は十分に薄く、グラフェンの種晶添加の影響が消失し得るのに対して、基板の種晶添加の影響は強い。このようにして、方法５００を通して任意の剥離可能な膜を作ることができる。
図６Ａ〜６Ｂは、異なる下地基板を使用してグラフェン上で成長させたエピ層の結晶学的方位のばらつきを示している。図６Ａは、グラフェン／ＳｉＯ２（ＳｉＯ２基板上のグラフェン）上のＧａＮの、ＨＲＸＲＤでのω−２θスキャンを示している。図６Ｂは、グラフェン／ＳｉＣ（ＳｉＣ基板上のグラフェン）上のＧａＮのω−２θスキャンを示している。
エピタキシャルグラフェンとＳｉＣ基板の間のエピタキシャルな関係を排除するために、図６Ａに使用するようなエピタキシャルグラフェンは、ＳｉＣから剥脱し、次いで非晶質ＳｉＯ２で被覆されたＳｉ基板に転写することができる。次いで、ＧａＮを基板上で成長させることができる。ＨＲＸＲＤのω−２θスキャンから、ＳｉＯ２の上部のエピタキシャルグラフェン上で成長させたＧａＮ膜は（０００２）集合組織の多結晶であるのに対して、ＳｉＣの上部のエピタキシャルグラフェン上で成長させたＧａＮ膜は単一（０００２）方位を有することがわかる（図６Ａ及び図６Ｂを参照されたい）。これによって、グラフェン層の直下にある基板がエピタキシャル方位の決定に役割を担っていることが暗示される。したがって、基板の材料（または結晶方位）を、デバイス層のエピタキシャル方位を制御するために採用することができる。
グラフェンベースの層作製及び転写における種晶添加位置の制御
グラフェンベースの層作製及び転写を実際に適用する際には、高品質な単結晶膜がグラフェン上に得られるように、エピタキシャルレジストリ（ｅｐｉｔａｘｉａｌ ｒｅｇｉｓｔｒｙ）をグラフェンまたは基板のいずれかに調整できると有益であり得る。種晶添加位置をこのように制御すると、グラフェン上での直接的なエピタキシまたは基板から種晶添加されるリモートエピタキシを実現することができる。グラフェン上での直接的なエピタキシでは、グラフェンは種晶としてだけでなく、剥離層としての役割も果たす。基板から種晶添加されるリモートエピタキシでは、グラフェンは剥離層のみとなる一方で、基板が種晶として働く。
図７Ａ〜７Ｃは、異なる厚さのグラフェン層を使用する３つの異なるタイプのグラフェンベースの層作製システムの概略図を示している。適用する際に、使用者は、デバイス層と下地基板の間の所望の相互作用強度に基づいて、あるいはデバイス層とグラフェンの間の所望の相互作用強度に応じて、これらのシステムのうちの１つを使用することを選択することができる。これらの３つの選択肢は、様々な作製タスクに対応するための大きな柔軟性を提供することができる。
図７Ａは、基板７１１及び基板７１１上で成長させたグラフェン層７２１を含む、システム７０１（タイプＩシステムとも呼ばれる）を示している。エピ層７３１を、次いでグラフェン層７２１上で成長させる。タイプＩシステム７０１では、グラフェン層７２１と基板７１１の両方が、図７Ａ中の矢印によって示されるようにエピ層７３１と相互作用する。
一例では、エピタキシャルグラフェン７２１（例えば、単層グラフェン）は、ＳｉＣ基板上で成長させてタイプＩシステムで使用することができる。この例では、グラフェン及びＳｉＣの結晶学的方位が整列しているために、それらは両方とも＜０００１＞ウルツ鉱構造のための六方晶系の種晶を供給することができる。ＩＩＩ−Ｎ半導体とグラフェンの間の格子不整合が小さいことから、この基板は、単結晶ウルツ鉱ＩＩＩ−Ｎ（またはＳｉＣ）膜を成長させるために採用することができる。このエピタキシャルグラフェン／ＳｉＣ基板は、グラフェンとＳｉＣが両方とも（１１１）方位の種晶となるために、（１１１）立方晶のＩＩＩ−Ｖ、Ｓｉ、及びＧｅ膜を成長させるためにも使用することができる。
別の例では、基板７１１は、グラフェン層７２１をエピタキシャルに成長させるためにゲルマニウム（Ｇｅ）を含む。Ｇｅと他の立方晶材料の間の格子不整合は、典型的にはＳｉＣと立方晶材料の間の格子不整合より小さい。この例では、グラフェン層７２１は、ＭＯＣＶＤ技法を通してＧｅ基板７１１上に成長させることができる。さらに別の例では、グラフェンは、ＧａＡｓ ＩｎＰ、及びＧａＮなどの他の半導体ウェハ上に直接成長させることができる。
図７Ｂは、基板７１２及び基板７１２上で成長させたグラフェン層７２２を含む、システム７０２（タイプＩＩシステムとも呼ばれる）を示している。エピ層７３２を、次いでグラフェン層７２２上で成長させる。タイプＩＩシステム７０２では、グラフェン層７２２の厚さは、基板７１２とエピ層７３２の間の相互作用の臨界距離と実質的に等しいまたはそれより大きい。したがって、エピ層７３２は、純粋なＶＤＷＥを提供するエピタキシャルグラフェン７２２としか相互作用しない。このタイプＩＩシステムは、ＩＩＩ−Ｎ半導体膜またはＳｉＣ単結晶膜を成長させるのに最適であり得る。何故なら、グラフェンに対するそれらの格子不整合が実質的に大きくないからである。銅箔を使用して、大きいサイズの多結晶グラフェン（例えば、８インチ超、１２インチ超、またはそれ以上）を作製することができる。
図７Ｃは、基板７１３及び基板７１３上で成長させたグラフェン層７２３を含む、システム７０３（タイプＩＩＩシステムとも呼ばれる）を示している。エピ層７３３を、次いでグラフェン層７２３上で成長させる。タイプＩＩＩシステム７０３では、グラフェン層７２３は剥離層としてのみ働き、エピタキシャル成長は、基板７１３からのみ種晶添加される。エピ層７３３と同一のまたは同様の格子を有する基板材料を使用することができる。グラフェン層７２３は、エピ層７３３の結晶方位の決定に加わらない。したがって、グラフェン層７２３は、単結晶グラフェンまたは多結晶グラフェンのいずれかを含むことができる。
タイプＩＩＩシステムは、エピ層７３３のレジストリを基板に割り当てる。この構成の１つの利点は、高品質のエピ層を、格子整合する基板上でホモエピタキシ同然に成長させながら、エピ層をグラフェン表面から剥離することができることである。これを果たすために、グラフェン層７２３は、エピ層７３３に対して成長中に実質的に透過性であることが望ましいことであり得る。これは、イオンを介して（例えば、ドライエッチングを介して）グラフェンを非晶質化するまたは損傷することによって実現することができる。グラフェン層７２３に損傷があれば、グラフェン層７２３がエピ層７３３の結晶方位を誘導しないように、グラフェン層７２３を通してエピ層７３３と基板７１３とを直接相互作用させることが可能となる。
一例では、基板は、ＩＩＩ−Ｖ基板、ＩＩＩ−Ｎ基板、ＩＩ−Ｖ基板、及び／またはイオン結合した基板（例えば、酸化物、ペロフスカイト）など、極性を有し、未加工のグラフェンをウェハ上に転写することができ、エピ層はウェハのものと同じ結晶化度を有することができ、成長させた膜はいつでも剥脱することができる。別の例では、基板には極性がなくてもよく（例えば、第ＩＶ族）、グラフェンを損傷することによって、基板／エピ層の相互作用の促進を助けることができる。
図８Ａ〜８Ｈは、周期的な空孔を有するグラフェン（以降、多孔質グラフェンと呼ばれる）を使用する、グラフェンベースの層作製及び転写方法８００を図示している。方法８００は、タイプＩＩＩシステムを用いて実装することができ、それにおいて、グラフェンは剥離層として機能し、基板が１つまたは複数の機能層のエピタキシャル成長に種晶添加する。
図８Ａでは、グラフェン層８２０が基板８１０上に配置される。グラフェン層８２０は、基板８１０上に、例えば化学蒸着を介して成長させることができる。あるいは、グラフェン層８２０は、基板８１０に転写することができる。多孔質膜８３０（例えば、酸化物、窒化物、またはフォトレジスト膜）が、図８Ｂに示すように、次いでグラフェン層８２０上に配置される。多孔質膜８３０は、高密度のピンホールを有する（例えば、１平方ミクロン当たり約１個の空孔）。あるいは、多孔質膜８３０は、図８Ｃ〜８Ｈに示す後続の加工を可能とする、空孔を有する任意の膜を含むことができる。
図８Ｃでは、ＡｒプラズマまたはＯ２プラズマを使用するドライエッチングが行われて、多孔質膜８３０中にピンホールが開口される。このエッチングによって多孔質膜８３０中に複数の空孔８３５が作り出され、エッチングプラズマ中のイオンが多孔質膜８３０を通って透過し、グラフェン層８２０に到達することが可能となる。エッチングプラズマは、次いで多孔質膜８３０中のピンホール８３５の真下にあるグラフェン層８２０の一部をエッチングする。エッチングプラズマ中のイオンは、グラフェン層８２０中に複数の空孔８２５を作り出すことによってグラフェン層８２０を損傷させることができ、それはこの時点で多孔質グラフェン層８２０となる。一例では、多孔質膜８３０のエッチング及びグラフェン層８２０のエッチングは、同じエッチングプラズマを用いて実現することができる。別の例では、多孔質膜８３０のエッチング及びグラフェン層８２０のエッチングは、異なるエッチングプラズマを用いて実現することができる。
図８Ｅでは、多孔質膜８３０が除去され、今では多孔質であるグラフェン層８２０が、さらなる加工のために露出されて残される。一例では、多孔質膜８３０はフォトレジスト材料を含み、アセトンによって除去することができる。別の例では、多孔質膜８３０は酸化物または窒化物を含み、フッ化水素（ＨＦ）によって除去することができる。図８Ｅは、エピ層８４０を多孔質グラフェン層８２０上で成長させることも示している。成長は、空孔８２５が作り出された領域から開始する。空孔８２５によって基板８１０とエピ層８４０の直接相互作用が可能となり、それによって、基板８１０がエピ層８４０の結晶方位を誘導することが可能となる。次いで、エピ層８４０の成長はグラフェン層８２０全体を覆うように広がって、平面状エピ層８４０を形成する。
図８Ｇでは、形成されたエピ層８４０が、グラフェン層８２０及び基板８１０から剥離される。剥離されたエピ層８４０は、さらなる加工、例えば機能デバイスの形成のために、図８Ｈに示すようにターゲット基板８５０に転写される。グラフェン層８２０及び基板８１０は、図８Ｇに示すエピ層８４０の剥離後に、次いで別のエピ層を作製するために再利用され、このサイクルは何回も繰り返すことができる。
図９Ａ及び９Ｂは、損傷させたグラフェン上で成長させた、それぞれＧｅ及びＧａＡｓ膜の走査型電子顕微鏡（ＳＥＭ）画像である。グラフェンの限られた核生成及び成長面の不完全な衝突に起因する窪みが表面上に現れているが、基板から完全に種晶添加された平面（１００）結晶が観察される。
図１０Ａ及び１０Ｂは、図９Ａ及び９Ｂにそれぞれ示すＧｅ及びＧａＡｓ膜の、Ｎｉストレッサを使用した剥脱後のＳＥＭ画像である。平滑な剥脱表面によって、層がグラフェンから正確に剥離されたことが暗示され、これは、ウェット転写中のグラフェン様のしわの痕跡が観察されることによって確認される。
図８Ａ〜８Ｈに図示した通りであり、図９Ａ〜９Ｂ及び図１０Ａ〜１０Ｂにおいて実験的に調査したこの多孔質グラフェン手法は、幾つかの他の材料系に適用することができる。一例では、ＩｎＰ膜を、ＩｎＰウェハ上に配置された損傷グラフェン上で作製することができる。別の例では、Ｓｉ膜を、Ｓｉウェハ上に配置された損傷グラフェン上で成長させることができる。さらに別の例では、ＧａＮ膜を、ＧａＮウェハ上に配置された損傷グラフェン上で成長させることができる。エピ層のエピタキシャルレジストリを基板に調整して、グラフェンを通した基板上へのエピタキシャル成長が確実に成功裏に行われるようにすることができる。
可撓性機能デバイスの作製及びヘテロ集積化
グラフェンベースの層作製及び転写技法を使用して、グラフェン上に成長させたエピ層をベースとする様々な機能デバイスを作製することができる。一例では、ＩＩＩ−Ｎ高電子移動度トランジスタ（ＨＥＭＴ）をＩＩＩ−Ｎエピ層から作製することができる。このトランジスタを、次いで熱放散用に多結晶ダイアモンド基板に転写することができる。ＧａＮパワーデバイスをこれらの膜から構築することもできる。別の例では、可撓性ＧａＡｓ太陽電池をＩＩＩ−Ｖエピ層から作製することができる。Ｓｉ集積回路を組み込んだ光電子デバイスも、ＩＩＩ−Ｖエピ層から構築することができる。さらに別の例では、ＩＶエピ層をグラフェン上で成長させ、それを剥脱し、自立型Ｇｅを引っ張り歪みＧｅに引き伸ばし、それをＳｉ集積回路に転写することによって、ＧｅベースのＬＥＤ及び光検出器を作製することができる。さらに別の例では、Ｇｅを１２インチＳｉウェハ上で成長させ、次いで単結晶グラフェンを成長させるための種晶として使用することができる。次いで、ＩＩＩ−Ｖ光電子材料をＧｅ／Ｓｉウェハ上のグラフェン上に転位を何も生じることなく成長させることができる。
図１１Ａ〜１１Ｈは、上で述べたグラフェンベースの層転写技法を使用して発光ダイオード（ＬＥＤ）を作製する方法１１００を図示している。図１１Ａでは、グラフェン層１１２０を基板１１１０（例えば、６インチＳｉＣ基板）上で成長させる。次いで、グラフェン層１１２０が、図１１Ｂに示すように基板１１１０から剥離され、図１１Ｃに示すようにターゲット基板１１３０に転写される。ターゲット基板１１３０は、例えば、図１１Ａに使用されるＳｉＣウェハより安価であり得る。
図１１Ｄでは、ＬＥＤ積層体１１４０（例えば、可視ＬＥＤ積層体）がグラフェン層１１２０上で作製される。この例では、ＬＥＤ積層体１１４０は、ｐ−ＧａＮ層とｎ−ＧａＮ層の間に挟まれた３周期のＩＩＩ族窒化物多重量子井戸（ＩｎＧａＮウェル及びＧａＮバリア）を含む。当業者であれば容易に認識するように、他のタイプのＬＥＤ積層体もグラフェン層１１２０上で成長させることができる。
作製されたＬＥＤ積層体１１４０は、次いで、少なくとも２通りの方法で加工することができる。１つの方法では、図１１Ｅに図示するように、電極１１５０をＬＥＤ積層体１１４０上に堆積させて電気接点を形成することができる。例えば、薄いＮｉ／Ａｕ（５ｎｍ／５ｎｍ）をＬＥＤ積層体１１４０上に堆積させ、次いで５００℃で１０分間アニールすることができる。これによって、基板１１３０を含むＬＥＤが得られる。
あるいは、図１１Ｆに図示するように、ＬＥＤ積層体１１４０は基板１１３０から取り出してもよい。ＬＥＤ積層体１１４０を基板１１３０から取り出すために、ストレッサ層１１６０をＬＥＤ積層体１１４０上に配置して、ＬＥＤ積層体１１４０をターゲット基板１１３０及びグラフェン１１２０から剥離する。次いで、図１１Ｇに示すように、ストレッサ層１１６０とＬＥＤ積層体１１４０との組み合わせを裏返し、第２のターゲット基板１１３５上に置く。ストレッサ層１１６０は第２のターゲット基板１１３５と接触し、ＬＥＤ積層体１１４０は、さらなる加工のために露出される。例えば、図１１Ｇは、ＬＥＤメサ１１４５がＬＥＤ積層体１１４０からエッチングされたことを示している。図１１Ｆでは、追加的な電気接点１１７０が、ＬＥＤメサ１１４５及びストレッサ層１１６０に組み込まれる。
一例では、グラフェン層１１２０は、ＬＥＤ積層体１１４０の成長に種晶添加することができ、ターゲット基板１１３０は、ＬＥＤ積層体１１４０の成長に何も影響を及ぼさないことが可能である。別の例では、タイプＩＩＩの種晶添加（例えば、図７Ｃに図示するもの）を使用することができる。この場合、グラフェン層１１２０は薄くてもよく、ターゲット基板１１３０は、ＬＥＤ積層体１１４０の成長に種晶添加することができる。ターゲット基板１１３０は、ＧａＮ基板を含むことができる。
図１２Ａ〜１２Ｇは、グラフェンベースの層転写技法を使用してＧａＡｓ太陽電池を作製する方法１２００を図示している。図１２Ａでは、グラフェン層１２２０（例えば、単結晶グラフェン層）は、基板１２１０（例えば、６インチＳｉＣウェハ）上に作製される。図１２Ｂに見られるように、次いでグラフェン層１２２０がターゲット基板１２３０に転写される。図１２Ｃは、ＧａＡｓ太陽電池１２４０が、例えば、当技術分野で公知のエピタキシャル成長技法を介してグラフェン層１２２０上に作製されることを示している。図１２Ｄは、後続のデバイス転写を容易にするために、次いでストレッサ層１２５０が太陽電池１２４０上に堆積されることを示している。図１２Ｅに見られるように、デバイス転写の操作を助けるためにテープ層１２６０がストレッサ１２５０上に配置される。
ターゲット基板１２３０の剥離後に、太陽電池１２４０は自立型となり、２通りの方法で加工することができる。１つの方法では、図１２Ｆに図示するように、後続のモジュール作製のために太陽電池１２４０を金属１２４０上に置くことができる。太陽電池１２４０は、ダイレクトボンディングまたは当技術分野で公知の任意の他の技法を介して金属１２４０上に置くことができる。あるいは、図１２Ｇに図示するように、自立型太陽電池１２４０は、ストレッサ層１２５０及びテープ層１２６０とともに、それ自体で軽量な可撓性太陽電池組立品を形成する。この可撓性太陽電池組立品は、パワー電子デバイスを含めた他のシステムに容易に組み込むことができる。
一例では、グラフェン層１２２０は、太陽電池１２４０の成長に種晶添加することができ、ターゲット基板１２３０は、太陽電池１２４０の成長に何も影響を及ぼさないことが可能である。別の例では、タイプＩＩＩの種晶添加（例えば、図７Ｃに図示するもの）を使用することができる。この場合、グラフェン層１２２０は薄くてもよく、ターゲット基板１２３０が太陽電池１２４０の成長に種晶添加することができる。ターゲット基板１２３０は、ＧａＡｓ基板を含むことができる。
図１３Ａ〜１３Ｅは、グラフェンベースの層転写技法を使用して多接合太陽電池を作製する方法１３００を図示している。方法１３００は、図１３Ａに示すように、透明導電酸化物（ＴＣＯ）表面を有するガラス基板１３１０上にグラフェン層１３２０を配置することによって始まる。グラフェン層１３２０は、本出願に述べる任意の方法または当技術分野で公知の任意の他の方法によってガラス基板１３１０に転写することができる。
図１３Ｂは、ＩｎＧａＰ層１３３０、ＩｎＧａＰ層１３３０上のＧａＡｓ層１３４０、及びＧａＡｓ層１３４０上の第２のグラフェン層１３５０を含めた３つの材料層がグラフェン層１３２０上に堆積されることを示している。図１３Ｃは、ＩｎＧａＡｓ層１３６０が第２のグラフェン層１３５０上に堆積されることを示している。第２のグラフェン層１３５０は、ＩｎＧａＡｓ層１３６０を作製する間の格子整合を助けることができる。図１３Ｄに示すように、次いで金属接点１３７０が電気伝導のためにＩｎＧａＡｓ層１３６０上に置かれる。次いで図１３Ｅでは、ＩｎＧａＰ層１３３０、ＧａＡｓ層１３４０、第２のグラフェン層１３５０、及びＩｎＧａＡｓ層１３５０の積層体がエッチングされて２つの太陽電池メサ１３８０となり、各太陽電池メサはそれぞれの金属接点１３７０の下にある。
図１４Ａ〜１４Ｃは、トランジスタを作製する方法１４００を図示している。図１４Ａでは、グラフェン層１４２０は、ＳｉＣウェハなどの基板１４１０上に配置される。ＩｎＧａＡｓ層１４３０が、グラフェン層１４２０上に堆積される。次いで、図１４Ｂに示すように、ＩｎＧａＡｓ層１４３０が、シリコンウェハ１４４０の表面上に配置された酸化物層１４５０を有するシリコンウェハ１４４０に転写される。次いで、Ａｌ２Ｏ３層１４７０が、ＩｎＧａＡｓ層１４３０上にトップゲート絶縁膜として堆積される。図１４Ｃに示すように、ゲート１４８０がＡｌ２Ｏ３層１４７０上に作製されてトランジスタが形成される。
一例では、グラフェン層１４２０は、ＩｎＧａＡｓ層１４３０の成長に種晶添加することができ、シリコンウェハ１４４０は、ＩｎＧａＡｓ層１４３０の成長に何も影響を及ぼさないことが可能である。別の例では、タイプＩＩＩの種晶添加（例えば、図７Ｃに図示するもの）を使用することができる。この場合、グラフェン層１４２０は薄くてもよく、シリコンウェハ１４４０をＩｎＰ基板に置き換えて、ＩｎＧａＡｓ層１４３０の成長に種晶添加するようにできる。
図１５Ａ〜１５Ｆは、グラフェンベースの層転写技法を使用してヘテロ構造を形成する方法１５００を図示している。図１５Ａでは、グラフェン層１５２０（例えば、単層グラフェン）が、ＳｉＣウェハなどの基板１５１０上に配置される。次いでｈ−ＢＮ層１５３０（すなわち、六方晶形窒化ホウ素）をグラフェン層１５２０上にエピタキシャルに成長させる。図１５Ｂは、ストレッサ層１５４０（例えば、ニッケル膜）がｈ−ＢＮ層１５３０上に被覆され、テープ層１５５０がストレッサ層１５４０上に配置されることを示している。前に述べたように、テープ層１５５０及びストレッサ層１５４０は、図１５Ｃに図示するように、酸化物層１５６５（例えば、酸化ケイ素）を上部上に有するシリコンウェハ１５６０を含む第２の基板にｈ−ＢＮ層１５３０を転写することができる。図１５Ｃはまた、ストレッサ層１５４０及びテープ層１５５０がエッチング除去されて、ｈ−ＢＮ層１５３０がさらなる加工のために残されることを示している。
図１５Ｄでは、ｈ−ＢＮ／ＭｏＳ２ヘテロ構造を形成するように、ＭｏＳ２層１５７０がｈ−ＢＮ層１５３０上に堆積され、第２のｈ−ＢＮ層１５８０がＭｏＳ２層１５７０上に堆積される。図１５Ｆは、ＨｆＯ３層１５９０が第２のｈ−ＢＮ層１５８０上にトップゲート絶縁膜として堆積され、トップゲート１５９５が電気伝導のためにＨｆＯ３層１５９０上に堆積されることを示している。
図１６Ａ〜１６Ｆは、グラフェンベースの層作製及び転写技法を使用してＩＩＩ−Ｖデバイス作製用プラットフォームを調製する方法１６００を図示している。図１６Ａは、１２インチシリコンウェハ１６１０を示している。次いで、緩和されたＧｅ膜１６２０が、図１２Ｂに示すように、例えば、エピタキシャル成長を介してウェハ１６１０上に配置される。Ｇｅ膜１６２０は、図１６Ｃに見られるように、次いでグラフェン層１６３０をエピタキシャルに成長させるための種晶として機能する。グラフェン層１６３０は、単結晶グラフェンを含むことができる。
図１６Ｄでは、グラフェン層１６３０は、例えば、当技術分野で公知のリソグラフィ技法を介してパターン形成される。パターン形成によって、グラフェン層１６３０中に間隙１６３５が生じる。言い換えれば、グラフェン層１６３０は、パターン形成して単離されたグラフェンの小部分にすることができる。図１６Ｅでは、デバイス層１６４０がグラフェン層１６２０上に作製される。デバイス層１６４０は、例えば、ＩＩＩ−Ｖ材料、または酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、レーザ、もしくは当技術分野で公知の任意の他の構造体などの構造体を含むことができる。デバイス層１６４０は、図１６１０に示すように、次いで追加デバイス１６５０を形成するためのプラットフォームとして機能する。
結言
様々な本発明の実施形態を本明細書に記述し、説明してきたが、当業者であれば、機能を実施するための、ならびに／あるいは本明細書に記述する結果及び／または利点の１つもしくは複数を得るための種々の他の手段及び／または構造を容易に想起するであろう。またそのような変形形態及び／または改変形態のそれぞれは、本明細書に記述する本発明の実施形態の範囲内と見なされる。より一般的には、本明細書に記述するすべてのパラメータ、寸法、材料、及び構成は例示であることを意味しており、実際のパラメータ、寸法、材料、及び／または構成は本発明の教示が使用される特定の用途（１種または複数）に依存することとなることを、当業者であれば容易に理解するであろう。当業者であれば、本明細書に記述する本発明の特定の実施形態の多くの等価物を理解し、日常的な実験法だけを使用して確認することができるであろう。したがって、前述の実施形態は単なる例として提示されるものであって、添付の特許請求の範囲及びその等価物の範囲内において、本発明の実施形態は、具体的に記述および特許請求した通りとは異なるように実践されてもよいことが理解されるべきである。本開示の本発明の実施形態は、本明細書に記述する個々の特徴、システム、物品、材料、キット、及び／または方法それぞれを対象としている。加えて、２つ以上のかかる特徴、システム、物品、材料、キット、及び／または方法の任意の組み合わせは、かかる特徴、システム、物品、材料、キット、及び／または方法が相互に矛盾しなければ、本開示の本発明の範囲内に含まれる。
上で述べた実施形態は、多数の方法のうちのいずれかで実装することができる。例えば、本明細書に開示するテクノロジーを設計し、作製する実施形態は、ハードウェア、ソフトウェア、またはそれらの組み合わせを使用して実装することができる。ソフトウェアで実装するときは、ソフトウェアコードは、単一のコンピュータ上に設けられるか、または複数のコンピュータ間で分散されるかにかかわらず、任意の適切なプロセッサまたは一群のプロセッサ上で実行することができる。
さらに、コンピュータは、ラックマウント式コンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、またはタブレットコンピュータなどの幾つもの形態のいずれかに具現化されてもよいことが認識されるべきである。加えて、コンピュータは、携帯情報端末（ＰＤＡ）、スマートフォン、または任意の他の適切な携帯用または固定電子デバイスを含めた、一般的にはコンピュータとはみなされないが適切な処理能力を有するデバイス内に埋め込まれてもよい。
また、コンピュータは、１つまたは複数の入出力デバイスを有してもよい。これらのデバイスは、とりわけ、ユーザインタフェースを演出するために使用することができる。ユーザインタフェースを提供するために使用することができる出力デバイスの例として、出力を視覚的に演出するためのプリンタまたは表示画面、及び出力を可聴式に演出するためのスピーカまたは他の音響発生デバイスが挙げられる。ユーザインタフェースに使用することができる入力デバイスの例として、キーボード、及びポインティングデバイス（マウス、タッチパッド、及びディジタイズ用タブレットなど）が挙げられる。別の例として、コンピュータは、音声認識または他の可聴形式を通して入力情報を受け取ってもよい。
かかるコンピュータは、ローカルエリアネットワークまたは広域ネットワーク、例えば企業ネットワーク、及びインテリジェントネットワーク（ＩＮ）またはインターネットを含めた、任意の適切な形式の１つまたは複数のネットワークによって相互接続されてもよい。かかるネットワークは、任意の適切なテクノロジーに基づいてもよく、任意の適切なプロトコルに従って動作してもよく、無線ネットワーク、有線ネットワーク、または光ファイバネットワークを含んでもよい。
本明細書に概説される様々な方法またはプロセスは、種々のオペレーティングシステムまたはプラットフォームのいずれか１つに採用される１つまたは複数のプロセッサ上で実行可能なソフトウェアとしてコードされてもよい。加えて、かかるソフトウェアは、幾つもの適切なプログラミング言語及び／またはプログラミングもしくはスクリプトツールのいずれかを使用して書かれてもよく、また、実行可能な機械語コードまたはフレームワークもしくは仮想マシン上で実行される中間コードとしてコンパイルされてもよい。
この点に関して、様々な発明概念は、１つもしくは複数のコンピュータまたは他のプロセッサ上で実行されたときに、上で論じた本発明の様々な実施形態を実装する方法を実施する１つまたは複数のプログラムで符号化された、コンピュータ読取可能な記憶媒体（または複数のコンピュータ読取可能な記憶媒体）（例えば、コンピュータメモリ、１つまたは複数のフロッピーディスク、コンパクトディスク、光ディスク、磁気テープ、フラッシュメモリ、フィールドプログラマブルゲートアレイもしくは他の半導体デバイスの回路構成、または他の非一時的媒体もしくは有形のコンピュータ記憶媒体）として具現化されてもよい。コンピュータ読取可能な記憶媒体（１つまたは複数）は、そこに格納されたプログラム（１つまたは複数）を１つもしくは複数の異なるコンピュータまたは他のプロセッサ上にロードして上で論じた通りの本発明の様々な態様を実装できるように、可搬性であり得る。
「プログラム」または「ソフトウェア」という用語は、本明細書では、コンピュータまたは他のプロセッサをプログラムして上で論じた通りの実施形態の様々な態様を実装するために採用することができる任意のタイプのコンピュータコードまたは１組のコンピュータ実行可能命令を指すために、一般的な意味で使用される。加えて、一態様によれば、実行されると本発明の方法を実施する１つまたは複数のコンピュータプログラムは、単一のコンピュータまたはプロセッサ上に存在する必要はなく、本発明の様々な態様を実装するために幾つもの異なるコンピュータまたはプロセッサ間で、モジュール方式で分散されてもよいことが認識されるべきである。
コンピュータ実行可能命令は、１つまたは複数のコンピュータまたは他のデバイスによって実行される、プログラムモジュールなどの多くの形態であってもよい。一般に、プログラムモジュールは、特定のタスクを実施するまたは特定の抽象データ型を実装するルーチン、プログラム、オブジェクト、構成要素、データ構造などを含む。典型的には、プログラムモジュールの機能性は、様々な実施形態で所望されるように組み合わせても分散させてもよい。
また、データ構造は、コンピュータ読取可能媒体に任意の適切な形態で記憶されてもよい。説明を簡単にするために、データ構造は、データ構造中の位置を通して関連するフィールドを有していると示されてもよい。かかる関係は、フィールド用の記憶領域に、フィールド間の関係を伝達するコンピュータ読取可能媒体の位置を割り当てることによって同様に実現されてもよい。しかし、ポインタ、タグ、またはデータ要素間の関係を確立する他の機構の使用を介することを含めた、任意の適切な機構を使用してデータ構造のフィールドにおける情報間の関係を確立してもよい。
また、様々な発明概念は、１つまたは複数の方法として具現化されてもよく、それらの例を提供してきた。方法の一部として実施される行為は、任意の適切な方法で順序付けすることができる。したがって、実施形態は、例示した順序とは異なる順序で行為を行って構築されてもよく、例示的実施形態には連続した行為として示されていたとしても、ある行為を同時に行うことを含んでもよい。
すべての定義は、本明細書で定義されて使用される場合、辞書の定義、参照によって組み込まれた文書での定義、及び／または定義された用語の通常の意味を制するものと理解されるべきである。
不定冠詞「ａ」及び「ａｎ」は、本明細書および特許請求の範囲において使用される場合、明らかにそれに反する指示がない限り、「少なくとも１つ」を意味することが理解されるべきである。
「及び／または」という語句は、本明細書および特許請求の範囲において使用される場合、そのように等位接続された要素、すなわち、ある場合には接続的に存在し、他の場合には選言的に存在する要素の「いずれかまたは両方」を意味すると理解されるべきである。「及び／または」とともに列挙される複数の要素は、同じように、すなわち、そのように等位接続された要素のうちの「１つまたは複数」と解釈されるべきである。「及び／または」節によって具体的に特定された要素以外の他の要素が、具体的に特定されたこれらの要素と関係があるかないかにかかわらず、場合によって存在し得る。よって、非限定的な例として、「Ａ及び／またはＢ」への言及は、「ｃｏｍｐｒｉｓｉｎｇ（含む）」などのオープンエンドな言葉とともに使用されるとき、一実施形態ではＡのみ（場合によってＢ以外の要素を含む）；別の実施形態ではＢのみ（場合によってＡ以外の要素を含む）；さらに別の実施形態ではＡとＢの両方（場合によって他の要素を含む）；などを指すことができる。
本明細書および特許請求の範囲において使用される場合、「または」は、上で定義した通りの「及び／または」と同じ意味を有することが理解されるべきである。例えば、一覧における項目を分けるとき、「または」または「及び／または」は、包括的であるとして、すなわち、幾つかの要素または要素の一覧のうち少なくとも１つだけでなく２つ以上、および場合によって列挙されていない追加的な項目を含むものとして解釈されるべきである。「のうち１つのみ」もしくは「のうち唯１つ」などの明らかにそれに反する指示のある用語のみ、または特許請求の範囲で使用されるとき、「からなる」は、幾つかの要素または要素の一覧うち唯１つの要素を含むことを指すことになる。一般に、「または」という用語は、本明細書に使用される場合、「いずれか」、「のうち１つ」、「のうち１つのみ」、または「のうち唯１つ」などの排他性を有する用語が先行するとき、排他的選択肢（すなわち、「一方または他方であるが両方ではない」）を示すとしてのみ解釈されるべきである。「から本質的になる」は、特許請求の範囲で使用されるとき、特許法の分野で使用される通りのその通常の意味を有するものとする。
本明細書および特許請求の範囲において使用される場合、１つまたは複数の要素の一覧の言及における「少なくとも１つ」という語句は、要素の一覧における任意の１つまたは複数の要素から選択される少なくとも１つの要素であるが、要素の一覧に具体的に列挙した要素のそれぞれ及びすべての要素のうち少なくとも１つを必ずしも含まなくてもよく、要素の一覧における要素の任意の組み合わせを排除しないことを意味すると理解されるべきである。この定義は、「少なくとも１つの」という語句が言及する要素の一覧中で具体的に特定された要素以外の要素が、具体的に特定されたこれらの要素と関係があるかないかにかかわらず、場合によって存在し得ることも許可する。よって、非限定的な例として、「Ａ及びＢの少なくとも１つ」（または同様な意味合いで「ＡまたはＢの少なくとも１つ」、または同様な意味合いで「Ａ及び／またはＢの少なくとも１つ」）は、一実施形態では、少なくとも１つの、場合によって２つ以上を含むＡであって、Ｂが存在しない（および場合によってＢ以外の要素を含む）こと；別の実施形態では、少なくとも１つの、場合によって２つ以上を含むＢであって、Ａが存在しない（および場合によってＡ以外の要素を含む）こと；さらに別の実施形態では、少なくとも１つの、場合によって２つ以上を含むＡ、及び少なくとも１つの、場合によって２つ以上を含む、Ｂ（場合によって他の要素を含む）；などを指すことができる。
上の明細書のみならず特許請求の範囲においても、「ｃｏｍｐｒｉｓｉｎｇ（含む）」、「ｉｎｃｌｕｄｉｎｇ（含む）」、「持つ（ｃａｒｒｙｉｎｇ）」、「有する（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｉｎｇ）」、「伴う（ｉｎｖｏｌｖｉｎｇ）」、「保持する（ｈｏｌｄｉｎｇ）」、「から構成される（ｃｏｍｐｏｓｅｄ ｏｆ）」などのすべての移行句は、オープンエンドであること、すなわち、含むが限定されないことを意味することが理解されるべきである。「からなる」及び「から本質的になる」という移行句だけが、米国特許庁米国特許審査マニュアル、セクション２１１１．０３に記載される通りに、それぞれクローズドまたはセミクローズド移行句であるものとする。

Claims (24)

  1. 第１の基板上にグラフェン層を形成すること；
    前記グラフェン層を前記第１の基板から第２の基板に転写すること；及び
    前記グラフェン層上に単結晶膜を形成すること
    を含む、半導体デバイスの製造方法。
  2. 前記第１の基板が炭化ケイ素を含み、前記グラフェン層が単結晶グラフェン層を含む、請求項１に記載の方法。
  3. 前記第１の基板が銅箔を含み、前記グラフェン層が多結晶グラフェン層を含む、請求項１に記載の方法。
  4. 前記第１の基板がシリコン基板を含み、前記グラフェン層を形成することが、
    前記シリコン基板上にゲルマニウム層を形成すること；及び
    前記ゲルマニウム層上に前記グラフェン層を形成すること
    を含む、請求項１に記載の方法。
  5. 前記グラフェン層がグラフェンの単層からなり、前記グラフェン層上に前記単結晶膜を形成することが、前記第２の基板を前記単結晶膜の種晶として使用すること、及び前記グラフェン層を剥離層として使用することを含む、請求項１に記載の方法。
  6. 前記グラフェン層が多結晶グラフェンを含み、前記第１の基板が銅箔を含む、請求項５に記載の方法。
  7. 前記グラフェン層が２層以上のグラフェンを含み、前記グラフェン層上に前記単結晶膜を形成することが、前記グラフェン層を前記単結晶膜の種晶として使用することを含む、請求項１に記載の方法。
  8. 前記グラフェン層が単結晶グラフェンを含む、請求項７に記載の方法。
  9. 前記グラフェン層上に前記単結晶膜を形成することが、前記第２の基板と前記グラフェン層との組み合わせを前記単結晶膜の種晶として使用することを含む、請求項１に記載の方法。
  10. 前記単結晶膜を形成することが、前記グラフェン層上に前記第２の基板の材料を堆積させることを含む、請求項１に記載の方法。
  11. 複数の空孔を前記グラフェン層内に形成することをさらに含み、
    前記単結晶膜を形成することが、前記複数の空孔内及び前記グラフェン層上に材料を堆積させることを含む、請求項１に記載の方法。
  12. 前記単結晶膜を前記グラフェン膜から取り出すことをさらに含む、請求項１に記載の方法。
  13. 前記単結晶膜を前記グラフェン膜から取り出すことが、前記単結晶膜を剥脱することを含む、請求項１２に記載の方法。
  14. 前記単結晶膜を前記グラフェン膜から取り出すことが、
    金属ストレッサを前記単結晶膜上に形成すること；
    可撓性テープを前記金属ストレッサ上に配置すること；及び
    前記可撓性テープを用いて前記単結晶膜及び前記金属ストレッサを前記グラフェン層から引き離すことを含む、請求項１２に記載の方法。
  15. 前記単結晶膜を第３の基板上に堆積させることをさらに含む、請求項１２に記載の方法。
  16. 別の単結晶膜を前記グラフェン層上に形成することをさらに含む、請求項１２に記載の方法。
  17. 前記単結晶膜上に材料を堆積させることをさらに含む、請求項１に記載の方法。
  18. 前記単結晶膜及び前記グラフェン層を前記第２の基板から取り出すことをさらに含む、請求項１に記載の方法。
  19. 請求項１に記載の方法によって形成された、半導体デバイス。
  20. グラフェン単層を炭化ケイ素基板上に形成すること；
    前記グラフェン単層を前記炭化ケイ素基板から半導体基板に転写すること；
    複数の空孔を前記グラフェン単層内に形成すること；
    半導体材料の第１の単結晶層を前記グラフェン単層上に形成することであって、前記半導体基板が前記半導体材料の第１の単結晶層の種晶としての役割を果たす、前記形成をすること；
    前記半導体材料の第１の単結晶層を前記グラフェン単層から取り出すこと；
    半導体材料の第２の単結晶層を前記グラフェン単層上に形成することであって、前記半導体基板が前記半導体材料の第２の単結晶層の種晶としての役目を果たす、前記形成をすること；及び
    前記半導体材料の第２の単結晶層を前記グラフェン単層から取り出すこと
    を含む、
    半導体を加工する方法。
  21. 前記半導体材料の第１の単結晶層を前記グラフェン単層から取り出すことが、前記半導体材料の第１の単結晶層を剥脱することを含む、請求項２０に記載の方法。
  22. 複数の空孔を前記グラフェン単層内に形成することをさらに含み、
    前記半導体材料の第１の単結晶層を形成することが、前記複数の空孔内に材料を堆積させることを含む、請求項２０に記載の方法。
  23. 請求項２０に記載の方法によって形成される、デバイス。
  24. グラフェン層を第１の基板上に形成すること；
    前記グラフェン層を前記第１の基板から第２の基板に転写すること；
    半導体層を前記グラフェン層上に堆積させること；
    ストレッサ層を前記半導体層上に堆積させることであって、前記ストレッサ層が、前記半導体層と前記グラフェン層の間に亀裂の伝播を引き起こす、前記堆積させること；及び
    可撓性テープを前記ストレッサ層上に配置すること；ならびに
    前記半導体層及び前記ストレッサ層を前記グラフェン層から前記可撓性テープで引き離すことを含む、
    半導体を加工する方法。
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