WO2022123872A1 - 半導体基板及びその製造方法 - Google Patents

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Abstract

半導体基板（１）は、ＳｉＣ単結晶基板（１０ＳＢ）と、ＳｉＣ単結晶基板１０ＳＢのＳｉ面上に配置された第１のグラッフェン層（１１ＧＲ１）と、第１のグラッフェン層を介してＳｉＣ単結晶基板の上方に形成されたＳｉＣエピタキシャル成長層（１２ＲＥ）と、ＳｉＣエピタキシャル成長層のＳｉ面上に配置された第２のグラッフェン層（１１ＧＲ２）とを備える。第２のグラッフェン層を介してＳｉＣエピタキシャル成長層上に仮接合されたＳｉＣ多結晶基板（１６Ｐ）を更に備える。ＳｉＣ単結晶基板は、ＳｉＣエピタキシャル成長層から剥離することで、再利用可能である。ＳｉＣエピタキシャル成長層のＣ面にＣＶＤ成長されたＳｉＣ多結晶成長層（１８ＰＣ）を更に備え、ＳｉＣエピタキシャル成長層は、ＳｉＣ多結晶成長層に転写される。生産性、信頼性、量産性の向上が可能な半導体基板を提供する。

Description

半導体基板及びその製造方法
　本実施の形態は、半導体基板及びその製造方法に関する。
　近年、Ｓｉ半導体やＧａＡｓ半導体に比べてバンドギャップエネルギーが広く、高電界耐圧性能を有するため、高耐圧化、大電流化、低オン抵抗化、高効率化、低消費電力化、高速スイッチング等を実現できるシリコンカーバイド（ＳｉＣ：Silicon Carbide:炭化ケイ素）半導体が注目されている。
　ＳｉＣウェハを形成する方法としては、例えば、昇華法によるＳｉＣ単結晶基板上に化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法でＳｉＣエピタキシャル成長層を形成する方法や、ＳｉＣのＣＶＤ多結晶基板に対して昇華法によるＳｉＣ単結晶基板を貼付け、更にＳｉＣ単結晶基板上にＣＶＤ法でＳｉＣエピタキシャル成長層を形成する方法等がある。
　従来、電力制御の用途にショットキーバリアダイオード（Schottky Barrier Diode：ＳＢＤ）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のようなＳｉＣ製のデバイスが提供されている。
特許第６２０６７８６号公報 特開２０１９－２１０１６１号公報 米国特許第８９１６４５１号明細書 国際公開第２０１７／０４４５７７号
　このようなＳｉＣ系デバイスが形成されるＳｉＣ半導体基板は、製造コストを低減したり所望の物性を提供したりするために、多結晶のＳｉＣ半導体基板に単結晶のＳｉＣ半導体基板を貼り合わせて作製されることがあった。
　多結晶のＳｉＣ半導体基板に単結晶のＳｉＣ半導体基板を貼り合わせる技術では、多結晶のＳｉＣ半導体基板に貼り付けた単結晶のＳｉＣ半導体基板の上にエピタキシャル層を成長させるため、高品質な単結晶のＳｉＣ半導体基板を多結晶のＳｉＣ半導体基板に無欠陥で貼り付ける必要があった。しかしながら、単結晶のＳｉＣ半導体基板を多結晶のＳｉＣ半導体基板に常温接合や拡散接合で貼り付けるために必要な表面粗さを確保する研磨加工が高コストになり、接合界面に発生する欠陥により歩留まりが低下することがあった。
　上記技術を活用するのは、ＳｉＣデバイスがＳｉＣのＳｉ面に形成されることが前提となっており、仮接合・剥離・搬送・転写といった工程を避けることができず、これらの工程がそれぞれ課題となっている。また、単結晶を多結晶に張り付けるため、界面にボイドの発生や、界面抵抗の増大が課題である。また、数μｍの薄膜を転写する必要があり、仮接合材の選定、薄膜転写技術、薄膜と基板の接合技術が課題である。
　本実施の形態は、生産性、信頼性、量産性の向上が可能な半導体基板及びその製造方法を提供する。
　本開示の一態様によれば、ＳｉＣ単結晶基板と、前記ＳｉＣ単結晶基板のＳｉ面上に配置された第１のグラッフェン層と、前記第１のグラッフェン層を介して前記ＳｉＣ単結晶基板の上方に配置されたエピタキシャル成長層と、前記エピタキシャル成長層のＳｉ面上に配置された第２のグラッフェン層とを備える、半導体基板が提供される。
　本開示の他の態様によれば、基礎となる単結晶基板のＳｉ面に第１のグラッフェン層を形成する工程と、前記第１のグラッフェン層を介して単結晶のＳｉＣ半導体で形成された第１層をエピタキシャル成長させる工程と、前記第１層のＳｉ面上に第２のグラッフェン層を形成する工程と、前記第２のグラッフェン層を介して多結晶ＳｉＣ半導体基板を形成する工程と、前記基礎となる単結晶基板を前記第１のグラッフェン層から剥離する工程と、前記第１のグラッフェン層を除去し、前記第１層のＣ面を露出する工程と、前記第１層のＣ面上にＳｉＣ多結晶成長層を形成する工程と、前記多結晶ＳｉＣ半導体基板を剥離する工程と、前記第２のグラッフェン層を除去する工程とを含む、半導体基板の製造方法が提供される。
　本実施の形態によれば、生産性、信頼性、量産性の向上が可能な半導体基板及びその製造方法を提供することができる。
（ａ）実施の形態に係る半導体基板の第１の断面図、（ｂ）実施の形態に係る半導体基板の第２の断面図。 実施の形態に係る半導体基板の第３の断面図。 （ａ）実施の形態に係る半導体基板の第４の断面図、（ｂ）実施の形態に係る半導体基板の第５の断面図。 （ａ）実施の形態に係る半導体基板の第５の断面図、（ｂ）実施の形態に係る半導体基板の第６の断面図。 実施の形態に係る半導体基板の第７の断面図。 （ａ）実施の形態に係る半導体基板の第８の断面図、（ｂ）実施の形態に係る半導体基板の第９の断面図。 （ａ）比較例に係る半導体基板の第１の断面図、（ｂ）比較例に係る半導体基板の第２の断面図。 （ａ）比較例に係る半導体基板の第３の断面図、（ｂ）比較例に係る半導体基板の第４の断面図、（ｃ）比較例に係る半導体基板の第５の断面図。 実施の形態に係る半導体基板の製造方法に適用可能な焼結ＳｉＣ基板の製造装置の模式図。 実施の形態に係る半導体基板の製造方法に適用可能なグラッフェン層であって、複数層積層化された構成を備える例の鳥瞰図。 実施の形態に係る半導体基板を用いて作製したショットキーバリアダイオードの断面図。 実施の形態に係る半導体基板を用いて作製したトレンチゲート型ＭＯＳＦＥＴの断面図。 実施の形態に係る半導体基板を用いて作製したプレーナゲート型ＭＯＳＦＥＴの断面図。 （ａ）ＳｉＣの結晶面を説明する平面図、（ｂ）ＳｉＣの結晶面を説明する側面図。 実施の形態に係る半導体基板（ウェハ）の鳥瞰図。 （ａ）実施の形態に係る半導体基板のＳｉＣエピタキシャル基板に適用可能な４Ｈ－ＳｉＣ結晶のユニットセルの鳥瞰図、（ｂ）４Ｈ－ＳｉＣ結晶の２層部分の構成図、（ｃ）４Ｈ－ＳｉＣ結晶の４層部分の構成図。 図１６（ａ）に示す４Ｈ－ＳｉＣ結晶のユニットセルを（０００１）面の真上から見た構成図。
　次に、図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。図面は模式的なものである。また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、部品の材質、形状、構造、配置等を特定するものではない。実施の形態は、種々の変更を加えることができる。
　以下の実施の形態の説明において、［Ｃ］はＳｉＣのＣ面であることを示し、［Ｓ］はＳｉＣのＳｉ面であることを示す。
　（半導体基板）
　本実施の形態に係る半導体基板は、図１（ｂ）に示すように、ＳｉＣ単結晶基板（ＳｉＣＳＢ）１０ＳＢと、ＳｉＣ単結晶基板１０ＳＢのＳｉ面上に配置された第１のグラッフェン層（ＧＲ１）１１ＧＲ１と、第１のグラッフェン層１１ＧＲ１を介してＳｉＣ単結晶基板１０ＳＢの上方に配置されたエピタキシャル成長層（ＳｉＣ－ｅｐｉ）１２ＲＥと、エピタキシャル成長層１２ＲＥのＳｉ面上に形成された第２のグラッフェン層（ＧＲ２）１１ＧＲ２とを備える。
　本実施の形態に係る半導体基板は、図２に示すように、第２のグラッフェン層１１ＧＲ２を介してエピタキシャル成長層上に仮接合されたＳｉＣ多結晶基板（ＳｉＣ－ｐｏｌｙＳＢ）１６Ｐを更に備える。
　また、エピタキシャル成長層１２ＲＥは、第１のグラッフェン層１１ＧＲ１を介してＳｉＣ単結晶基板１０ＳＢ上にリモートエピタキシャル成長により形成される。
　また、ＳｉＣ多結晶基板１６Ｐは、焼結ＳｉＣ基板又はＣＶＤ基板を備える。
　ＳｉＣ単結晶基板１０ＳＢは、エピタキシャル成長層１２ＲＥから剥離することで、再利用可能である。
　本実施の形態に係る半導体基板は、図４（ｂ）に示すように、エピタキシャル成長層１２ＲＥのＣ面にＣＶＤ成長されたＳｉＣ多結晶成長層（ＳｉＣ－ｐｏｌｙＣＶＤ）１８ＰＣを更に備え、エピタキシャル成長層１２ＲＥは、ＳｉＣ多結晶成長層１８ＰＣに転写される。
　（半導体基板の製造方法）
　本実施の形態に係る半導体基板の製造方法について説明する。
　（Ａ）まず、図１（ａ）に示すように、ＳｉＣ単結晶基板（ＳｉＣＳＢ）１０ＳＢのＳｉ面上に第１のグラッフェン層（ＧＲ１）１１ＧＲ１を形成後、ＳｉＣエピタキシャル成長層（ＳｉＣ－ｅｐｉ）１２ＲＥを形成する。ここで、ＳｉＣエピタキシャル成長層１２ＲＥは、ＳｉＣ単結晶基板１０ＳＢのＳｉ面上に第１のグラッフェン層１１ＧＲ１を介して、リモートエピタキシャル成長技術を用いて形成される。リモートエピタキシャル成長技術により、ＳｉＣエピタキシャル成長層１２ＲＥの第１のグラッフェン層１１ＧＲ１と接する面はＣ面となり、ＳｉＣエピタキシャル成長層１２ＲＥの表面はＳｉ面となる。また、第１のグラッフェン層１１ＧＲ１は、１層で形成されていても良く、２～３層程度の数層積層されて形成されていても良い。第１のグラッフェン層１１ＧＲ１は、ＳｉＣ単結晶基板１０ＳＢを例えば、約１３００℃～１７００℃程度でアニール処理することでＳｉＣ単結晶基板１０ＳＢのＳｉ面上に熱分解により形成可能である。また、第１のグラッフェン層１１ＧＲ１は、ＳｉＣ単結晶基板１０ＳＢ上にＣＶＤで積層して形成しても良い。ＳｉＣ単結晶基板１０ＳＢは、例えば、４Ｈ－ＳｉＣ基板であり、その厚さは、例えば約３００μｍ～６００μｍ程度である。
　（Ｂ）次に、図１（ｂ）に示すように、ＳｉＣエピタキシャル成長層１２ＲＥのＳｉ面上に第２のグラッフェン層（ＧＲ２）１１ＧＲ２を形成する。第２のグラッフェン層１１ＧＲ２は、第１のグラッフェン層１１ＧＲ１と同様に、ＳｉＣエピタキシャル成長層１２ＲＥを例えば、約１３００℃～１７００℃程度でアニール処理することでＳｉＣエピタキシャル成長層１２ＲＥ上に熱分解により形成可能である。また、第２のグラッフェン層１１ＧＲ２は、ＳｉＣエピタキシャル成長層１２ＲＥ上にＣＶＤで積層して形成しても良い。
　（Ｃ）次に、図２に示すように、第２のグラッフェン層１１ＧＲ２上に、安価なＳｉＣ多結晶基板（ＳｉＣ－ｐｏｌｙＳＢ）１６Ｐを貼り付けることで形成する。第２のグラッフェン層１１ＧＲ２とＳｉＣ多結晶基板（ＳｉＣ－ｐｏｌｙＳＢ）１６Ｐとの接続は、第２のグラッフェン層１１ＧＲ２の表面の平均粗さＲaが１ｎｍ以下であれば、容易に接合可能である。また、第２のグラッフェン層１１ＧＲ２の表面に粗さがある場合には、第２のグラッフェン層１１ＧＲ２とＳｉＣ多結晶基板（ＳｉＣ－ｐｏｌｙＳＢ）１６Ｐとの間に圧力を加えても良い。また、ＳｉＣ多結晶基板１６Ｐは、焼結ＳｉＣ基板で形成可能である。また、ＳｉＣ多結晶基板１６Ｐは、ＣＶＤＳｉＣ基板を適用しても良い。ＳｉＣ多結晶基板１６Ｐの厚さは、例えば約３００μｍ～６００μｍ程度である。尚、ＳｉＣ多結晶基板１６Ｐは、デバイスのサブストレート層となるため、縦型構造のデバイスでは、オン抵抗に関係する。ＳｉＣ多結晶基板１６Ｐの厚さを低減することで、直列抵抗を低減し、オン抵抗を低減することができる。したがって、ＳｉＣ多結晶基板１６Ｐの厚さを約１００μｍ程度としても良い。
　（Ｄ）次に、図３（ａ）に示すように、ＳｉＣ単結晶基板１０ＳＢを剥離する。具体的には、ＳｉＣ多結晶基板１６Ｐ／第２のグラッフェン層１１ＧＲ２／ＳｉＣエピタキシャル成長層１２ＲＥ／第１のグラッフェン層１１ＧＲ１側を固定し、せん断方向に力を加えることによって、ＳｉＣ単結晶基板１０ＳＢを剥離することが可能である。第１のグラッフェン層１１ＧＲ１は、ＳｉＣ単結晶基板１０ＳＢの表面とファンデルワールス力によって結合されているため、せん断方向に力を加えることによって、容易に剥離することが可能である。図３（ｂ）は、剥離されたＳｉＣ単結晶基板１０ＳＢの断面図である。剥離されたＳｉＣ単結晶基板１０ＳＢの表面はＳｉ面を備え、裏面はＣ面を備える。ＳｉＣ単結晶基板１０ＳＢは、第１のグラッフェン層１１ＧＲ１と容易に剥離可能である。剥離されたＳｉＣ単結晶基板１０ＳＢの表面は清浄なＳｉ面を備える。このため、剥離されたＳｉＣ単結晶基板１０ＳＢは、図１（ａ）に示すＳｉＣ単結晶基板（ＳｉＣＳＢ）１０ＳＢとして再利用可能である。
　（Ｅ）次に、図４（ａ）に示すように、第１のグラッフェン層１１ＧＲ１をエッチングにより除去する。第１のグラッフェン層１１ＧＲ１のエッチング工程では、例えば酸素プラズマによるプラズマアッシャーを適用可能である。酸素プラズマにより第１のグラッフェン層１１ＧＲ１がエッチングされたＳｉＣエピタキシャル成長層１２ＲＥのＣ面は、表面が酸化され、凹凸が発生するため、ＨＦによるウェットエッチングを実施する。ここで、ＳｉＣエピタキシャル成長層１２ＲＥのＣ面は、上記のウェットエッチング工程により、表面の平均粗さＲaは、例えば、約１ｎｍ以下である。
　（Ｆ）次に、図４（ｂ）に示すように、ＳｉＣエピタキシャル成長層１２ＲＥのＣ面に対して、ＳｉＣ多結晶成長層（ＳｉＣ－ｐｏｌｙＣＶＤ）１８ＰＣを形成する。ＳｉＣ多結晶成長層１８ＰＣは、例えば、ＣＶＤ技術により形成可能である。ＳｉＣ多結晶成長層１８ＰＣは、３Ｃ（立方晶）構造を有する。ここで、ＳｉＣ多結晶成長層１８ＰＣの厚さは、例えば、約２００μｍ～約５００μｍであり、ＳｉＣエピタキシャル成長層１２ＲＥの厚さは、例えば、約４μｍ～約１００μｍである。ＳｉＣエピタキシャル成長層１２ＲＥのＣ面に対して、ＳｉＣ多結晶成長層１８ＰＣを形成することによって、デバイスウェハ構造のサブストレート層を形成している。ＳｉＣエピタキシャル成長層１２ＲＥのＣ面は、デバイスウェハ構造の裏面になるため、表面の平坦性はあまり要求されない。このため、簡単な研磨処理でＳｉＣ多結晶成長層１８ＰＣを形成することができる。
　（Ｇ）尚、図５に示すように、ＳｉＣエピタキシャル成長層１２ＲＥのＣ面に対して、高濃度ドープ層１２ＲＥＮを形成しても良い。高濃度ドープ層１２ＲＥＮにより、ＳｉＣエピタキシャル成長層１２ＲＥ中に広がる空乏層の広がりを抑制し、かつＳｉＣエピタキシャル成長層１２ＲＥのＣ面に形成されるＳｉＣ多結晶成長層（ＣＶＤ）１８ＰＣとのオーミックコンタクトを容易に形成することができる。
　高濃度ドープ層１２ＲＥＮは、例えば高ドーズ量のイオン注入技術を用いて形成可能である。高濃度ドープ層１２ＲＥＮは、例えばｎ型半導体の場合、ハイドーズ量でリン（Ｐ）のイオン注入で形成される。Ｐイオン注入で形成する場合には、ＳｉＣエピタキシャル成長層１２ＲＥのＰイオン注入されたＣ面の結晶性への影響は存在するが、デバイス面となるＳｉ面は、既に形成されており、Ｓｉ面の結晶性は温存される。
　一方、高濃度ドープ層１２ＲＥＮは、図１（ａ）に示される、ＳｉＣエピタキシャル成長層（ＳｉＣ－ｅｐｉ）１２ＲＥの形成時に、初期段階で高濃度窒素（Ｎ）ドープのエピタキシャル成長層を形成することで、形成しても良い。高濃度窒素（Ｎ）ドープのエピタキシャル成長層では、格子定数の不整合により結晶性への影響は存在するが、エピタキシャル成長の初期段階でオートドーピングにより形成されるため、工程は容易である。
　（Ｈ）次に、図６（ａ）に示すように、図４（ｂ）に示された構造において、第２のグラッフェン層１１ＧＲ２／ＳｉＣエピタキシャル成長層１２ＲＥ／ＳｉＣ多結晶成長層１８ＰＣ側を固定し、ＳｉＣ多結晶基板１６Ｐを剥離する。ＳｉＣ多結晶基板１６Ｐは、第２のグラッフェン層１１ＧＲ２を介してＳｉＣエピタキシャル成長層１２ＲＥと結合されているため、容易に剥離することができる。第２のグラッフェン層１１ＧＲ２は、ＳｉＣ多結晶基板１６Ｐの表面とファンデルワールス力によって結合されているため、せん断方向に力を加えることによって、容易に剥離することが可能である。
　（Ｉ）次に、図６（ｂ）に示すように、ＳｉＣエピタキシャル成長層１２ＲＥのＳ面に形成された第２のグラッフェン層１１ＧＲ２をエッチングにより除去する。第２のグラッフェン層１１ＧＲ２のエッチング工程でも、例えば酸素プラズマを適用可能である。酸素プラズマによりエッチングされたＳｉＣエピタキシャル成長層１２ＲＥのＳ面は、表面が酸化され、凹凸が発生するため、ＨＦによるウェットエッチングを実施する。ここで、ＳｉＣエピタキシャル成長層１２ＲＥのＳ面は、上記のウェットエッチング工程により、表面粗さＲaは、例えば、約１ｎｍ以下である。
　以上の工程により、本実施の形態に係る半導体基板１を形成することができる。
　本実施の形態に係る半導体基板１は、図６（ｂ）に示すように、ＳｉＣエピタキシャル成長層１２ＲＥと、ＳｉＣエピタキシャル成長層１２ＲＥのＣ面に形成されたＳｉＣ多結晶成長層１８ＰＣとを備える。
　本実施の形態によれば、ＳｉＣ系デバイスで必要なＳｉ面の形成をリモートエピタキシャル成長技術を適用しても剥離・転写・接合という工程を削減することができる。
　本実施の形態に係る半導体基板の製造方法によれば、薄膜転写技術が不要となり、薄膜転送用の仮接合材が不要となり、低コスト化を図ることができる。
　本実施の形態によれば、基板接合技術を適用しないため、ボイドレスによる界面信頼性の改善を図ることができる。
　本実施の形態に係る半導体基板の製造方法によれば、種基板の再利用にも有効であり、再利用時の基板品質の高い半導体基板及びその製造方法を提供することができる。
　本実施の形態に係る半導体基板の製造方法によれば、種基板の再利用回数を増やすことができ、低コスト化を図ることができる。
　（比較例）
　比較例に係る半導体基板及びその製造方法について説明する。
　（Ａ）まず、図７（ａ）に示すように、ＳｉＣ単結晶基板（ＳｉＣＳＢ）１０ＳＢのＳｉ面上にグラッフェン層（ＧＲ）１１ＧＲを形成する。
　（Ｂ）次に、図７（ｂ）に示すように、グラッフェン層１１ＧＲ上に、ＳｉＣエピタキシャル成長層（ＳｉＣ－ｅｐｉ）１２を形成する。ここで、ＳｉＣエピタキシャル成長層１２は、ＳｉＣ単結晶基板１０ＳＢのＳｉ面上にグラッフェン層１１ＧＲを介して、リモートエピタキシャル成長技術を用いて形成される。リモートエピタキシャル成長技術により、ＳｉＣエピタキシャル成長層１２のグラッフェン層１１ＧＲと接する面はＣ面となり、ＳｉＣエピタキシャル成長層１２の表面はＳｉ面となる。
　（Ｃ）次に、図８（ａ）に示すように、ＳｉＣエピタキシャル成長層１２上にハンドリング層（ＨＬ）１３を形成後、ＳｉＣエピタキシャル成長層１２を剥離する。
　（Ｄ）剥離された基板は、図８（ｂ）に示すように、ＳｉＣ単結晶基板１０ＳＢと、ＳｉＣ単結晶基板１０ＳＢ上に配置されたグラッフェン層（ＧＲ）１１ＧＲとを備える。このため、剥離された基板は、図７（ａ）に示すように、初期基板として再利用可能である。
　（Ｅ）次に、ＳｉＣエピタキシャル成長層１２及びハンドリング層（ＨＬ）１３は搬送され、図８（ｃ）に示すように、ハンドリング層（ＨＬ）を安価なホストウェハ（ＨＷ）１５に転写する。具体的には、図８（ａ）に示すＳｉＣエピタキシャル成長層１２のＣ面にホストウェハ（ＨＷ）１５を貼り付けた後、ハンドリング層（ＨＬ）１３をＳｉＣエピタキシャル成長層１２から剥離する。結果として、比較例に係る半導体基板１Ａは、ホストウェハ１５と、ホストウェハ（ＨＷ）１５上に配置されたＳｉＣエピタキシャル成長層１２とを備える。ＳｉＣエピタキシャル成長層１２のホストウェハ（ＨＷ）１５と接する面はＣ面であり、ＳｉＣエピタキシャル成長層１２の表面は、Ｓｉ面となる。
　比較例に係る半導体基板の製造方法においては、ＳｉＣエピタキシャル成長層１２ＲＥを仮接合・剥離・搬送・転写といった工程で扱う必要があり、生産性・信頼性・量産性に課題がある。特にＳｉＣデバイスは一般的にＳｉ面に形成されるため、これらの工程を避けることができない。
　一方、本実施の形態に係る半導体基板の製造方法においては、ＳｉＣエピタキシャル成長層１２ＲＥのＳｉ面上に第２のグラッフェン層１１ＧＲ２を形成後、仮のＳｉＣ多結晶基板１６Ｐを形成し、その後、ＳｉＣ単結晶基板１０ＳＢを剥離して、ＳｉＣ単結晶基板１０ＳＢを再利用可能にしている。また、ＳｉＣエピタキシャル成長層１２ＲＥのＣ面にＳｉＣ多結晶成長層１８ＰＣを形成し、エピタキシャル成長層１２ＲＥは、ＳｉＣ多結晶成長層１８ＰＣに転写される。
　（ＳｉＣ焼結体の製造装置）
　実施の形態に係る半導体基板の製造方法において、ＳｉＣ多結晶基板１６Ｐは、焼結ＳｉＣ基板で形成可能である。
　実施の形態に係る半導体基板の製造方法に適用可能な焼結ＳｉＣ基板の製造装置５００は、模式的に図９に示すように表される。製造装置５００の内部５００Ａは、数Ｐａ程度の真空雰囲気若しくはＡｒ／Ｎ2ガス置換されている。
　製造装置５００は、ホットプレス焼結(ＨＰ:Hot Press))による固体圧縮焼結法を採用している。粉体若しくは固体のＳｉＣ多結晶体材料を充填したグラファイト(黒鉛)製焼結型のグラファイトダイ９００を、加圧しながら加熱する。グラファイトダイ９００には、熱電対若しくは放射温度計９２０が収納されている。
　グラファイトダイ９００は、グラファイトバンチ８００Ａ・８００Ｂ及びグラファイトスペーサ７００Ａ・７００Ｂを介して加圧軸６００Ａ・６００Ｂに接続されている。加圧軸６００Ａ・６００Ｂ間に加圧することにより、ＳｉＣ多結晶体材料を加圧・加熱する。加熱温度は、例えば、最大約１５００℃程度であり、加圧圧力Ｐは、例えば、最大約２８０ＭＰａ程度である。尚、ホットプレス焼結(ＨＰ)以外には、例えば、放電プラズマ焼結（ＳＰＳ：Spark Plasma Sintering）を適用して良い。
　製造装置５００によれば、加熱範囲が限定されるため、電気炉等の雰囲気加熱よりも急速昇温・冷却が可能である(数分～数時間)。加圧ならびに急速昇温により、粒成長を抑制した緻密なＳｉＣ焼結体の作製が可能である。また、焼結だけでなく、焼結接合・多孔質体燒結等にも適用可能である。
　実施の形態に係る半導体基板１の製造方法に適用可能なグラッフェン層１１ＧＲ１、１１ＧＲ２等は、単層構造であっても良く、複数層積層化された構成を備えていても良い。実施の形態に係る半導体基板の製造方法に適用可能なグラッフェン層であって、複数層積層化された構成を備える例の鳥瞰図は、図１０に示すように表される。
　複数層積層化された構成を備えるグラッフェン層１１ＧＦは、図１０に示すように、グラファイトシートＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎの積層構造を備える。ｎ層からなる各面のグラファイトシートＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎは、１つの積層結晶構造の中に多数の六方晶系の炭素（Ｃ）の共有結合を有し、各面のグラファイトシートＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎ間がファンデルワールス力によって結合される。
　実施の形態に係る半導体基板１は、例えば、各種ＳｉＣ半導体素子の製造に利用することができる。以下では、それらの一例として、ＳｉＣーＳＢＤ、ＳｉＣトレンチゲート（Ｔ：Trench）型ＭＯＳＦＥＴ、及びＳｉＣプレーナゲート型ＭＯＳＦＥＴの例を説明する。
　（ＳｉＣ－ＳＢＤ）
　実施の形態に係る半導体基板を用いて作製した半導体装置として、ＳｉＣ－ＳＢＤ２１は、図１１に示すように、ＳｉＣ多結晶成長層（ＣＶＤ）１８ＰＣとＳｉＣエピタキシャル成長層１２ＲＥとからなる半導体基板１を備える。尚、ＳｉＣ多結晶成長層１８ＰＣとＳｉＣエピタキシャル成長層１２ＲＥとの間に、高濃度ドープ層１２ＲＥＮを介在させても良い。ここで、高濃度ドープ層１２ＲＥＮにより、ＳｉＣエピタキシャル成長層１２ＲＥ中に広がる空乏層の広がりを抑制し、かつＳｉＣエピタキシャル成長層１２ＲＥのＣ面に形成されるＳｉＣ多結晶成長層１８ＰＣとのオーミックコンタクトを容易に形成することができる。ＳｉＣエピタキシャル成長層１２ＲＥはドリフト層、高濃度ドープ層１２ＲＥＮはバッファ層、ＳｉＣ多結晶成長層１８ＰＣはサブストレート層となる。
　ＳｉＣ多結晶成長層１８ＰＣは、ｎ+型（不純物密度が、例えば、約１×１０18ｃｍ-3～約１×１０21ｃｍ-3）にドーピングされ、ＳｉＣエピタキシャル成長層１２ＲＥは、ｎ-型（不純物密度が、例えば、約５×１０14ｃｍ-3～約５×１０16ｃｍ-3）にドーピングされている。高濃度ドープ層１２ＲＥＮは、ＳｉＣエピタキシャル成長層１２ＲＥよりも高濃度にドーピングされている。
　また、ＳｉＣエピタキシャル成長層１２ＲＥは、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、又は２Ｈ－ＳｉＣのいずれかの結晶構造を備えていても良い。
　ｎ型ドーピング不純物としては、例えば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を適用可能である。
　ｐ型ドーピング不純物としては、例えば、Ｂ（ボロン）、Ａｌ（アルミニウム）、ＴＭＡ等を適用可能である。
　ＳｉＣ多結晶成長層１８ＰＣの裏面（（０００－１）Ｃ面）は、その全域を覆うようにカソード電極２２を備え、カソード電極２２はカソード端子Ｋに接続される。
　また、ＳｉＣエピタキシャル成長層１２の表面１００（例えば、（０００１）Ｓｉ面）は、ＳｉＣエピタキシャル成長層１２ＲＥの一部を活性領域２３として露出させるコンタクトホール２４を備え、活性領域２３を取り囲むフィールド領域２５には、フィールド絶縁膜２６が形成されている。
　フィールド絶縁膜２６は、ＳｉＯ2（酸化シリコン）からなるが、窒化シリコン（ＳｉＮ）等、他の絶縁物からなっていてもよい。このフィールド絶縁膜２６上には、アノード電極２７が形成され、アノード電極２７はアノード端子Ａに接続される。
　ＳｉＣエピタキシャル成長層１２の表面１００近傍（表層部）には、アノード電極２７に接するようにｐ型のＪＴＥ（Junction Termination Extension）構造２８が形成されている。ＪＴＥ構造２８は、フィールド絶縁膜２６のコンタクトホール２４の内外に跨るように、コンタクトホール２４の輪郭に沿って形成されている。
　（ＳｉＣ－ＴＭＯＳＦＥＴ）
　実施の形態に係る半導体基板を用いて作製した半導体装置として、トレンチゲート型ＭＯＳＦＥＴ３１は、図１２に示すように、ＳｉＣ多結晶成長層１８ＰＣとＳｉＣエピタキシャル成長層１２ＲＥとからなる半導体基板１を備える。尚、ＳｉＣ多結晶成長層１８ＰＣとＳｉＣエピタキシャル成長層１２ＲＥとの間に、高濃度ドープ層１２ＲＥＮを介在させても良い。ここで、高濃度ドープ層１２ＲＥＮにより、ＳｉＣエピタキシャル成長層１２ＲＥ中に広がる空乏層の広がりを抑制し、かつＳｉＣエピタキシャル成長層１２ＲＥのＣ面に形成されるＳｉＣ多結晶成長層１８ＰＣとのオーミックコンタクトを容易に形成することができる。ＳｉＣエピタキシャル成長層１２ＲＥはドリフト層、高濃度ドープ層１２ＲＥＮはバッファ層、ＳｉＣ多結晶成長層１８ＰＣはサブストレート層となる。
　ＳｉＣ多結晶成長層１８ＰＣは、ｎ+型（不純物密度が、例えば、約１×１０18ｃｍ-3～約１×１０21ｃｍ-3）にドーピングされ、ＳｉＣエピタキシャル成長層１２ＲＥは、ｎ-型（不純物密度が、例えば、約５×１０14ｃｍ-3～約５×１０16ｃｍ-3）にドーピングされている。高濃度ドープ層１２ＲＥＮは、ＳｉＣエピタキシャル成長層１２ＲＥよりも高濃度にドーピングされている。
　また、ＳｉＣエピタキシャル成長層１２ＲＥは、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、又は２Ｈ－ＳｉＣのいずれかの結晶構造を備えていても良い。
　ｎ型ドーピング不純物としては、例えば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を適用可能である。
　ｐ型ドーピング不純物としては、例えば、Ｂ（ボロン）、Ａｌ（アルミニウム）、ＴＭＡ等を適用可能である。
　ＳｉＣ多結晶成長層１８ＰＣの裏面（（０００－１）Ｃ面）は、その全域を覆うようにドレイン電極３２を備え、ドレイン電極３２はドレイン端子Ｄに接続される。
　ＳｉＣエピタキシャル成長層１２ＲＥの表面１００（（０００１）Ｓｉ面）近傍（表層部）には、ｐ型（不純物密度が、例えば、約１×１０16ｃｍ-3～約１×１０19ｃｍ-3）のボディ領域３３が形成されている。ＳｉＣエピタキシャル成長層１２ＲＥにおいて、ボディ領域３３に対してＳｉＣ多結晶成長層１８ＰＣ側の部分は、ＳｉＣエピタキシャル成長層ＲＥのままの状態が維持された、ｎ-型のドレイン領域３４（１２ＲＥ）である。
　ＳｉＣエピタキシャル成長層１２ＲＥには、ゲートトレンチ３５が形成されている。ゲートトレンチ３５は、ＳｉＣエピタキシャル成長層１２ＲＥの表面１００からボディ領域３３を貫通し、その最深部がドレイン領域３４（１２ＲＥ）に達している。
　ゲートトレンチ３５の内面及びＳｉＣエピタキシャル成長層１２ＲＥの表面１００には、ゲートトレンチ３５の内面全域を覆うようにゲート絶縁膜３６が形成されている。そして、ゲート絶縁膜３６の内側を、たとえばポリシリコンで充填することによって、ゲートトレンチ３５内にゲート電極３７が埋設されている。ゲート電極３７には、ゲート端子Ｇが接続されている。
　ボディ領域３３の表層部には、ゲートトレンチ３５の側面の一部を形成するｎ+型のソース領域３８が形成されている。
　また、ＳｉＣエピタキシャル成長層１２には、その表面１００からソース領域３８を貫通し、ボディ領域３３に接続されるｐ+型（不純物密度が、例えば、約１×１０18ｃｍ-3～約１×１０21ｃｍ-3）のボディコンタクト領域３９が形成されている。
　ＳｉＣエピタキシャル成長層１２ＲＥ上には、ＳｉＯ2からなる層間絶縁膜４０が形成されている。層間絶縁膜４０に形成されたコンタクトホール４１を介して、ソース電極４２がソース領域３８及びボディコンタクト領域３９に接続されている。ソース電極４２には、ソース端子Ｓが接続されている。
　ソース電極４２とドレイン電極３２との間（ソース－ドレイン間）に所定の電位差を発生させた状態で、ゲート電極３７に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極３７からの電界によりボディ領域３３におけるゲート絶縁膜３６との界面近傍にチャネルを形成することができる。これにより、ソース電極４２とドレイン電極３２との間に電流を流すことができ、ＳｉＣ－ＴＭＯＳＦＥＴ３１をオン状態にさせることができる。
　（ＳｉＣプレーナゲート型ＭＯＳＦＥＴ）
　実施の形態に係る半導体基板１を用いて作製した半導体装置として、プレーナゲート型ＭＯＳＦＥＴ５１は、図１３に示すように、ＳｉＣ多結晶成長層１８ＰＣとＳｉＣエピタキシャル成長層１２ＲＥとからなる半導体基板１を備える。尚、ＳｉＣ多結晶成長層１８ＰＣとＳｉＣエピタキシャル成長層１２ＲＥとの間に、高濃度ドープ層１２ＲＥＮを介在させても良い。ここで、高濃度ドープ層１２ＲＥＮにより、ＳｉＣエピタキシャル成長層１２ＲＥ中に広がる空乏層の広がりを抑制し、かつＳｉＣエピタキシャル成長層１２ＲＥのＣ面に形成されるＳｉＣ多結晶成長層１８ＰＣとのオーミックコンタクトを容易に形成することができる。ＳｉＣエピタキシャル成長層１２ＲＥはドリフト層、高濃度ドープ層１２ＲＥＮはバッファ層、ＳｉＣ多結晶成長層１８ＰＣはサブストレート層となる。
　ＳｉＣ多結晶成長層１８ＰＣは、ｎ+型（不純物密度が、例えば、約１×１０18ｃｍ-3～約１×１０21ｃｍ-3）にドーピングされ、ＳｉＣエピタキシャル成長層１２は、ｎ-型（不純物密度が、例えば、約５×１０14ｃｍ-3～約５×１０16ｃｍ-3）にドーピングされている。
　また、ＳｉＣエピタキシャル成長層１２は、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、又は２Ｈ－ＳｉＣのいずれかの結晶構造を備えていても良い。
　ｎ型ドーピング不純物としては、例えば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を適用可能である。
　ｐ型ドーピング不純物としては、例えば、Ｂ（ボロン）、Ａｌ（アルミニウム）、ＴＭＡ等を適用可能である。
　ＳｉＣ単結晶基板１０ＳＢの裏面（（０００－１）Ｃ面）には、全域を覆うようにドレイン電極５２が形成され、ドレイン電極５２には、ドレイン端子Ｄが接続されている。
　ＳｉＣエピタキシャル成長層１２ＲＥの表面１００（（０００１）Ｓｉ面）近傍（表層部）には、ｐ型（不純物密度が、例えば、約１×１０16ｃｍ-3～約１×１０19ｃｍ-3）のボディ領域５３がウェル状に形成されている。ＳｉＣエピタキシャル成長層１２ＲＥにおいて、ボディ領域５３に対してＳｉＣ単結晶基板１０ＳＢ側の部分は、エピタキシャル成長後のままの状態が維持された、ｎ-型のドレイン領域５４（１２ＲＥ）である。
　ボディ領域５３の表層部には、ｎ+型のソース領域５５がボディ領域５３の周縁と間隔を空けて形成されている。
　ソース領域５５の内側には、ｐ+型（不純物密度が、例えば、約１×１０18ｃｍ-3～約１×１０21ｃｍ-3）のボディコンタクト領域５６が形成されている。ボディコンタクト領域５６は、ソース領域５５を深さ方向に貫通し、ボディ領域５３に接続されている。
　ＳｉＣエピタキシャル成長層１２ＲＥの表面１００には、ゲート絶縁膜５７が形成されている。ゲート絶縁膜５７は、ボディ領域５３におけるソース領域５５を取り囲む部分（ボディ領域５３の周縁部）及びソース領域５５の外周縁を覆っている。
　ゲート絶縁膜５７上には、たとえばポリシリコンからなるゲート電極５８が形成されている。ゲート電極５８は、ゲート絶縁膜５７を挟んでボディ領域５３の周縁部に対向している。ゲート電極５８には、ゲート端子Ｇが接続される。
　ＳｉＣエピタキシャル成長層１２ＲＥ上には、ＳｉＯ2からなる層間絶縁膜５９が形成されている。層間絶縁膜５９に形成されたコンタクトホール６０を介して、ソース電極６１がソース領域５５及びボディコンタクト領域５６に接続されている。ソース電極６１には、ソース端子Ｓが接続されている。
　ソース電極６１とドレイン電極５２との間（ソース－ドレイン間）に所定の電位差を発生させた状態で、ゲート電極５８に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極５８からの電界によりボディ領域５３におけるゲート絶縁膜５７との界面近傍にチャネルを形成することができる。これにより、ソース電極６１とドレイン電極５２との間に電流を流すことができ、プレーナゲート型ＭＯＳＦＥＴ５１をオン状態にさせることができる。
　以上、本実施形態を説明したが、他の形態で実施することもできる。
　また、例えば、図示は省略するが、実施の形態に係る半導体基板１を用いてＭＯＳキャパシタを製造することもできる。ＭＯＳキャパシタでは、歩留まり及び信頼性を向上させることができる。
　また、図示は省略するが、実施の形態に係る半導体基板１を用いてバイポーラトランジスタを製造することもできる。その他、実施形態に係る半導体基板１は、ＳｉＣ－ｐｎダイオード、ＳｉＣＩＧＢＴ、ＳｉＣ相補型ＭＯＳＦＥＴ等の製造に用いることもできる。また、本実施の形態の半導体基板１は、例えばＬＥＤ（light emitting diode）、半導体光増幅器（Semiconductor Optical Amplifier:ＳＯＡ）のような他の種類のデバイスにも適用することができる。
　（結晶面）
図１４は、ＳｉＣの結晶面を説明する図である。図１４（ａ）の平面図には１次オリフラ（orientation flat）２０１及び２次オリフラ２０２が形成されたＳｉＣウェハ２００のＳｉ面２１１が示されている。図１４（ｂ）の［－１１００］の方位から見た側面図では、上面に［０００１］の方位のＳｉ面２１１が形成され、下面に［０００－１］の方位のＣ面２１２が形成されている。
　実施の形態に係る半導体基板（ウェハ）１の模式的鳥瞰構成は、図１５に示すように、
ＳｉＣ多結晶成長層１８ＰＣと、ＳｉＣエピタキシャル成長層１２ＲＥとを備える。
　ＳｉＣ多結晶成長層１８ＰＣの厚さは、例えば、約２００μｍ～約５００μｍであり、ＳｉＣエピタキシャル成長層１２ＲＥの厚さは、例えば、約４μｍ～約１００μｍである。
　（結晶構造例）
　ＳｉＣエピタキシャル成長層１２ＲＥに適用可能な４Ｈ－ＳｉＣ結晶のユニットセルの模式的鳥瞰構成は、図１６（ａ）に示すように表され、４Ｈ－ＳｉＣ結晶の２層部分の模式的構成は、図１６（ｂ）に示すように表され、４Ｈ－ＳｉＣ結晶の４層部分の模式的構成は、図１６（ｃ）に示すように表される。
　また、図１６（ａ）に示す４Ｈ－ＳｉＣの結晶構造のユニットセルを（０００１）面の真上から見た模式的構成は、図１７に示すように表される。
　図１６（ａ）～図１６（ｃ）に示すように、４Ｈ－ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのＳｉ原子に対して４つのＣ原子が結合している。４つのＣ原子は、Ｓｉ原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つのＣ原子は、１つのＳｉ原子がＣ原子に対して［０００１］軸方向に位置し、他の３つのＣ原子がＳｉ原子に対して［０００－１］軸側に位置している。図１６（ａ）において、オフ角θは例えば、約４度以下である。
　［０００１］軸及び［０００－１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００－１］軸を法線とする面（六角柱の下面）が（０００－１）面（Ｃ面）である。
　また、［０００１］軸に垂直であり、かつ（０００１）面の真上から見た場合において六角柱の互いに隣り合わない頂点を通る方向がそれぞれ、ａ１軸［２－１－１０］、ａ２軸［－１２－１０］及びａ３軸［－１－１２０］である。
　図１７に示すように、ａ１軸とａ２軸との間の頂点を通る方向が［１１－２０］軸であり、ａ２軸とａ３軸との間の頂点を通る方向が［－２１１０］軸であり、ａ３軸とａ１軸との間の頂点を通る方向が［１－２１０］軸である。
　六角柱の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角柱の各側面の法線となる軸がそれぞれ、ａ１軸と［１１－２０］軸との間から時計回りに順に、［１０－１０］軸、［１－１００］軸、［０－１１０］軸、［－１０１０］軸、［－１１００］軸及び［０１－１０］軸である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面及び（０００－１）面に対して直角な結晶面である。
　ＳｉＣエピタキシャル成長層１２ＲＥは、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体、及びＩＩ－ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類を備えていても良い。
　また、ＳｉＣ単結晶基板１０ＳＢ及びＳｉＣエピタキシャル成長層１２ＲＥは、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、又は２Ｈ－ＳｉＣのいずれかの材料で構成されていても良い。
　また、ＳｉＣ単結晶基板１０ＳＢ及びＳｉＣエピタキシャル成長層１２ＲＥは、ＳｉＣ以外の他の材料系としては、ＧａＮ、ＢＮ、ＡｌＮ、Ａｌ2Ｏ3、Ｇａ2Ｏ3、ダイヤモンド、カーボン、及びグラファイトの群から選ばれる少なくとも１種類を備えていても良い。
　実施の形態に係る半導体基板を備える半導体装置は、ＳｉＣ系以外では、ＧａＮ系、ＡｌＮ系、酸化ガリウム系のＩＧＢＴ、ダイオード、ＭＯＳＦＥＴ、サイリスタのいずれかを備えていても良い。
　実施の形態に係る半導体基板を備える半導体装置は、ワンインワンモジュール、ツーインワンモジュール、フォーインワンモジュール、シックスインワンモジュール、セブンインワンモジュール、エイトインワンモジュール、トゥエルブインワンモジュール、又はフォーティーンインワンモジュールのいずれかの構成を備えていても良い。
　実施の形態に係る半導体基板によれば、基板材料としては、高コストなＳｉＣ単結晶基板の代わりに例えば、低コストなＳｉＣ多結晶成長層を利用可能である。
　[その他の実施の形態]
　上記のように、いくつかの実施の形態について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
　このように、本実施の形態は、ここでは記載していない様々な実施の形態等を含む。
　本実施の形態の半導体基板及びこの半導体基板を備える半導体装置は、ＩＧＢＴモジュール、ダイオードモジュール、ＭＯＳモジュール（ＳｉＣ、ＧａＮ、ＡｌＮ、酸化ガリウム）等の各種の半導体モジュール技術に利用することができ、電気自動車（ハイブリッド車を含む）・電車・産業用ロボット等の動力源として利用される電動モータを駆動するインバータ回路用パワーモジュール、また、太陽電池・風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力に変換するインバータ回路用パワーモジュール等幅広い応用分野に適用可能である。
１…半導体基板
１０ＳＢ…ＳｉＣ単結晶基板
１１ＧＲ１、１１ＧＲ２、１１ＧＦ…グラッフェン層
１２ＲＥ…ＳｉＣエピタキシャル成長層（第１層）
１２ＲＥＮ…高濃度ドープ層
１６Ｐ…ＳｉＣ多結晶基板
１８ＰＣ…ＳｉＣ多結晶成長層（ＣＶＤ）（第２層）
２１…半導体装置（ＳｉＣ－ＳＢＤ）
３１…半導体装置（ＳｉＣ－ＴＭＯＳＦＥＴ）
５１…半導体装置（ＳｉＣ－ＭＯＳＦＥＴ）
２００…ＳｉＣウェハ
２０１…１次オリフラ
２０２…２次オリフラ
２１１、［Ｓ］…Ｓｉ面
２１２、［Ｃ］…Ｃ面
５００…製造装置
ＧＳ１、ＧＳ２、ＧＳ３、…、ＧＳｎ…グラファイトシート
Ｓ…ソース端子
Ｄ…ドレイン端子
Ｇ…ゲート端子
Ａ…アノード端子
Ｋ…カソード端子

Claims (14)

  1. 　ＳｉＣ単結晶基板と、
    　前記ＳｉＣ単結晶基板のＳｉ面上に配置された第１のグラッフェン層と、
    　前記第１のグラッフェン層を介して前記ＳｉＣ単結晶基板の上方に配置されたエピタキシャル成長層と、
    　前記エピタキシャル成長層のＳｉ面上に配置された第２のグラッフェン層と
    　を備える、半導体基板。
  2. 　前記第２のグラッフェン層を介して前記エピタキシャル成長層上に仮接合されたＳｉＣ多結晶基板を更に備える、請求項１に記載の半導体基板。
  3. 　前記第１のグラッフェン層は、グラッフェンの単層構造又は複数層積層化された構造を備える、請求項１又は２に記載の半導体基板。
  4. 　前記ＳｉＣ多結晶基板は、焼結ＳｉＣ基板又はＣＶＤ基板を備える、請求項２に記載の半導体基板。
  5. 　前記ＳｉＣ単結晶基板は、前記エピタキシャル成長層から剥離することで、再利用可能である、請求項１～４のいずれか１項に記載の半導体基板。
  6. 　前記エピタキシャル成長層のＣ面にＣＶＤ成長されたＳｉＣ多結晶成長層を備え、
    　前記エピタキシャル成長層は、前記ＳｉＣ多結晶成長層に転写される、請求項１～５のいずれか１項に記載の半導体基板。
  7. 　前記ＳｉＣ単結晶基板は、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、又は２Ｈ－ＳｉＣのいずれかの結晶構造を備える、請求項１～６のいずれか１項に記載の半導体基板。
  8. 　前記エピタキシャル成長層は、前記ＳｉＣ多結晶成長層と接するＣ面に前記エピタキシャル成長層よりも高不純物濃度の層を備える、請求項６に記載の半導体基板。
  9. 　基礎となる単結晶基板のＳｉ面に第１のグラッフェン層を形成する工程と、
    　前記第１のグラッフェン層を介して単結晶のＳｉＣ半導体で形成された第１層をエピタキシャル成長させる工程と、
    　前記第１層のＳｉ面上に第２のグラッフェン層を形成する工程と、
    　前記第２のグラッフェン層を介して多結晶ＳｉＣ半導体基板を形成する工程と、
    　前記基礎となる単結晶基板を前記第１のグラッフェン層から剥離する工程と、
    　前記第１のグラッフェン層を除去し、前記第１層のＣ面を露出する工程と、
    　前記第１層のＣ面上に第２層をＣＶＤ成長により形成する工程と、
    　前記多結晶ＳｉＣ半導体基板を剥離する工程と、
    　前記第２のグラッフェン層を除去する工程と
    　を有する、半導体基板の製造方法。
  10. 　前記第１層をエピタキシャル成長させる工程は、前記基礎となる単結晶基板の上に前記第１層をリモートエピタキシーにより成長させる工程を有する、請求項９に記載の半導体基板の製造方法。
  11. 　前記第１層の表面は、４Ｈ－ＳｉＣの［０００１］方位のＳｉ面であり、前記第１層のＣ面は、４Ｈ－ＳｉＣの［０００－１］方位の面である、請求項９または１０に記載の半導体基板の製造方法。
  12. 　前記第２層をＣＶＤで成長させる工程は、多結晶のＳｉＣ半導体で形成された第２層を
    形成する工程を有する、請求項９～１１のいずれか１項に記載の半導体基板の製造方法。
  13. 　前記第１層のＣ面を露出する工程後、前記第１層のＣ面に前記第１層よりも高不純物濃度の層を形成する工程を有する、請求項９～１２のいずれか１項に記載の半導体基板の製造方法。
  14. 　前記第１のグラッフェン層を介して単結晶のＳｉＣ半導体で形成された第１層をエピタキシャル成長させる工程は、エピタキシャル成長の初期段階において前記第１層よりも高不純物濃度の層を形成する工程を有する、請求項９～１２のいずれか１項に記載の半導体基板の製造方法。
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