DE112021006001T5 - Halbleitersubstrat und herstellungsverfahren des halbleitersubstrats - Google Patents

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Noriyuki Masago
Takuji Maekawa
Mitsuru Morimoto
Takayasu Oka
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Rohm Co Ltd
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Abstract

Ein Halbleitersubstrat (1) weist auf: ein einkristallines SiC-Substrat (10SB), eine erste Graphen-Schicht (11GR1), die auf einer Si-Ebene des einkristallinen SiC-Substrats (10SB) angeordnet ist; eine epitaktische SiC-Wachstumsschicht (12RE), die oberhalb des einkristallinen SiC-Substrats über die erste Graphen-Schicht gebildet ist; und eine zweite Graphen-Schicht (11GR2), die auf einer Si-Ebene der epitaktischen SiC-Wachstumsschicht angeordnet ist. Außerdem ist ein polykristallines SiC-Substrat (16P) vorhanden, das über die zweite Graphen-Schicht provisorisch an die epitaktische SiC-Wachstumsschicht gebunden ist. Das einkristalline SiC-Substrat kann wiederverwendet werden, indem es von der epitaktischen SiC-Wachstumsschicht getrennt wird. Dieses Halbleitersubstrat weist des Weiteren eine polykristalline SiC-Wachstumsschicht (18PC) auf, die per CVD auf der C-Ebene der epitaktischen SiC-Wachstumsschicht aufgewachsen ist; und die epitaktische SiC-Wachstumsschicht wird auf die polykristalline SiC-Wachstumsschicht übertragen. Folglich stellt die vorliegende Erfindung ein Halbleitersubstrat bereit, das in Bezug auf die Produktivität, Zuverlässigkeit und Massenproduktivität verbessert ist.

Description

  • TECHNISCHES GEBIET
  • Die hier beschriebenen Ausführungsformen beziehen sich auf ein Halbleitersubstrat und ein Herstellungsverfahren eines solchen Halbleitersubstrats.
  • HINTERGRUND
  • Da Siliziumkarbid-(SiC)-Halbleiter eine breitere Bandlückenenergie haben und ein höheres Durchbruchsspannungs-Verhalten bei einem hohen elektrischen Feld als Silizium-Halbleiter oder GaAs-Halbleiter, wurde in den letzten Jahren solchen SiC-Halbleitern viel Aufmerksamkeit geschenkt, mit welchen eine hohe Durchbruchsspannung, eine hohe Stromnutzung, ein niedriger Widerstandswert, ein hoher Wirkungsgrad, eine Verringerung des Leistungsverbrauchs, und eine hohe Schaltgeschwindigkeit veriwrklicht werden kann.
  • Als Verfahren zum Ausbilden eines SiC-Wafers gibt es beispielsweise ein Verfahren zum Bilden einer epitaktischen SiC-Wachstumsschicht durch ein CVD-Verfahren („Chemical Vapor Deposition“; Gasphasenabscheidung) auf einem einkristallinen SiC-Substrat durch ein Sublimationsverfahren; ein Verfahren zum Bonden eines einkristallinen SiC-Substrats durch das Sublimationsverfahren an ein polykristallines SiC-CVD-Substrat und auch zum Bilden einer epitaktische SiC-Wachstumsschichtauf dem einkristallinen SiC-Substrat durch das CVD-Verfahren; und dergleichen.
  • Konventionell wurden aus SiC hergestellte Vorrichtungen, wie Schottky-Sperrschichtdioden (SBDs), Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) und Bipolartransistoren mit isoliertem Gate (IGBTs), für Anwendungen zur Leistungssteuerung bereitgestellt.
  • Zitierliste
    • Patentliteratur 1: Japanisches Patent Nr. 6206786
    • Patentliteratur 2: Japanische veröffentlichte Patentanmeldung mit der Veröffentlichungs-Nr. 2019-210161
    • Patentliteratur 3: U.S. Patent Nr. 8916451
    • Patentliteratur 4: Internationale Veröffentlichung WO 2017/044577
  • KURZSZUSAMMENFASSUNG DER ERFINDUNG
  • Technisches Problem
  • SiC-Halbleitersubstrate, auf denen solche auf SiC basierenden Vorrichtungen gebildet werden, wurden manchmal durch Bonden eines einkristallinen SiC-Halbleitersubstrats auf ein polykristallines SiC-Halbleitersubstrat hergestellt, um die Herstellungskosten zu senken oder um die gewünschten physikalischen Eigenschaften bereitzustellen.
  • Bei der Technologie des Bondens des einkristallinen SiC-Halbleitersubstrats an das polykristalline SiC-Halbleitersubstrat war es notwendig, das hochwertige einkristalline SiC-Halbleitersubstrat mit dem polykristallinen SiC-Halbleitersubstrat ohne Defekte zu verbinden, um eine epitaktische Schicht auf dem einkristallinen SiC-Halbleitersubstrat, das mit dem polykristallinen SiC-Halbleitersubstrat gebondet ist, aufzuwachsen. Ein Polierprozess zur Sicherstellung der Oberflächenrauheit, der erforderlich ist, um das einkristalline SiC-Halbleitersubstrat mit dem polykristallinen SiC-Halbleitersubstrat durch Raumtemperatur-Bonden oder Diffusions-Bonden zu bonden, wird jedoch kostspielig, und die Ausbeute kann aufgrund von Filmdefekten, die an der Bondingschnittstelle dazwischen entstehen, verringert sein.
  • Die Nutzung der oben genannten Technologien basiert auf der Prämisse, dass SiC-Vorrichtungen auf einer Si-Ebene aus SiC gebildet werden und daher Prozesse wie provisorisches Bonden, Entfernen, Transport und Übertragung nicht vermieden werden können, und jeder dieser Prozesse hat ein Problem dargestellt. Da die Einkristalle mit den Polykristallen verbunden werden müssen, gibt es außerdem Probleme wie das Auftreten von Hohlräumen an der Grenzfläche dazwischen und die Erhöhung des Grenzflächen-Widerstandswerts. Da außerdem ein Dünnfilm von mehreren um übertragen werden muss, gab es auch Probleme wie die Auswahl von provisorischen Bondingmaterialien, die Dünnfilm-Übertragungstechnologie und die Bondingtechnologie zwischen dem Dünnfilm und dem Substrat.
  • Die Ausführungsformen stellen ein Halbleitersubstrat bereit, das in Bezug auf die Produktivität, die Zuverlässigkeit und die Massenproduktivität verbessert ist, sowie ein Verfahren zur Herstellung eines solchen Halbleitersubstrats.
  • Lösung des Problems
  • Gemäß einem Aspekt der Ausführungsformen wird ein Halbleitersubstrat bereitgestellt, das aufweist: ein einkristallines SiC-Substrat; eine erste Graphen-Schicht, die auf einer Si-Ebene des einkristallinen SiC-Substrats angeordnet ist; eine epitaktische Wachstumsschicht, die über die erste Graphen-Schicht oberhalb des einkristallinen SiC-Substrats angeordnet ist; und eine zweite Graphen-Schicht, die auf einer Si-Ebene der epitaktischen Wachstumsschicht angeordnet ist.
  • Gemäß einem weiteren Aspekt der Ausführungsformen wird ein Verfahren zur Herstellung eines Halbleitersubstrats bereitgestellt, wobei das Verfahren Folgendes aufweist: Bilden einer ersten Graphen-Schicht auf einer Si-Ebene eines als Basis dienenden einkristallinen Substrats; epitaktisches Aufwachsen einer ersten Schicht, die aus einem einkristallinen SiC-Halbleiter gebildeten ist, über die erste Graphen-Schicht; Bilden einer zweiten Graphen-Schicht auf einer Si-Ebene der ersten Schicht; Bilden eines polykristallinen SiC-Halbleitersubstrats über die zweite Graphen-Schicht; Entfernen des als Basis dienenden einkristallinen Substrats von der ersten Graphen-Schicht; Beseitigen der ersten Graphen-Schicht, um die C-Ebene der ersten Schicht freizulegen; Bilden einer zweiten Schicht auf der C-Ebene der ersten Schicht durch CVD-Wachstum; Entfernen des polykristallinen SiC-Halbleitersubstrats; und Beseitigen der zweiten Graphen-Schicht.
  • Vorteilhafte Effekte der Erfindung
  • In Übereinstimmung mit den Ausführungsformen kann ein Halbleitersubstrat bereitgestellt werden, das in Bezug auf die Produktivität, die Zuverlässigkeit und die Massenproduktivität verbessert ist, sowie ein Verfahren zur Herstellung eines solchen Halbleitersubstrats.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
    • [1] (a) Eine erste schematische Querschnittsdarstellung, die ein Halbleitersubstrat gemäß den Ausführungsformen darstellt; und (b) eine zweite schematische Querschnittsdarstellung, die das Halbleitersubstrat gemäß den Ausführungsformen darstellt.
    • [2] Eine dritte schematische Querschnittsdarstellung, die das Halbleitersubstrat gemäß den Ausführungsformen darstellt.
    • [3] (a) Eine vierte schematische Querschnittsdarstellung, die das Halbleitersubstrat entsprechend den Ausführungsformen darstellt; und (b) eine fünfte schematische Querschnittsdarstellung, die das Halbleitersubstrat gemäß den Ausführungsformen darstellt.
    • [4] (a) Eine fünfte schematische Querschnittsdarstellung, die das Halbleitersubstrat entsprechend den Ausführungsformen darstellt; und (b) eine sechste schematische Querschnittsdarstellung, die das Halbleitersubstrat gemäß den Ausführungsformen darstellt.
    • [5] Eine siebte schematische Querschnittsdarstellung, die das Halbleitersubstrat gemäß den Ausführungsformen darstellt.
    • [6] (a) Eine achte schematische Querschnittsdarstellung, die das Halbleitersubstrat gemäß den Ausführungsformen darstellt; und (b) eine neunte schematische Querschnittsdarstellung, die das Halbleitersubstrat gemäß den Ausführungsformen darstellt.
    • [7] (a) Eine erste schematische Querschnittsdarstellung, die ein Halbleitersubstrat gemäß einem Vergleichsbeispiel darstellt; und (b) eine zweite schematische Querschnittsdarstellung, die das Halbleitersubstrat gemäß dem Vergleichsbeispiel darstellt.
    • [8] (a) Eine dritte schematische Querschnittsdarstellung, die das Halbleitersubstrat gemäß einem Vergleichsbeispiel darstellt; (b) eine vierte schematische Querschnittsdarstellung, die das Halbleitersubstrat gemäß dem Vergleichsbeispiel darstellt; und (c) eine fünfte schematische Querschnittsdarstellung, die das Halbleitersubstrat gemäß dem Vergleichsbeispiel darstellt.
    • [9] Eine schematische Darstellung eines Geräts zur Herstellung eines gesinterten SiC-Substrats, das für ein Verfahren zur Herstellung des Halbleitersubstrats gemäß den Ausführungsformen verwendbar ist.
    • [10] Darstellung eines Beispiels einer Graphen-Schicht aus der Vogelperspektive, die bei dem Verfahren zur Herstellung des Halbleitersubstrats gemäß den Ausführungsformen anwendbar ist und die mit einer Ausgestaltung bereitgestellt wird, bei der eine Vielzahl von Schichten laminiert ist.
    • [11] Eine schematische Querschnittsdarstellung, die eine Schottky-Sperrschichtdiode darstellt, die unter Verwendung des Halbleitersubstrats gemäß den Ausführungsformen hergestellt wurde.
    • [12] Eine schematische Querschnittsdarstellung, die einen MOSFET vom Graben-Gate-Typ zeigt, der unter Verwendung des Halbleitersubstrats gemäß den Ausführungsformen hergestellt wurde.
    • [13] Eine schematische Querschnittsdarstellung, die einen MOSFET vom planaren-Gate-Typ zeigt, der unter Verwendung des Halbleitersubstrats gemäß den Ausführungsformen hergestellt wurde.
    • [14] (a) Eine schematische Darstellung von oben in der Draufsicht zur Erläuterung einer Kristallebene von SiC; und (b) eine schematische Darstellung in der Seitenansicht zur Erläuterung der Kristallebene von SiC.
    • [15] Eine Darstellung eines Halbleitersubstrats (Wafer) aus der Vogelperspektive gemäß den Ausführungsformen.
    • [16] (a) Eine Darstellung eine Einheitszelle eines 4H-SiC-Kristalls aus der Vogelperspektive, die auf ein epitaktisches Sic-Substrat für das Halbleitersubstrat gemäß den Ausführungsformen anwendbar ist; (b) eine Darstellung der Ausgestaltung eines zweischichtigen Abschnitts des 4H-SiC-Kristalls; und (c) eine Darstellung der Ausgestaltung eines vierschichtigen Abschnitts des 4H-SiC-Kristalls.
    • [17] Eine Darstellung der Ausgestaltung, die die in 16(a) dargestellte Einheitszelle des 4H-SiC-Kristalls aus der Sicht direkt über der (0001)-Ebene darstellt.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Nachfolgend werden nun bestimmte Ausführungsformen unter Bezugnahme auf die Zeichnungen erläutert. In der Beschreibung der folgenden Zeichnungen, die erläutert werden sollen, ist das gleiche oder ähnliche Bezugszeichen dem gleichen oder ähnlichen Teil zugewiesen. Die Zeichnungen sind jedoch lediglich schematisch. Darüber hinaus stellen die nachfolgend beschriebenen Ausführungsformen lediglich ein Beispiel für die Vorrichtung und das Verfahren zur Verwirklichung der technischen Idee dar; und die Ausführungsformen geben nicht das Material, die Form, den Aufbau, die Anordnung usw. der einzelnen Teile vor, wie im Folgenden beschrieben. Die hier offenbaren Ausführungsformen können unterschiedlich modifiziert werden.
  • In der folgenden Beschreibung der Ausführungsformen bedeutet [C] eine C-Ebene von SiC und [S] eine Si-Ebene von SiC.
  • (Halbleitersubstrat)
  • Wie in 1(b) dargestellt, weist ein Halbleitersubstrat gemäß den Ausführungsformen auf: ein einkristallines SiC-Substrat (SiC SB) 10SB; eine erste Graphen-Schicht (GR1) (11GR1), die auf einer Si-Ebene des einkristallinen SiC-Substrats 10SB angeordnet ist; eine epitaktische Wachstumsschicht (SiC-epi) 12RE, die über die erste Graphen-Schicht 11GR1 oberhalb des einkristallinen SiC-Substrats 10SB angeordnet ist; und eine zweite Graphen-Schicht (GR2) 11GR2, die auf einer Si-Ebene der epitaktischen Wachstumsschicht 12RE gebildet ist.
  • Das Halbleitersubstrat gemäß den Ausführungsformen weist ferner ein polykristallines SiC-Substrat (SiC-poly SB) 16P auf, das über die zweite Graphen-Schicht 11GR2 provisorisch an die epitaktische Wachstumsschicht gebunden ist, wie in 2 dargestellt.
  • Die epitaktische Wachstumsschicht 12RE wird durch entferntes epitaktisches Aufwachsen auf dem einkristallinen SiC-Substrat 10SB über die erste Graphen-Schicht 11GR1 gebildet.
  • Außerdem weist das polykristalline SiC-Substrat 16P ein gesintertes SiC-Substrat oder ein CVD-Substrat auf.
  • Das einkristalline SiC-Substrat 10SB kann wiederverwendet werden, indem es von der epitaktischen Wachstumsschicht 12RE entfernt wird.
  • Wie in 4(b) dargestellt, weist das Halbleitersubstrat gemäß den Ausführungsformen ferner eine polykristalline SiC-Wachstumsschicht (SiC-poly CVD) 18PC auf, die durch CVD auf einer C-Ebene der epitaktischen Wachstumsschicht 12RE aufgewachsen ist, und die epitaktische Wachstumsschicht 12RE wird auf die polykristalline SiC-Wachstumsschicht 18PC übertragen.
  • (Verfahren zur Herstellung eines Halbleitersubstrats)
  • Es wird nun ein Verfahren zur Herstellung des Halbleitersubstrats gemäß den Ausführungsformen beschrieben.
  • (A) Zunächst wird, wie in 1 (a) dargestellt, nach der Bildung der ersten Graphen-Schicht (GR1) 11GR1 auf der Si-Ebene des einkristallines SiC-Substrats (SiCSB) 10SB die epitaktische SiC-Wachstumsschicht (SiC-epi) 12RE gebildet. In diesem Fall wird die epitaktische SiC-Wachstumsschicht 12RE auf der Si-Ebene des einkristallinen SiC-Substrats 10SB über die erste Graphen-Schicht 11GR1 unter Verwendung der Technologie des epitaktischen Fern-Aufwachsens („remote epitaxial growth technology“) gebildet. Durch die Technologie des epitaktischen Fern-Aufwachsens ist eine Ebene der epitaktischen SiC-Wachstumsschicht 12RE, die in Kontakt mit der ersten Graphen-Schicht 11GR1 steht, die C-Ebene, und eine vordere Seitenfläche der epitaktischen SiC-Wachstumsschicht 12RE ist die Si-Ebene. Darüber hinaus kann die erste Graphen-Schicht 11GR1 aus einer Schicht gebildet sein oder durch Laminieren mehrerer Schichten, z. B. zwei oder drei Schichten, gebildet werden. Die erste Graphen-Schicht 11GR1 kann durch thermische Zersetzung auf der Si-Ebene des einkristallinen SiC-Substrats 10SB gebildet werden, indem das einkristalline SiC-Substrat 10SB bei etwa 1300°C bis etwa 1700°C getempert wird („annealing“). Alternativ kann die erste Graphen-Schicht 11GR1 auch durch CVD-Laminierung auf dem einkristallinen SiC-Substrat 10SB gebildet werden. Das einkristalline SiC-Substrat 10SB ist beispielsweise ein 4H-SiC-Substrat, und seine Dicke beträgt beispielsweise etwa 300 um bis etwa 600 µm.
  • (B) Als nächstes wird, wie in 1(b) dargestellt, die zweite Graphen-Schicht (GR2) 11GR2 auf der Si-Ebene der epitaktischen SiC-Wachstumsschicht 12RE gebildet. Die zweite Graphen-Schicht 11GR2 kann durch thermische Zersetzung auf der epitaktischen SiC-Wachstumsschicht 12RE gebildet werden, indem die epitaktische SiC-Wachstumsschicht 12RE bei etwa 1300°C bis etwa 1700°C getempert wird, ähnlich wie die erste Graphen-Schicht 11GR1. Alternativ dazu kann die zweite Graphen-Schicht 11GR2 gebildet werden, indem sie durch CVD auf die epitaktische SiC-Wachstumsschicht 12RE laminiert wird.
  • (C) Als nächstes wird, wie in 2 dargestellt, das kostengünstige polykristalline SiC-Substrat (SiC-poly SB) 16P gebildet, um auf die zweite Graphen-Schicht 11GR2 gebondet zu werden. Die zweite Graphen-Schicht 11GR2 und das polykristalline SiC-Substrat (SiC-poly SB) 16P können leicht miteinander verbunden bzw. gebondet werden, wenn die durchschnittliche Oberflächenrauhigkeit Ra der zweiten Graphen-Schicht 11GR2 gleich oder kleiner als 1 nm ist. Wenn die Oberfläche der zweiten Graphen-Schicht 11GR2 rau ist, kann alternativ Druck zwischen der zweiten Graphen-Schicht 11GR2 und dem polykristallinen SiC-Substrat (SiC-poly SB) 16P ausgeübt werden. Das polykristalline SiC-Substrat 16P kann aus einem gesinterten SiC-Substrat gebildet werden. Alternativ kann auch ein CVD-SiC-Substrat auf das polykristalline SiC-Substrat 16P aufgebracht werden. Eine Dicke des polykristallinen SiC-Substrats 16P beträgt beispielsweise etwa 300 um bis etwa 600 um. Es wird darauf hingewiesen, dass, da das polykristalline SiC-Substrat 16P eine Substratschicht von Vorrichtungen ist, es mit einem Einschalt-Widerstandswert in den Vorrichtungen mit vertikaler Struktur verwandt ist. Durch die Verringerung der Dicke des polykristallinen SiC-Substrats 16P kann der Widerstandswert in Serie und der Einschalt-Widerstandswert verringert werden. Dementsprechend ist es auch effektiv, die Dicke des polykristallinen SiC-Substrats 16P auf etwa 100 um zu setzen.
  • (D) Als nächstes wird, wie in 3(a) dargestellt, das einkristalline SiC-Substrat 10SB davon entfernt. Insbesondere ist es möglich, das einkristalline SiC-Substrat 10SB davon zu entfernen, indem die polykristallinen SiC-Substrate 16p / die zweite Graphen-Schicht 11GR2 / die epitaktische SiC-Wachstumsschicht 12RE / die erste Graphen-Schicht 11GR1 Seite fixiert und eine Kraft in einer Scherrichtung aufgebracht wird. Da die erste Graphen-Schicht 11GR1 durch Van-der-Waals-Kräfte an die Oberfläche des einkristallinen SiC-Substrats 10SB gebunden ist, kann die erste Graphen-Schicht 11GR1 durch Aufbringen der Kraft in Scherrichtung leicht von dieser entfernt werden. 3(b) zeigt eine schematische Querschnittsdarstellung des entfernten einkristallinen SiC-Substrats 10SB. Eine vordere Seitenfläche des entfernten einkristallinen SiC-Substrats 10SB hat die Si-Ebene und eine rückseitige Oberfläche davon die C-Ebene. Das einkristalline SiC-Substrat 10SB lässt sich leicht von der ersten Graphen-Schicht 11GR1 entfernen. Die vordere Seitenfläche des entfernten einkristallinen SiC-Substrats 10SB weist eine gereinigte Si-Ebene auf. Daher ist das entfernte einkristalline SiC-Substrat 10SB als das in 1 (a) dargestellte einkristalline SiC-Substrat (SiCSB) 10SB wiederverwendbar.
  • (E) Als nächstes wird, wie in 4(a) dargestellt, die erste Graphen-Schicht 11GR1 durch Ätzen beseitigt. Zum Ätzen der ersten Graphen-Schicht 11GR1 kann zum Beispiel ein Plasmaätzer mit Sauerstoffplasma eingesetzt werden. Da eine vordere Seitenfläche der C-Ebene der epitaktischen SiC-Wachstumsschicht 12RE, an der die erste Graphen-Schicht 11GR1 durch das Sauerstoffplasma geätzt wird, oxidiert ist und Rauheit gebildet wird, wird darauf eine Nassätzung mit HF ausgeführt. In diesem Fall weist die C-Ebene der epitaktischen SiC-Wachstumsschicht 12RE nach dem Ausführen des oben erwähnten Nassätzverfahrens eine durchschnittliche Oberflächenrauheit Ra von beispielsweise gleich oder weniger als etwa 1 nm auf.
  • (F) Als nächstes wird, wie in 4 (b) dargestellt, die polykristalline SiC-Wachstumsschicht (SiC-Poly-CVD) 18PC auf der C-Ebene der epitaktischen SiC-Wachstumsschicht 12RE gebildet. Die polykristalline SiC-Wachstumsschicht 18PC kann z. B. durch CVD-Verfahren gebildet werden. Die polykristalline SiC-Wachstumsschicht 18PC hat eine 3C-Struktur (kubisch). In der Ausführungsform beträgt die Dicke der polykristallinen SiC-Wachstumsschicht 18PC beispielsweise etwa 200 um bis etwa 500 um, und die Dicke der epitaktischen SiC-Wachstumsschicht 12RE beträgt beispielsweise etwa 4 um bis etwa 100 um. Durch Bilden der polykristallinen SiC-Wachstumsschicht 18PC auf der C-Ebene der epitaktischen SiC-Wachstumsschicht 12RE wird eine Substratschicht der Vorrichtungs-Waferstruktur gebildet. Da es sich bei der C-Ebene epitaktischen SiC-Wachstumsschicht 12RE um eine rückseitige Oberfläche der Waferstruktur der Vorrichtung handelt, ist die Flachheit der Oberfläche nicht unbedingt erforderlich. Daher kann die polykristalline SiC-Wachstumsschicht 18PC durch einen einfachen Polierprozess gebildet werden.
  • (G) Darüber hinaus kann, wie in 5 dargestellt, eine hochdotierte Schicht 12REN auf der C-Ebene der epitaktischen SiC-Wachstumsschicht 12RE gebildet werden. Die hochdotierte Schicht 12REN unterdrückt die Ausbreitung einer Verarmungsschicht in der epitaktischen SiC-Wachstumsschicht 12RE und erleichtert auch den ohmschen Kontakt mit der polykristallinen SiC-Wachstumsschicht (CVD) 18PC, die auf der C-Ebene der epitaktischen SiC-Wachstumsschicht 12RE gebildet wird.
  • Die hochdotierte Schicht 12REN kann gebildet werden, zum Beispiel durch eine Hochdosis-Ionenimplantationstechnik („high-dose ion implantation technique“). Im Falle eines n-Typ-Halbleiters wird die hochdotierte Schicht 12REN beispielsweise durch Ionenimplantation von Phosphor (P) mit hoher Dosismenge gebildet. Wenn die hochdotierte Schicht durch Phosphor-Ionenimplantation gebildet wird, wirkt sich dies auf die Kristallinität der C-Ebene der epitaktischen SiC-Wachstumsschicht 12RE aus, die der Phosphor-Ionenimplantation unterzogen wird, aber die Si-Ebene, die eine Vorrichtung-Oberfläche sein soll, ist bereits gebildet worden, und daher bleibt die Kristallinität der Si-Ebene erhalten.
  • Alternativ kann die hochdotierte Schicht 12REN durch Bilden der hoch Stickstoff (N)-dotierten epitaktischen Wachstumsschicht in einem Anfangsstadium während der Bildung der in 1(a) dargestellten epitaktischen SiC-Wachstumsschicht (SiC-epi) 12RE gebildet werden. In der hoch Stickstoff (N)-dotierten epitaktischen Wachstumsschicht gibt es eine Auswirkung auf die Kristallinität aufgrund einer Fehlanpassung der Gitterkonstante, aber der Prozess ist einfach, da er durch Autodotierung im Anfangsstadium des epitaktischen Wachstums gebildet wird.
  • (H) Als nächstes wird, wie in 6(a) dargestellt, die zweite Graphen-Schicht 11GR2 / die epitaktische SiC-Wachstumsschicht 12RE / die polykristalline SiC-Wachstumsschicht 18PC Seite in der in 4(b) dargestellten Struktur fixiert, und das polykristalline SiC-Substrat 16P wird davon entfernt. Das polykristalline SiC-Substrat 16P kann leicht davon entfernt werden, da es über die zweite Graphen-Schicht 11GR2 an die epitaktische SiC-Wachstumsschicht 12RE gebunden ist. Da die zweite Graphen-Schicht 11GR2 durch Van-der-Waals-Kraft an die vordere Seitenfläche des polykristallinen SiC-Substrats 16P gebunden ist, kann die zweite Graphen-Schicht 11GR2 durch Aufbringen einer Kraft in Scherrichtung leicht von diesem entfernt werden.
  • (I) Als nächstes wird, wie in 6(b) dargestellt, die zweite Graphen-Schicht 11GR2, die auf der S-Ebene der epitaktischen SiC-Wachstumsschicht 12RE gebildet wurde, durch Ätzen von dieser beseitigt. Für das Ätzen der zweiten Graphen-Schicht 11GR2 kann beispielsweise ein Sauerstoffplasma verwendet werden. Da eine vordere Seitenfläche der S-Ebene der epitaktischen SiC-Wachstumsschicht 12RE, an der die epitaktische SiC-Wachstumsschicht durch das Sauerstoffplasma geätzt wird, oxidiert ist und Rauheit gebildet wird, wird darauf eine Nassätzung mit HF ausgeführt. In diesem Fall weist die S-Ebene der epitaktischen SiC-Wachstumsschicht 12RE nach dem Ausführen des oben erwähnten Nassätzverfahrens eine Oberflächenrauheit Ra von beispielsweise gleich oder weniger als etwa 1 nm auf.
  • Gemäß dem oben beschriebenen Verfahren kann das Halbleitersubstrat gemäß den Ausführungsformen 1 gebildet werden.
  • Wie in 6(b) dargestellt, weist das Halbleitersubstrat gemäß den Ausführungsformen 1 die epitaktische SiC-Wachstumsschicht 12RE und die auf der C-Ebene der epitaktischen SiC-Wachstumsschicht 12RE gebildete polykristalline SiC-Wachstumsschicht 18PC auf.
  • Gemäß den Ausführungsformen können, selbst wenn die Technologie des epitaktischen Fernwachstums für die Bildung der Si-Ebene, die für SiC-basierte Vorrichtungen erforderlich ist, angewendet wird, die Prozesse der Entfernung, des Transfers und des Verbindens bzw. Bondings reduziert werden.
  • Gemäß dem Verfahren zur Herstellung des Halbleitersubstrats gemäß den Ausführungsformen ist keine Dünnfilm-Übertragungstechnologie und kein provisorisches Bonding-/Verbindungsmaterial für die Dünnfilm-Übertragung erforderlich, wodurch eine Kostenreduzierung realisiert wird.
  • Gemäß den Ausführungsformen kann, da keine Technologie zum Verbinden/Bonding des Substrats angewendet wird, die Grenzflächen-Zuverlässigkeit durch das Fehlen von Hohlräumen verbessert werden.
  • Gemäß dem Verfahren zur Herstellung des Halbleitersubstrats gemäß den Ausführungsformen ist es auch bei der Wiederverwendung eines Seed-Substrats effektiv, und es kann das Halbleitersubstrat mit hoher Substratqualität zum Zeitpunkt der Wiederverwendung und das Verfahren zur Herstellung des Halbleitersubstrats bereitstellen.
  • Gemäß dem Verfahren zur Herstellung des Halbleitersubstrats gemäß den Ausführungsformen können die Wiederverwendungszeiten des Seed-Substrats erhöht und dadurch eine Kostenreduzierung realisiert werden.
  • (Vergleichsbeispiel)
  • Es wird nun ein Halbleitersubstrat gemäß einem Vergleichsbeispiel und ein Verfahren zur Herstellung eines solchen Halbleitersubstrats beschrieben.
  • (A) Zunächst wird, wie in 7(a) dargestellt, eine Graphen-Schicht (GR)11GR auf einer Si-Ebene eines einkristallinen SiC-Substrats (SiCSB) 10SB gebildet.
  • (B) Als nächstes wird, wie in 7(b) dargestellt, eine epitaktische SiC-Wachstumsschicht (SiC-epi) 12 auf der Graphen-Schicht 11GR gebildet. In diesem Fall wird die epitaktische SiC-Wachstumsschicht 12 auf der Si-Ebene des einkristallinen SiC-Substrats 10SB über die Graphen-Schicht 11GR mit Hilfe der Technologie des epitaktischen Fernwachstums gebildet. Durch die Technologie des epitaktischen Fernwachstums ist eine Ebene der epitaktischen SiC-Wachstumsschicht 12, die in Kontakt mit der ersten Graphen-Schicht 11GR steht, die C-Ebene, und eine vordere Seitenfläche der epitaktischen SiC-Wachstumsschicht 12 ist die Si-Ebene.
  • (C) Als nächstes wird, wie in 8 (a) dargestellt, die epitaktische SiC-Wachstumsschicht 12 davon entfernt, nachdem eine Handhabungsschicht (HL) 13 auf der epitaktischen SiC-Wachstumsschicht 12 gebildet wurde.
  • (D) Das entfernte Substrat schließt das einkristalline SiC-Substrat 10SB und die auf dem einkristallinen SiC-Substrat 10SB angeordnete Graphen-Schicht (GR) 11GR mit ein, wie in 8(b) dargestellt. Daher ist das entfernte Substrat als Ausgangssubstrat wiederverwendbar, wie in 7(a) dargestellt.
  • (E) Als nächstes werden die epitaktische SiC-Wachstumsschicht 12 und die Handhabungsschicht (HL) 13 transportiert, und die Handhabungsschicht (HL) wird auf einen kostengünstigen Host-Wafer (HW) 15 übertragen, wie in 8(c) dargestellt. Insbesondere wird nach dem Verbinden/Bonden des Host-Wafers (HW) 15 auf der C-Ebene der in 8(a) dargestellten epitaktischen SiC-Wachstumsschicht 12 die Handhabungsschicht (HL) 13 von der epitaktischen SiC-Wachstumsschicht 12 entfernt. Dadurch schließt das Halbleitersubstrat 1A gemäß dem Vergleichsbeispiel den Host-Wafer 15 und die auf dem Host-Wafer (HW) 15 angeordnete epitaktische SiC-Wachstumsschicht 12 mit ein. Die Ebene der epitaktischen SiC-Wachstumsschicht 12, die in Kontakt mit dem Host-Wafer (HW) 15 steht, ist die C-Ebene, und die vordere Seitenfläche der epitaktischen SiC-Wachstumsschicht 12 ist die Si-Ebene.
  • Bei dem Verfahren zur Herstellung des Halbleitersubstrats gemäß dem Vergleichsbeispiel ist es notwendig, die epitaktische SiC-Wachstumsschicht 12RE bei Prozessen wie dem provisorischen Verbinden/Bonden, dem Entfernen, dem Transport und der Übertragung zu handhaben, was Probleme in Bezug auf die Produktivität, die Zuverlässigkeit und die Massenproduktivität aufwirft. Da die SiC-Vorrichtungen im Allgemeinen auf der Si-Ebene gebildet werden, lassen sich solche Prozesse nicht vermeiden.
  • Im Gegensatz dazu wird bei dem Verfahren zur Herstellung des Halbleitersubstrats gemäß den Ausführungsformen das vorläufige/provisorische polykristalline SiC-Substrat 16P gebildet, nachdem die zweite Graphen-Schicht 11GR2 auf der Si-Ebene der epitaktischen SiC-Wachstumsschicht 12RE gebildet wurde, dann wird das einkristalline SiC-Substrat 10SB davon entfernt, wodurch es möglich wird, das einkristalline SiC-Substrat 10SB zu recyceln. Außerdem wird die polykristalline SiC-Wachstumsschicht 18PC auf der C-Ebene der epitaktischen SiC-Wachstumsschicht 12RE gebildet, und die epitaktische Wachstumsschicht 12RE wird auf die polykristalline SiC-Wachstumsschicht 18PC übertragen.
  • (Gerät zur Herstellung eines SiC-Sinterkörpers)
  • Bei dem Verfahren zur Herstellung des Halbleitersubstrats gemäß den Ausführungsformen kann das polykristalline SiC-Substrat 16P aus einem gesinterten SiC-Substrat gebildet werden.
  • 9 stellt schematisch ein Gerät 500 zur Herstellung eines gesinterten SiC-Substrats dar, das für das Verfahren zur Herstellung des Halbleitersubstrats gemäß den Ausführungsformen anwendbar ist. Eine Innenseite 500A des Herstellungsgeräts 500 ist durch eine Vakuumatmosphäre von mehreren Pa oder durch ein Ar/N2-Gas ersetzt.
  • Ein Feststoffkompressionssinterverfahren durch Heißpresssintern (HP) wird in das Gerät 500 übernommen. Eine Graphit-Sinterform 900 („graphite die“) vom Graphit-Sinter-Typ, die mit einem pulverförmigen oder festen polykristallinen SiC-Körpermaterial gefüllt ist, wird erhitzt, während sie unter Druck steht. Ein Thermoelement oder ein Strahlungsthermometer 920 ist in der Graphitform 900 untergebracht.
  • Die Graphitform 900 ist über Graphitbündel 800A und 800B und Graphitabstandshalter 700A und 700B mit den Presswellen 600A und 600B verbunden. Das polykristalline SiC-Substanzmaterial wird durch Druckbeaufschlagung zwischen den Presswellen 600A und 600B unter Druck gesetzt und erhitzt. Die Erhitzungstemperatur beträgt z.B. maximal ca. 1500°C und der angewandte Druck P beträgt z.B. maximal ca. 280 MPa. Es wird bemerkt, dass zum Beispiel Spark Plasma Sintering (SPS) beim Heißpresssintern (HP) angewendet werden kann.
  • Gemäß dem Herstellungsgerät 500 ist, da der Erhitzungsbereich begrenzt ist, eine schnelle Temperaturerhöhung und Abkühlung eher möglich (einige Minuten bis mehrere Stunden) als eine Atmosphärenerhitzung, wie z.B. in einem Elektroofen. Es ist möglich, einen dichten SiC-Sinterkörper herzustellen, der das Kornwachstum durch Druckbeaufschlagung und schnelle Temperaturerhöhung unterdrückt. Darüber hinaus kann es nicht nur für das Sintern, sondern auch für das Sinter-Verbinden/-Bonding, das Sintern von porösen Körpern und dergleichen angewendet werden.
  • Die Graphen-Schichten 11GR1, 11GR2 und dergleichen, die für das Verfahren zur Herstellung des Halbleitersubstrats gemäß den Ausführungsformen 1 anwendbar sind, können eine einschichtige Struktur aufweisen oder eine Ausgestaltung aufweisen, die durch Laminieren einer Vielzahl von Schichten erhalten wird. 10 stellt ein Beispiel einer Graphen-Schicht aus der Vogelperspektive dar, die für das Verfahren zur Herstellung des Halbleitersubstrats gemäß den Ausführungsformen anwendbar ist und die eine derartige Ausgestaltung bereitstellt, bei der eine Vielzahl von Schichten laminiert wird.
  • Eine Graphen-Schicht 11GF, die mit einer Ausgestaltung bereitgestellt wird, die durch Laminieren einer Vielzahl von Schichten erhalten wird, weist eine laminierte Struktur von Graphitfolien („graphite sheets“) GS1, GS2, GS3, ..., GSn auf, wie in 10 dargestellt. Die Graphitfolien GS1, GS2, GS3, ..., GSn der jeweiligen Ebenen, die aus n Schichten bestehen, weisen eine große Anzahl von kovalenten hexagonalen Kohlenstoff (C)-Bindungen in einer laminierten Kristallstruktur auf, und die Graphitplatten GS1, GS2, GS3, ..., GSn der jeweiligen Ebene sind durch Van-der-Waals-Kraft miteinander verbunden.
  • Das Halbleitersubstrat 1 gemäß den Ausführungsformen kann z.B. zur Herstellung verschiedener SiC-Halbleiterelemente verwendet werden. Im Folgenden werden Beispiele für eine SiC-Schottky-Sperrschichtdiode (SiC-SBD), einen SiC-Metalloxid-Halbleiter-Feldeffekttransistor vom Graben-Gate-Typ (SiC-TMOSFET) und einen SiC-MOSFET vom Planar-Gate-Typ als Beispiele für die verschiedenen SiC-Halbleiterelemente beschrieben.
  • (SiC-SBD)
  • Als Halbleiterbauteil, das unter Verwendung des Halbleitersubstrats entsprechend den Ausführungsformen hergestellt wird, weist ein SiC-SBD 21 ein Halbleitersubstrat 1 auf, das eine polykristalline SiC-Wachstumsschicht (CVD) 18PC und eine epitaktische SiC-Wachstumsschicht 2RE aufweist, wie in 11 dargestellt. Zwischen der polykristallinen SiC-Wachstumsschicht 18PC und der epitaktischen SiC-Wachstumsschicht 12RE kann zusätzlich eine hochdotierte Schicht 12REN angeordnet sein. In diesem Fall unterdrückt die hochdotierte Schicht 12REN die Ausbreitung einer Verarmungsschicht in der epitaktischen SiC-Wachstumsschicht 12RE und erleichtert auch den ohmschen Kontakt mit der auf der C-Ebene der epitaktischen SiC-Wachstumsschicht 12RE gebildeten polykristallinen SiC-Wachstumsschicht 18PC. Die epitaktische SiC-Wachstumsschicht 12RE ist eine Driftschicht, die hochdotierte Schicht 12REN ist eine Pufferschicht, und die polykristalline SiC-Wachstumsschicht 18PC ist eine Substratschicht.
  • Die polykristalline SiC-Wachstumsschicht 18PC ist in einen n+-Typ dotiert (dessen Verunreinigungsdichte z.B. etwa 1×1018 cm-3 bis etwa 1×1021 cm-3 beträgt), und die epitaktische SiC-Wachstumsschicht 12RE ist in einen n--Typ dotiert (dessen Verunreinigungsdichte z.B. etwa 5×1014 cm-3 bis etwa 5×1016 cm-3 beträgt). Die hochdotierte Schicht 12REN ist mit einer höheren Konzentration dotiert als die epitaktische SiC-Wachstumsschicht 12RE.
  • Darüber hinaus kann die epitaktische SiC-Wachstumsschicht 12RE eine beliebige Kristallstruktur enthalten, die aus einer Gruppe ausgewählt ist, die aus 4H-SiC-, 6H-SiC- und 2H-SiC-Kristallstrukturen besteht.
  • Als n-Typ-Dotierungs-Verunreinigung können beispielsweise Stickstoff (N), Phosphor (P), Arsen (As) oder ähnliches verwendet werden.
  • Als p-Typ-Dotierungs-Verunreinigung können z.B. Bor (B), Aluminium (Al), TMA oder ähnliches verwendet werden.
  • Eine rückseitige Fläche ((000-1) C-Ebene) der polykristallinen SiC-Wachstumsschicht 18PC weist eine Kathodenelektrode 22 auf, um den gesamten Bereich der rückseitigen Fläche abzudecken, und die Kathodenelektrode 22 ist mit einem Kathoden-Terminal K verbunden.
  • Eine vordere Seitenfläche 100 ((0001) Si-Ebene) der epitaktischen SiC-Wachstumsschicht 12 weist ein Kontaktloch 24 auf, dem ein Teil der epitaktischen SiC-Wachstumsschicht 12RE als aktiver Bereich 23 ausgesetzt bzw. freigelegt ist, und ein feldisolierender Film 26 ist in einem Feldbereich 25 gebildet, der den aktiven Bereich 23 umgibt.
  • Obwohl der feldisolierende Film 26 Siliziumoxid (SiO2) aufweist, kann der feldisolierende Film 26 auch andere isolierende Materialien aufweisen, z.B. Siliziumnitrid (SiN). Auf dem feldisolierenden Film 26 ist eine Anodenelektrode 27 gebildet, die mit einem Anoden-Terminal A verbunden ist.
  • In der Nähe der vorderen Seitenfläche 100 (Oberflächenabschnitt) der epitaktischen SiC-Wachstumsschicht 12 ist eine p-Typ-Übergangs-Terminierungs-Extension („Junction Termination Extension (JTE) strucutre“) 28 gebildet, um mit der Anodenelektrode 27 in Kontakt zu kommen. Die JTE-Struktur 28 ist entlang eines Umrisses des Kontaktlochs 24 gebildet, so dass sie sich von der Außenseite zur Innenseite des Kontaktlochs 24 des feldisolierenden Films 26 erstreckt.
  • (SiC-TMOSFET)
  • Als Halbleitervorrichtung, die unter Verwendung des Halbleitersubstrats gemäß den Ausführungsformen hergestellt wird, weist ein MOSFET 31 vom Graben-Gate-Typ ein Halbleitersubstrat 1 auf, das eine polykristalline SiC-Wachstumsschicht 18PC und eine epitaktische SiC-Wachstumsschicht 12RE aufweist, wie in 12 dargestellt. Zwischen der polykristallinen SiC-Wachstumsschicht 18PC und der epitaktischen SiC-Wachstumsschicht 12RE kann außerdem eine hochdotierte Schicht 12REN angeordnet sein. In diesem Fall unterdrückt die hochdotierte Schicht 12REN die Ausbreitung einer Verarmungsschicht in der epitaktischen SiC-Wachstumsschicht 12RE und erleichtert auch den ohmschen Kontakt mit der auf der C-Ebene der epitaktischen SiC-Wachstumsschicht 12RE gebildeten polykristallinen SiC-Wachstumsschicht 18PC. Die epitaktische SiC-Wachstumsschicht 12RE ist eine Driftschicht, die hochdotierte Schicht 12REN ist eine Pufferschicht, und die polykristalline SiC-Wachstumsschicht 18PC ist eine Substratschicht.
  • Die polykristalline SiC-Wachstumsschicht 18PC ist in einen n+-Typ dotiert (dessen Verunreinigungsdichte z.B. etwa 1×1018 cm-3 bis etwa 1×1021 cm-3 beträgt), und die epitaktische SiC-Wachstumsschicht 12RE ist in einen n--Typ dotiert (dessen Verunreinigungsdichte z.B. etwa 5×1014 cm-3 bis etwa 5×1016 cm-3 beträgt). Die hochdotierte Schicht 12REN ist mit einer höheren Konzentration dotiert als die epitaktische SiC-Wachstumsschicht 12RE.
  • Außerdem kann die epitaktische SiC-Wachstumsschicht 12RE irgendeine Kristallstruktur enthalten, die aus einer Gruppe ausgewählt ist, die aus 4H-SiC-, 6H-SiC- und 2H-SiC-Kristallstrukturen besteht.
  • Als n-Typ-Dotierungs-Verunreinigung kann beispielsweise Stickstoff (N), Phosphor (P), Arsen (As) oder ähnliches verwendet werden.
  • Als p-Typ-Dotierungs-Verunreinigungen können z.B. Bor (B), Aluminium (Al), TMA oder ähnliches verwendet werden.
  • Eine rückseitige Fläche ((000-1) C-Ebene) der polykristallinen SiC-Wachstumsschicht 18PC weist eine Drain-Elektrode 32 auf, um den gesamten Bereich der rückseitigen Ffläche abzudecken, und die Drain-Elektrode 32 ist mit einem Drain-Terminal D verbunden.
  • In der Nähe der vorderen Seitenfläche 100 ((0001) Si-Ebene) (Oberflächenabschnitt) der epitaktischen SiC-Wachstumsschicht 12RE ist ein p-Typ-Körperbereich 33 (dessen Verunreinigungskonzentration beispielsweise etwa 1×1016 cm-3 bis etwa 1×1019 cm-3 beträgt) gebildet. In der epitaktischen SiC-Wachstumsschicht 12RE ist ein Abschnitt an einer Seite der polykristallinen SiC-Wachstumsschicht 18PC in Bezug auf den Körperbereich 33 ein n--Typ-Drain-Bereich 34 (12RE), in dem ein Zustand der epitaktischen SiC-Wachstumsschicht RE beibehalten wird.
  • Ein Gate-Graben 35 ist in der epitaktischen SiC-Wachstumsschicht 12RE gebildet. Der Gate-Graben 35 geht von der Oberfläche 100 der epitaktischen SiC-Wachstumsschicht 12RE durch den Körperbereich 33, und ein tiefster Abschnitt des Gate-Grabens 35 erstreckt sich bis zum Drain-Bereich 34 (12RE).
  • Ein Gate-Isolierfilm 36 ist auf einer inneren Fläche des Gate-Grabens 35 und der Fläche 100 der epitaktischen SiC-Wachstumsschicht 12RE gebildet, so dass er die gesamte innere Fläche des Gate-Grabens 35 abdeckt. Außerdem ist eine Gate-Elektrode 37 in den Gate-Graben 35 eingebettet, indem die Innenseite des Gate-Isolierfilms 36 z. B. mit Polysilizium aufgefüllt wird. Ein Gate-Terminal G ist mit der Gate-Elektrode 37 verbunden.
  • Ein n+-Typ-Source-Bereich 38, der einen Teil einer Seitenfläche des Gate-Grabens 35 bildet, ist auf einem Oberflächenabschnitt des Körperbereichs 33 gebildet.
  • Darüber hinaus ist auf der epitaktischen SiC-Wachstumsschicht 12 ein p+-Typ-Körperkontaktbereich 39 (dessen Verunreinigungskonzentration beispielsweise etwa 1×1018 cm-3 bis etwa 1×1021 cm-3 beträgt) gebildet, der den Source-Bereich 38 von der Fläche 100 aus durchsetzt und mit dem Körperbereich 33 verbunden ist.
  • Ein Zwischenschicht-Isolierfilm 40, der SiO2 aufweist, ist auf der epitaktischen SiC-Wachstumsschicht 12RE gebildet. Eine Source-Elektrode 42 ist mit dem Source-Bereich 38 und dem Körperkontaktbereich 39 durch ein in dem Zwischenschicht-Isolierfilm 40 gebildetes Kontaktloch 41 verbunden. Ein Source-Terminal S ist mit der Source-Elektrode 42 verbunden.
  • Eine vorbestimmte Spannung (Spannung gleich oder größer als eine Gate-Schwellwert-Spannung) wird an die Gate-Elektrode 37 in einem Zustand angelegt, in dem eine vorbestimmte Potentialdifferenz zwischen der Source-Elektrode 42 und der Drain-Elektrode 32 (zwischen der Source und dem Drain) erzeugt wird. Hierdurch kann ein Kanal durch ein elektrisches Feld von der Gate-Elektrode 37 nahe der Grenzfläche zwischen dem Gate-Isolierfilm 36 und dem Körperbereich 33 gebildet werden. Dadurch kann ein elektrischer Strom zwischen der Source-Elektrode 42 und der Drain-Elektrode 32 fließen, wodurch der SiC-TMOSFET 31 in den EIN-Zustand versetzt werden kann.
  • (SiC Planar-Gate type MOSFET)
  • Als Halbleitervorrichtung, die unter Verwendung des Halbleitersubstrats 1 gemäß den Ausführungsformen hergestellt wird, weist ein MOSFET 51 vom Planar-Gate-Typ ein Halbleitersubstrat 1 auf, das eine polykristalline SiC-Wachstumsschicht 18PC und eine epitaktische SiC-Wachstumsschicht 12RE aufweist, wie in 13 dargestellt. Außerdem kann zwischen der polykristallinen SiC-Wachstumsschicht 18PC und der epitaktischen SiC-Wachstumsschicht 12RE eine hochdotierte Schicht 12REN eingefügt sein. In diesem Fall unterdrückt die hochdotierte Schicht 12REN die Ausbreitung einer Verarmungsschicht in der epitaktischen SiC-Wachstumsschicht 12RE und erleichtert auch den ohmschen Kontakt mit der auf der C-Ebene der epitaktischen SiC-Wachstumsschicht 12RE gebildeten polykristallinen SiC-Wachstumsschicht 18PC. Die epitaktische SiC-Wachstumsschicht 12RE ist eine Driftschicht, die hochdotierte Schicht 12REN ist eine Pufferschicht, und die polykristalline SiC-Wachstumsschicht 18PC ist eine Substratschicht.
  • Die polykristalline SiC-Wachstumsschicht 18PC ist in einen n+-Typ dotiert (dessen Verunreinigungsdichte z.B. etwa 1×1018 cm-3 bis etwa 1×1021 cm-3 beträgt), und die epitaktische SiC-Wachstumsschicht 12 ist in einen n--Typ dotiert (dessen Verunreinigungsdichte z.B. etwa 5×1014 cm-3 bis etwa 5×1016 cm-3 beträgt).
  • Außerdem kann die epitaktische SiC-Wachstumsschicht 12 irgendeine Kristallstruktur enthalten, die aus einer Gruppe ausgewählt ist, die aus 4H-SiC-, 6H-SiC- und 2H-SiC-Kristallstrukturen besteht.
  • Als n-Typ-Dotierungs-Verunreinigung können beispielsweise Stickstoff (N), Phosphor (P), Arsen (As) oder ähnliches verwendet werden.
  • Als p-Typ-Dotierungs-Verunreinigung können z.B. Bor (B), Aluminium (Al), TMA oder ähnliches verwendet werden.
  • Eine rückseitige Seitenfläche ((000-1) C-Ebene) des einkristallinen SiC-Substrats 10SB weist eine Drain-Elektrode 52 auf, so dass sie den gesamten Bereich der rückseitigen Seitenfläche abdeckt, und die Drain-Elektrode 52 ist mit einem Drain-Terminal D verbunden.
  • In der Nähe der vorderen Seitenfläche 100 ((0001) Si-Ebene) (Oberflächenabschnitt) der epitaktischen SiC-Wachstumsschicht 12RE ist ein p-Typ-Körperbereich 53 (dessen Verunreinigungskonzentration beispielsweise etwa 1×1016 cm-3 bis etwa 1×1019 cm-3 beträgt) in Wannenform gebildet. In der epitaktischen SiC-Wachstumsschicht 12RE ist ein Abschnitt an einer Seite des einkristallinen SiC-Substrats 10SB in Bezug auf den Körperbereich 53 ein n-Typ-Drain-Bereich 54 (12RE), in dem ein Zustand nach dem epitaktischen Wachstum noch erhalten ist.
  • Ein n+-Typ-Source-Bereich 55 ist auf einem Oberflächenabschnitt des Körperbereichs 53 mit einem gewissen Abstand zu einer Peripherie des Körperbereichs 53 gebildet.
  • Ein p+-Typ-Körperkontaktbereich 56 (dessen Verunreinigungskonzentration beispielsweise etwa 1×1018 cm-3 bis etwa 1×1021 cm-3 beträgt) ist auf der Innenseite des Source-Bereichs 55 gebildet. Der Körperkontaktbereich 56 verläuft durch den Source-Bereich 55 in einer Tiefenrichtung und ist mit dem Körperbereich 53 verbunden.
  • Ein Gate-Isolierfilm 57 ist auf der vorderen Seitenfläche 100 der epitaktischen SiC-Wachstumsschicht 12RE gebildet. Der Gate-Isolierfilm 57 deckt den Abschnitt ab, der den Source-Bereich 55 im Körperbereich 53 umgibt (peripherer Abschnitt des Körperbereichs 53), sowie einen äußeren peripheren Abschnitt des Source-Bereichs 55.
  • Auf dem Gate-Isolierfilm 57 ist eine Gate-Elektrode 58 gebildet, die z.B. Polysilizium aufweist. Die Gate-Elektrode 58 ist dem peripheren Abschnitt des Körperbereichs 53 entgegengesetzt, so dass sie den Gate-Isolierfilm 57 sandwichartig umgibt. Ein Gate-Terminal G ist mit der Gate-Elektrode 58 verbunden.
  • Ein Zwischenschicht-Isolierfilm 59, der SiO2 aufweist, ist auf der epitaktischen SiC-Wachstumsschicht 12RE gebildet. Eine Source-Elektrode 61 ist mit dem Source-Bereich 55 und dem Körperkontaktbereich 56 durch ein in dem Zwischenschicht-Isolierfilm 59 gebildetes Kontaktloch 60 verbunden. Ein Source-Terminal S ist mit der Source-Elektrode 61 verbunden.
  • Eine vorbestimmte Spannung (Spannung gleich oder größer als eine Gate-Schwellwert-Spannung) wird an die Gate-Elektrode 58 in einem Zustand angelegt, in dem eine vorbestimmte Potentialdifferenz zwischen der Source-Elektrode 61 und der Drain-Elektrode 52 (zwischen der Source und dem Drain) erzeugt wird. Dadurch kann durch ein elektrisches Feld von der Gate-Elektrode 58 in der Nähe der Grenzfläche zwischen dem Gate-Isolierfilm 57 und dem Körperbereich 53 ein Kanal gebildet werden. Auf diese Weise kann ein elektrischer Strom zwischen der Source-Elektrode 61 und der Drain-Elektrode 52 fließen, wodurch der MOSFET 51 vom Planar-Gate-Typ in den EIN-Zustand versetzt werden kann.
  • Obwohl die Ausführungsformen oben erläutert wurden, kann die Ausführungsform auch mit anderen Ausgestaltungen realisiert werden.
  • Obwohl auf eine schematische Darstellung verzichtet wird, kann beispielsweise ein MOS-Kondensator auch unter Verwendung des Halbleitersubstrats 1 gemäß den Ausführungsformen hergestellt werden. Gemäß solcher MOS-Kondensatoren kann die Ausbeute und Zuverlässigkeit verbessert werden.
  • Darüber hinaus können auch Bipolarübergangstransistoren („bipolar junction transistors“) unter Verwendung des Halbleitersubstrats 1 gemäß den Ausführungsformen hergestellt werden, obwohl auf eine schematische Darstellung verzichtet wird. Darüber hinaus kann das Halbleitersubstrat 1 entsprechend den Ausführungsformen auch für die Herstellung von SiC-pn-Dioden, SiC-IGBTs, SiC-Komplementär-MOSFETs und dergleichen verwendet werden. Darüber hinaus kann das Halbleiterbauteil 1 entsprechend den Ausführungsformen auch für Vorrichtungen anderer Art, wie z. B. Leuchtdioden (LEDs) und optische Halbleiterverstärker (SOAs), verwendet werden.
  • (Kristallebene)
  • 14 ist eine schematische Darstellung zur Erläuterung einer Kristallebene von SiC. 14(a) ist eine schematische Darstellung in der Draufsicht, das eine Si-Ebene 211 eines SiC-Wafers 200 darstellt, auf der eine primäre Orientierungs-Ebene 201 und eine sekundärer Orientierungs-Ebene 202 gebildet sind. In der schematischen Darstellung der Seitenansicht, die von der in 14(b) dargestellten Orientierung [-1100] ausgeht, ist eine Si-Ebene 211 mit der Orientierung [0001] auf einer oberen Fläche gebildet, und eine C-Ebene 212 mit der Orientierung [000-1] ist auf einer unteren Fläche gebildet.
  • Eine schematische Vogelperspektivenansicht der Ausgestaltung des Halbleitersubstrats (Wafers) 1 gemäß den Ausführungsformen weist eine polykristalline SiC-Wachstumsschicht 18PC und eine epitaktische SiC-Wachstumsschicht 12RE auf, wie in 15 dargestellt.
  • Eine Dicke der polykristallinen SiC-Wachstumsschicht 18PC beträgt beispielsweise etwa 200 um bis etwa 500 um, und eine Dicke der epitaktischen SiC-Wachstumsschicht 12RE beträgt beispielsweise etwa 4 um bis etwa 100 µm.
  • (Beispiel einer Kristallstruktur)
  • 16(a) veranschaulicht eine schematische Vogelperspektivenansicht der Ausgestaltung einer Einheitszelle („unit cell“) eines 4H-SiC-Kristalls, die auf die epitaktische SiC-Wachstumsschicht 12RE anwendbar ist, 16(b) veranschaulicht eine schematische Ausgestaltung eines zweischichtigen Abschnitts des 4H-SiC-Kristalls, und 16 (c) veranschaulicht eine schematische Ausgestaltung eines vierschichtigen Abschnitts des 4H-SiC-Kristalls.
  • Darüber hinaus zeigt 17 eine schematische Ausgestaltung der Einheitszelle der in 16(a) dargestellten 4H-SiC-Kristallstruktur, betrachtet von direkt über der (0001)-Ebene.
  • Wie in den 16(a) bis 16(c) dargestellt, kann die Kristallstruktur des 4H-SiC durch ein hexagonales System angenähert werden, wobei vier C-Atome in Bezug auf ein Si-Atom gebunden sind. Die vier C-Atome befinden sich an vier Scheitelpunkten eines regelmäßigen Tetraeders, in dessen Mitte sich das Si-Atom befindet. In den vier C-Atomen ist ein Si-Atom in [0001] axialer Richtung in Bezug auf das C-Atom positioniert, und die anderen drei C-Atome sind an einer [000-1] Achsenseite in Bezug auf das Si-Atom positioniert. In 16 (a) ist ein Off-Winkel θ gleich oder kleiner als ungefähr 4 Grad.
  • Die [0001]-Achse und die [000-1]-Achse liegen entlang der axialen Richtung des hexagonalen Prismas, und eine Ebene (obere Ebene des hexagonalen Prismas), die die [0001]-Achse als Normalenlinie verwendet, ist die (0001)-Ebene (Si-Ebene). Andererseits ist eine Ebene (untere Ebene des hexagonalen Prismas), die die [000-1]-Achse als Normalenlinie verwendet, die (000-1)-Ebene (C-Ebene).
  • Darüber hinaus sind die Richtungen, die senkrecht zur [0001]-Achse verlaufen und entlang der nicht benachbarten Scheitelpunkte des hexagonalen Prismas verlaufen, die direkt über der (0001)-Ebene betrachtet werden, jeweils die Achsen a1 [2-1-10], a2 [-12-10] und a3 [-1-120].
  • Wie in 17 gezeigt, ist eine Richtung, die durch den Scheitelpunkt zwischen der a1-Achse und der a2-Achse verläuft, die [11-20]-Achse, eine Richtung, die durch den Scheitelpunkt zwischen der a2-Achse und der a3-Achse verläuft, die [-2110]-Achse, und eine Richtung, die durch den Scheitelpunkt zwischen der a3-Achse und der a1-Achse verläuft, die [1-210]-Achse.
  • Die Achsen, die in einem Winkel von 30 Grad in Bezug auf jede Achse der beiden Seiten geneigt sind und als Normalenlinie bzw. Normale jeder Seitenfläche des sechseckigen Prismas verwendet werden, zwischen jeder der Achsen der oben erwähnten sechs Achsen, die durch die jeweiligen Scheitelpunkte des sechseckigen Prismas verlaufen, sind jeweils [10-10] Achsen, im Uhrzeigersinn nacheinander von zwischen der a1-Achse und den [11-20] Achsen, [1-100] Achse, [0-110] Achse, [-1010] Achse, [-1100] Achse und [01-10] Achse. Jede Ebene (Seitenebene des hexagonalen Prismas), die diese Achsen als Normalenlinie / Normale verwendet, ist eine Kristallebene, die rechtwinklig zur (0001)-Ebene und zur (000-1)-Ebene steht.
  • Die epitkatische SiC-Wachstumsschicht 12RE kann zumindest eine Art oder eine Vielzahl von Arten von Halbleitern aufweisen, die aus einer Gruppe ausgewählt sind, die aus Halbleitern der Gruppe IV, Halbleitern der Gruppe III-V-Verbindungen und Halbleitern der Gruppe II-VI-Verbindungen besteht.
  • Außerdem können das einkristalline SiC-Substrat 10SB und die epitaktische SiC-Wachstumsschicht 12RE irgendein Material enthalten, das aus einer Gruppe ausgewählt ist, die aus 4H-SiC-, 6H-SiC- und 2H-SiC-Materialien besteht.
  • Darüber hinaus können das einkristalline SiC-Substrat 10SB und die epitaktische SiC-Wachstumsschicht 12RE mindestens einen Typ enthalten, der aus einer Gruppe ausgewählt ist, die aus GaN, BN, AlN, Al2O3, Ga2O3, Diamant, Kohlenstoff und Graphit als andere Materialien außer SiC besteht.
  • Das Halbleiterbauteil, das das Halbleitersubstrat gemäß den Ausführungsformen aufweist, kann beliebige IGBTs, Dioden, MOSFETs und Thyristoren auf GaN-, AlN- und Galliumoxidbasis aufweisen, mit Ausnahme von SiC-basierten Vorrichtungen.
  • DAs Halbleiterbauteil, das das Halbleitersubstrat gemäß den Ausführungsformen aufweist, kann irgendeine der folgenden Ausgestaltung aufweisen: ein 1-in-1-Modul, ein 2-in-1-Modul, ein 4-in-1-Modul, ein 6-in-1-Modul, ein 7-in-1-Modul, ein 8-in-1-Modul, ein 12-in-1-Modul oder ein 14-in-1-Modul.
  • Gemäß dem Halbleitersubstrat gemäß den Ausführungsformen ist es möglich, beispielsweise ein kostengünstiges polykristallines SiC-Substrat, anstelle eines hochpreisigen einkristallinen SiC-Substrats, als Substratmaterial zu verwenden.
  • [Andere Ausführungsformen]
  • Wie oben erläutert, wurden die Ausführungsformen als eine Offenbarung beschrieben, die eine zugeordnete Beschreibung und Zeichnungen aufweist, die als illustrativ und nicht restriktiv zu verstehen sind. Es wird für den Fachmann aus der Offenbarung ersichtlich sein, dass verschiedene alternative Ausführungsformen, Beispiele und Implementierungen gemacht werden können.
  • Da dies der Fall ist, decken die Ausführungsformen eine Vielzahl von Ausführungsformen und dergleichen ab, unabhängig davon, ob sie beschrieben sind oder nicht.
  • INDUSTRIELLE ANWENDBARKEIT
  • Das Halbleiterbauteil der vorliegenden Ausführungsformen und das Leistungshalbleiterbauteil, das ein solches Halbleitersubstrat aufweist, können für Halbleitermodultechniken verwendet werden, z.B., IGBT-Module, Diodenmodule, MOS-Module (SiC, GaN, AlN, Galliumoxid) und dergleichen; und können in einer Vielzahl von Anwendungen eingesetzt werden, wie z.B. Leistungsmodule für Wechselrichterschaltungen, die Elektromotoren antreiben, die als Leistungsquellen für Elektrofahrzeuge (einschließlich Hybridfahrzeuge), Züge, Industrieroboter und dergleichen verwendet werden, oder Leistungsmodule für Wechselrichterschaltungen, die von anderen Leistungserzeugern (insbesondere privaten Leistungserzeugern) wie Solarzellen und Windkraftanlagen erzeugte elektrische Leistung in elektrische Leistung einer kommerziellen Leistungsquelle wandeln.
  • Bezugszeichenliste
    • 1
    Halbleitersubstrat
    10SB
    einkristallines SiC-Substrat
    11GR1, 11GR2, 11GF
    Graphen-Schicht
    12RE
    epitaktische SiC-Wachstumsschicht (erste Schicht)
    12REN
    hochdotierte Schicht
    16P
    polykristallines SiC-Substrat
    18PC
    polykristalline SiC-Wachstumsschicht (CVD) (zweite Schicht)
    21
    Halbleiterbauteil (SiC-SBD)
    31
    Halbleiterbauteil (SiC-TMOSFET)
    51
    Halbleiterbauteil (SiC-MOSFET)
    200
    SiC-Wafer
    201
    primäre Orientierungs-Ebene
    202
    sekundäre Orientierungs-Ebene
    211, [S]
    Si-Ebene
    212, [C]
    C-Ebene
    500:
    Herstellungsgerät
    GS1, GS2, GS3, ..., GSn
    Graphitfolie („Graphite sheet“)
    S
    Source-Terminal
    D
    Drain-Terminal
    G
    Gate-Terminal
    A
    Anoden-Terminal
    K
    Kathoden-Terminal
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2019210161 [0004]
    • US 8916451 [0004]
    • WO 2017044577 [0004]

Claims (14)

  1. Halbleitersubstrat, aufweisend: ein einkristallines SiC-Substrat; eine erste Graphen-Schicht, die auf einer Si-Ebene des einkristallinen SiC-Substrats angeordnet ist; eine epitaktische Wachstumsschicht, die über die erste Graphen-Schicht oberhalb des einkristallinen SiC-Substrats angeordnet ist; und eine zweite Graphen-Schicht, die auf einer Si-Ebene der epitaktischen Wachstumsschicht angeordnet ist.
  2. Halbleitersubstrat nach Anspruch 1, ferner aufweisend ein polykristallines SiC-Substrat, das über die zweite Graphen-Schicht provisorisch an die Epitaxieschicht gebunden ist.
  3. Halbleitersubstrat nach Anspruch 1 oder 2, wobei die erste Graphen-Schicht eine einschichtige Struktur oder eine mehrschichtige laminierte Struktur aus Graphen aufweist.
  4. Halbleitersubstrat nach Anspruch 2, wobei das polykristalline SiC Substrat ein gesintertes SiC Substrat oder ein CVD Substrat aufweist.
  5. Halbleitersubstrat nach einem der Ansprüche 1-4, wobei das einkristalline SiC-Substrat wiederverwendbar ist, indem es von der epitaktischen Wachstumsschicht entfernt wird.
  6. Halbleitersubstrat nach einem der Ansprüche 1-5, ferner aufweisend eine polykristalline SiC-Wachstumsschicht, die durch CVD auf einer C-Ebene der epitaktischen Wachstumsschicht aufgewachsen ist, wobei die epitaktische Wachstumsschicht auf die polykristalline SiC-Wachstumsschicht übertragen ist.
  7. Halbleitersubstrat nach einem der Ansprüche 1-6, wobei das einkristalline SiC-Substrat irgendeine der Kristallstrukturen aufweist, die aus einer Gruppe ausgewählt sind, die aus 4H-SiC, 6H-SiC und 2H-SiC Kristallstrukturen besteht.
  8. Halbleitersubstrat nach Anspruch 6, wobei die epitaktische Wachstumsschicht eine Schicht aufweist, die eine höhere Verunreinigungskonzentration als die der epitaktische Wachstumsschicht auf der C-Ebene aufweist, die in Kontakt mit der polykristallinen SiC-Wachstumsschicht steht.
  9. Verfahren zur Herstellung eines Halbleitersubstrats, wobei das Verfahren Folgendes aufweist: Bilden einer ersten Graphen-Schicht auf einer Si-Ebene eines als Basis dienenden einkristallinen Substrats; epitaktisches Aufwachsen einer ersten Schicht, die aus einem einkristallinen SiC-Halbleiter gebildet ist, über die erste Graphen-Schicht; Bilden einer zweiten Graphen-Schicht auf einer Si-Ebene der ersten Schicht; Bilden eines polykristallinen SiC-Halbleitersubstrats über die zweite Graphen-Schicht; Entfernen des als Basis dienenden einkristallinen Substrats von der ersten Graphen-Schicht; Beseitigen der ersten Graphen-Schicht, um die C-Ebene der ersten Schicht freizulegen; Bilden einer zweiten Schicht auf der C-Ebene der ersten Schicht durch CVD-Wachstum; Entfernen des polykristallinen SiC-Halbleitersubstrats; und Beseitigen der zweiten Graphen-Schicht.
  10. Verfahren zur Herstellung des Halbleitersubstrats nach Anspruch 9, wobei das epitaktische Aufwachsen der ersten Schicht das Aufwachsen der ersten Schicht durch Fern-Epitaxie auf dem als Basis dienenden einkristallinen Substrat aufweist.
  11. Verfahren zur Herstellung des Halbleitersubstrats nach Anspruch 9 oder 10, wobei eine vordere Seitenfläche der ersten Schicht eine Si-Ebene mit [0001]-Orientierung von 4H-SiC ist, und eine C-Ebene der ersten Schicht eine Ebene mit [000-1]-Orientierung von 4H-SiC ist.
  12. Verfahren zur Herstellung des Halbleitersubstrats nach einem der Ansprüche 9-11, wobei das Ausbilden der zweiten Schicht durch CVD-Wachstum ein Ausbilden der aus einem polykristallinen SiC-Halbleiter gebildeten zweiten Schicht aufweist.
  13. Verfahren zur Herstellung des Halbleitersubstrats nach einem der Ansprüche 9-12, das ferner, nach der Freilegung der C-Ebene der ersten Schicht, aufweist, eine Schicht mit einer höheren Verunreinigungskonzentration als die der ersten Schicht auf der C-Ebene der ersten Schicht zu bilden.
  14. Verfahren zur Herstellung des Halbleitersubstrats nach einem der Ansprüche 9-12, wobei das epitaktisches Aufwachsen der aus dem einkristallinen SiC-Halbleiter gebildeten ersten Schicht über die erste Graphen-Schicht das Bilden einer Schicht mit einer höheren Verunreinigungskonzentration als die der ersten Schicht in einem Anfangsstadium des epitaktisches Aufwachsens aufweist.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8916451B2 (en) 2013-02-05 2014-12-23 International Business Machines Corporation Thin film wafer transfer and structure for electronic devices
WO2017044577A1 (en) 2015-09-08 2017-03-16 Massachusetts Institute Of Technology Systems and methods for graphene based layer transfer
JP2019210161A (ja) 2018-05-31 2019-12-12 ローム株式会社 半導体基板構造体及びパワー半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1126733A (ja) * 1997-07-03 1999-01-29 Seiko Epson Corp 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器
JP5726110B2 (ja) * 2004-03-10 2015-05-27 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 半導体装置及びその製造方法並びに電子機器
JP5564682B2 (ja) * 2010-04-28 2014-07-30 学校法人関西学院 半導体素子の製造方法
US9337274B2 (en) * 2013-05-15 2016-05-10 Globalfoundries Inc. Formation of large scale single crystalline graphene
CN114245932A (zh) * 2019-08-01 2022-03-25 罗姆股份有限公司 半导体基板和半导体装置及它们的制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8916451B2 (en) 2013-02-05 2014-12-23 International Business Machines Corporation Thin film wafer transfer and structure for electronic devices
WO2017044577A1 (en) 2015-09-08 2017-03-16 Massachusetts Institute Of Technology Systems and methods for graphene based layer transfer
JP2019210161A (ja) 2018-05-31 2019-12-12 ローム株式会社 半導体基板構造体及びパワー半導体装置

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