WO2022158085A1 - 半導体基板及びその製造方法、及び半導体装置 - Google Patents

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拓滋 前川
満 森本
紀之 眞砂
孝保 岡
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    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Definitions

  • the present embodiment relates to a semiconductor substrate, its manufacturing method, and a semiconductor device.
  • SiC silicon carbide
  • a method of forming a SiC wafer for example, a method of forming a SiC epitaxial growth layer by a chemical vapor deposition (CVD) method on a SiC single crystal substrate by a sublimation method, or a method of forming a SiC epitaxial growth layer on a SiC CVD polycrystalline substrate
  • CVD chemical vapor deposition
  • SiC devices such as Schottky Barrier Diodes (SBDs), MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), and IGBTs (Insulated Gate Bipolar Transistors) have been provided for power control applications.
  • SBDs Schottky Barrier Diodes
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • IGBTs Insulated Gate Bipolar Transistors
  • SiC semiconductor substrates on which such SiC-based devices are formed are produced by bonding a single-crystal SiC semiconductor substrate to a polycrystalline SiC semiconductor substrate in order to reduce manufacturing costs and provide desired physical properties. It was made.
  • the high-quality single-crystal SiC semiconductor substrate is bonded to the polycrystalline SiC semiconductor substrate without defects. I needed it.
  • polishing to ensure the surface roughness necessary for bonding a single-crystal SiC semiconductor substrate to a polycrystalline SiC semiconductor substrate by room temperature bonding or diffusion bonding is costly, and defects occurring at the bonding interface reduce yield. sometimes decreased.
  • the present embodiment provides a low-cost, high-quality semiconductor substrate, its manufacturing method, and a semiconductor device.
  • a SiC single crystal layer comprising a SiC polycrystalline growth layer.
  • a semiconductor device including the above semiconductor substrate is provided.
  • forming a hydrogen ion implanted layer on the C-plane of a SiC single crystal substrate forming a SiC polycrystalline growth layer on the C-plane of the SiC single crystal substrate; Along with the step of forming the SiC polycrystalline growth layer, the step of embrittlement of the hydrogen ion-implanted layer to form a single-crystal SiC thinned layer; removing a first laminate of SiC polycrystalline growth layers; smoothing the surface of the separated single-crystal SiC thinned layer; and growing SiC epitaxially on the smoothed surface of the single-crystal SiC thinned layer. and forming a layer.
  • forming a hydrogen ion implanted layer on a Si surface of a SiC single crystal substrate forming a SiC epitaxially grown layer on the Si surface of the SiC single crystal substrate;
  • the step of embrittlement of the hydrogen ion implanted layer to form a single crystal SiC thinned layer the step of attaching a temporary substrate to the Si surface of the SiC epitaxial growth layer, the SiC single layer a step of peeling off the single-crystal SiC thinned layer, the SiC epitaxially grown layer, and the second laminate of the temporary substrate from the crystal substrate; and a step of smoothing the surface of the peeled single-crystal SiC thinned layer; and forming a SiC polycrystalline growth layer on the smoothed surface of the single-crystal SiC thinned layer.
  • the present embodiment it is possible to provide a low-cost, high-quality semiconductor substrate, its manufacturing method, and a semiconductor device.
  • FIG. 1 is a method of manufacturing a semiconductor substrate according to the first embodiment, and shows a cross-sectional view of a structure in which a hydrogen ion-implanted layer and a phosphorus ion-implanted layer are formed on the C-plane of a SiC single crystal substrate.
  • FIG. 2 is a method of manufacturing a semiconductor substrate according to the first embodiment, and shows a cross-sectional view of a structure in which a SiC polycrystalline growth layer is formed on the C-plane of the phosphorus ion-implanted layer by CVD.
  • FIG. 1 is a method of manufacturing a semiconductor substrate according to the first embodiment, and shows a cross-sectional view of a structure in which a hydrogen ion-implanted layer and a phosphorus ion-implanted layer are formed on the C-plane of a SiC single crystal substrate.
  • FIG. 2 is a method of manufacturing a semiconductor substrate according to the first embodiment, and shows a cross-sectional view of
  • FIG. 3A shows a method of manufacturing a semiconductor substrate according to the first embodiment, in which the single-crystal SiC thinned layer is separated from the SiC single-crystal substrate via the peeling surface, and the SiC polycrystalline growth layer and the SiC multi-layer are separated from the SiC single-crystal substrate.
  • FIG. 4 shows a cross-sectional view of a structure in which a SiC single crystal layer is formed on a crystal growth layer;
  • FIG. 3B shows a cross-sectional view of the structure of the SiC single crystal substrate that has been peeled and separated.
  • FIG. 4 is a method of manufacturing a semiconductor substrate according to the first embodiment, and shows a cross-sectional view of a structure in which the Si surface of the SiC single crystal layer is polished.
  • FIG. 5 is a method of manufacturing a semiconductor substrate according to the first embodiment, showing a cross-sectional view of a structure in which a SiC epitaxial growth layer is formed on a SiC thinned layer.
  • FIG. 6 is a method of manufacturing a semiconductor substrate according to the second embodiment, and shows a cross-sectional view of a structure in which a hydrogen ion-implanted layer is formed on the Si surface of a SiC single crystal substrate.
  • FIG. 7 shows a method of manufacturing a semiconductor substrate according to the second embodiment.
  • FIG. 4 shows a cross-sectional view of a structure in which a SiC epitaxial growth layer is formed on the Si surface of the thinned layer.
  • FIG. 8 shows a method of manufacturing a semiconductor substrate according to the second embodiment, in which an adhesive layer is applied to the Si surface of the SiC epitaxial growth layer, a graphite substrate is attached, and then weakening annealing is performed to form a single unit.
  • FIG. 9 shows a method of manufacturing a semiconductor substrate according to the second embodiment. After smoothing the peeled surface of the single-crystal SiC thin layer, P ions are implanted onto the C-plane of the single-crystal SiC thin layer.
  • 1 shows a cross-sectional view of a structure in which a phosphorus ion-implanted layer is formed.
  • FIG. 10 shows a cross-sectional view of a structure in which a C-plane is exposed facing upward and a SiC polycrystalline growth layer is formed on the same surface by a CVD method.
  • FIG. 11 shows a cross-sectional view of the structure from which the carbon tray is removed in the method of manufacturing a semiconductor substrate according to the second embodiment.
  • FIG. 12 shows a cross-sectional view of a Schottky barrier diode manufactured using the semiconductor substrate according to the embodiment.
  • FIG. 13 shows a cross-sectional view of a trench gate type MOSFET manufactured using the semiconductor substrate according to the embodiment.
  • FIG. 14 shows a cross-sectional view of a planar gate type MOSFET manufactured using the semiconductor substrate according to the embodiment.
  • FIG. 15A shows a plan view for explaining crystal planes of SiC.
  • FIG. 15B shows a side view illustrating crystal planes of SiC.
  • FIG. 16 shows a bird's-eye view of a semiconductor substrate (wafer) according to the embodiment.
  • FIG. 17A shows a bird's-eye view of a 4H—SiC crystal unit cell applicable to the SiC epitaxial substrate of the semiconductor substrate according to the embodiment.
  • FIG. 17B shows a configuration diagram of the two-layer portion of the 4H—SiC crystal.
  • FIG. 17C shows a configuration diagram of a four-layer portion of 4H—SiC crystal.
  • FIG. 18 shows a configuration diagram of the unit cell of the 4H—SiC crystal
  • [C] indicates the C face of SiC
  • [S] indicates the Si face of SiC
  • the semiconductor substrate 1 includes a hexagonal SiC single crystal layer 13I and a SiC epitaxial growth layer (SiC- epi) 12E, and a SiC polycrystalline growth layer (SiC-poly CVD) 18PC arranged on the C plane facing the Si plane of the SiC single crystal layer 13I.
  • SiC- epi SiC epitaxial growth layer
  • SiC-poly CVD SiC polycrystalline growth layer
  • the SiC single crystal layer 13I includes a thin single crystal SiC layer 10HE, as shown in FIG.
  • the monocrystalline SiC thinned layer 10HE comprises a first ion-implanted layer.
  • the first ion-implanted layer comprises a hydrogen ion-implanted layer 10HI, as shown in FIG.
  • the monocrystalline SiC thinned layer 10HE comprises an embrittlement layer of the hydrogen ion implanted layer 10HI.
  • the SiC single crystal layer 13I may include a second ion-implanted layer.
  • the second ion-implanted layer is arranged between the single-crystal SiC thin layer 10HE and the SiC polycrystalline growth layer 18PC, as shown in FIG.
  • the second ion-implanted layer may comprise a phosphorus ion-implanted layer 10PI, as shown in FIG.
  • the Si plane of the SiC single crystal layer 13I is, for example, the [0001] oriented plane of 4H-SiC
  • the C plane of the SiC single crystal layer 13I is the [000-1] oriented plane of 4H-SiC. is.
  • the SiC single crystal substrate 10SB can be reused by being separated from the SiC epitaxial growth layer 12E.
  • FIG. 1 A cross-sectional view of a structure in which a hydrogen ion-implanted layer 10HI and a phosphorus ion-implanted layer 10PI are sequentially formed on the C-plane of a SiC single crystal substrate (SiCSB) 10SB in the semiconductor substrate manufacturing method according to the first embodiment is shown in FIG. 1 is represented.
  • SiCSB SiC single crystal substrate
  • the single crystal SiC thinned layer 10HE is separated from the SiC single crystal substrate 10SB via the separation plane BP, and the SiC polycrystalline growth layer 18PC and the SiC thinned layer 10HE are separated from the SiC single crystal substrate 10SB.
  • a cross-sectional view of the structure in which the SiC single crystal layer 13I is formed on the polycrystalline growth layer 18PC is represented as shown in FIG. 3A.
  • FIG. 3B a cross-sectional view of the structure of the peeled/separated SiC single crystal substrate 10SB is shown in FIG. 3B.
  • FIG. 4 shows a cross-sectional view of a structure obtained by polishing the Si surface of the SiC single crystal layer 13I in the semiconductor substrate manufacturing method according to the first embodiment.
  • FIG. 1 A cross-sectional view of a structure in which a SiC epitaxial growth layer 12E is formed on the Si surface of the SiC single crystal layer 13I in the semiconductor substrate manufacturing method according to the first embodiment is shown in FIG. .
  • an ion implantation delamination method is applied.
  • a single-crystal SiC thinned layer 10HE can be formed on the surface of the SiC single-crystal substrate 10SB by ion implantation delamination.
  • the ion implantation delamination method has the following steps.
  • an annealing process is performed to weaken the hydrogen ion-implanted layer 10HI to form a thin single-crystal SiC layer 10HE.
  • the embrittled hydrogen ion-implanted layer 10HI becomes the single-crystal SiC thinned layer 10HE.
  • the annealing treatment is embrittlement thermal annealing treatment. This is a process for generating hydrogen microbubbles after hydrogen ion implantation to facilitate breaking of the single-crystal SiC thin layer 10HE.
  • a delamination surface BP is formed in the single crystal SiC thinned layer 10HE when a stress such as a shear stress is applied.
  • the method of manufacturing a semiconductor substrate according to the first embodiment is a method of manufacturing a semiconductor substrate 1 having a single crystal SiC thin layer 10HE and a SiC epitaxial growth layer 12E on a SiC polycrystalline growth layer 18PC.
  • the substrate bonding method is not used for the interface bonding of the first surface and the second surface.
  • the method for manufacturing a semiconductor substrate according to the first embodiment includes a step of thinning the (000-1)C plane of the hexagonal SiC single crystal substrate 10SB by an ion implantation delamination method.
  • the manufacturing method of the semiconductor substrate according to the first embodiment has the following steps. That is, a step of forming the hydrogen ion implanted layer 10HI on the C-plane of the SiC single-crystal substrate 10SB, a step of forming the SiC polycrystalline growth layer 18PC on the C-plane of the SiC single-crystal substrate 10SB, and a step of forming the SiC polycrystalline growth layer Along with the step of forming 18PC, the step of embrittlement of the hydrogen ion-implanted layer 10HI to form a thin single-crystal SiC layer 10HE, and the thin single-crystal SiC layer 10HE and the SiC polycrystalline growth layer from the SiC single-crystal substrate 10SB.
  • a hydrogen ion-implanted layer 10HI having a prescribed depth is formed by implanting hydrogen ions by an ion implantation delamination method.
  • the acceleration energy is, for example, about 100 keV
  • the dose amount is, for example, about 2.0 ⁇ 10 17 /cm 2 .
  • the depth of the phosphorus ion-implanted layer 10PI is, for example, about 0.01 ⁇ m to 0.5 ⁇ m.
  • the acceleration energy is, for example, approximately 10 keV to 180 keV
  • the dose amount is, for example, approximately 4.times.10.sup.15/ cm.sup.2 to 6.times.10.sup.16 / cm.sup.2 .
  • a SiC polycrystalline growth layer 18PC is formed on the C plane of the SiC single crystal substrate 10SB.
  • the SiC polycrystalline growth layer 18PC can be deposited on the C-plane of the SiC single crystal substrate 10SB by, for example, the CVD method.
  • the thickness of the SiC polycrystalline growth layer 18PC is desirably about 150 ⁇ m to 500 ⁇ m, for example.
  • the thickness of the semiconductor substrate 1 (see FIG. 5) is adjusted to about 150 ⁇ m to 500 ⁇ m as required.
  • the thickness of the semiconductor substrate 1 is the sum of the layers of the SiC polycrystalline growth layer 18PC, the SiC single crystal layer 13I, and the SiC epitaxial growth layer 12E.
  • the hydrogen ion-implanted layer 10HI can be embrittled at the same time as the high-temperature treatment during deposition of the SiC polycrystalline growth layer 18PC. At the same time, activation annealing for hydrogen ions, P ions, etc. is performed. The hydrogen ion-implanted layer 10HI is weakened at the same time as the heat treatment during the formation of the SiC polycrystalline growth layer 18PC, thereby forming the single crystal SiC thinned layer 10HE.
  • the first is hydrogen ion implantation for the ion implantation separation method.
  • hydrogen ions protons
  • hydrogen microbubbles are generated to embrittle the hydrogen ion implanted layer 10HI.
  • the hydrogen ions accumulate at a depth of about 1 ⁇ m.
  • thermal annealing is performed, hydrogen ions are gasified to form a porous layer inside the SiC single crystal substrate 10SB. This porous layer embrittles the SiC single-crystal substrate 10SB to form a fragile layer of the hydrogen ion-implanted layer 10HI, that is, a thin single-crystal SiC layer 10HE.
  • the thin single-crystal SiC layer 10HE is made easier to break at the broken surface BP. Due to the weakening of the hydrogen ion-implanted layer 10HI, it is possible to avoid the occurrence of crystal defects and warpage due to the difference in coefficient of thermal expansion (CTE) between the SiC single crystal substrate 10SB and the SiC polycrystalline growth layer 18PC. can.
  • CTE coefficient of thermal expansion
  • the second ion implantation is P ion implantation for reducing the ohmic contact resistance at the contact interface between the SiC single crystal substrate 10SB and the SiC polycrystalline growth layer 18PC, and the donor density near the implantation surface is about 1 ⁇ 10 18 /.
  • Multistage P ion implantation is performed so that the concentration is cm 3 to 1 ⁇ 10 20 /cm 3 .
  • an activation thermal anneal is required to activate the P ions and improve the donor density.
  • Both of these annealings are simultaneously achieved by heating the substrate during the deposition of the SiC polycrystalline growth layer 18PC by the CVD method.
  • a laminate (18PC, 10PI, 10HE) of a single-crystal SiC thin layer 10HE, a phosphorus ion-implanted layer 10HP, and a SiC polycrystalline growth layer 18PC is formed from the SiC single-crystal substrate 10SB. exfoliate.
  • the peeling step is performed on the peeled surface BP of the single-crystal SiC thinned layer 10HE subjected to the embrittlement treatment.
  • the uneven structure of the single-crystal SiC thinned layer 10HE is exposed on the C-plane of the separated SiC single-crystal substrate 10SB.
  • the uneven structure of the thin single-crystal SiC layer 10HE is subjected to a mechanical polishing method and a mechanical-chemical polishing method in order to smooth the Si surface of the SiC single-crystal substrate 10SB.
  • the C plane of the SiC single crystal substrate 10SB has an average surface roughness Ra of, for example, about 1 nm or less due to the above process. As a result, the SiC single crystal substrate 10SB can be reused.
  • the SiC single crystal substrate 10SB becomes reusable.
  • the surface of the separated single-crystal SiC thin layer 10HE is smoothed by sequentially using a mechanical polishing method and a mechanical-chemical polishing method.
  • the Si surface of the thin single-crystal SiC layer 10HE has an average surface roughness Ra of, for example, about 1 nm or less due to the above process.
  • a SiC epitaxial growth layer 12E having good crystallinity is formed on the smoothed surface by homoepitaxial growth by CVD.
  • the CVD apparatus for forming the SiC epitaxial growth layer 12E by homoepitaxial growth may be the same CVD apparatus as the CVD apparatus for forming the SiC polycrystalline growth layer 18PC on the C-plane of the SiC single crystal substrate 10SB. They may be configured as separate dedicated devices.
  • the semiconductor substrate according to the first embodiment can be formed.
  • a single-crystal SiC thinned layer is formed by ion implantation delamination to the C-plane of a hexagonal SiC single-crystal substrate, and furthermore, the C-plane of the single-crystal SiC thinned layer is By combining the direct growth of the SiC polycrystalline layer, it is possible to provide a semiconductor substrate and its manufacturing method that do not use a substrate bonding method for the SiC epitaxially grown layer and the SiC polycrystalline layer.
  • a single-crystal SiC thin layer is formed on the C surface of a SiC single-crystal substrate by an ion implantation delamination method, and the single-crystal SiC thin layer is subjected to a CVD method to form a polycrystalline SiC layer.
  • a laminate of SiC epitaxial growth layers and SiC polycrystalline growth layers is produced by combining the ion implantation delamination method and the CVD direct deposition technology without bonding the substrates. of semiconductor substrates can be produced.
  • a hexagonal SiC single crystal substrate is thinned and an epitaxial growth layer is formed on the single crystal SiC thinned layer by homoepitaxial growth.
  • the Si face of the SiC epitaxially grown layer of the crystal system is obtained.
  • a SiC single crystal substrate which is more expensive than a Si substrate, is used as a seed substrate, the seed substrate can be reused several tens of times or more. not much change.
  • the thin single crystal SiC layer is basically formed by the ion implantation delamination method, but it is not necessary to remove the holding substrate by polishing or etching. Since a hexagonal SiC epitaxial growth layer can be obtained, it can be used as a semiconductor substrate for a SiC-based power device.
  • the first embodiment is a method for manufacturing a semiconductor substrate having a SiC epitaxial growth layer on a SiC polycrystalline substrate, wherein the (000-1) C plane of a hexagonal single crystal SiC substrate is subjected to an ion implantation delamination method.
  • the following effects (1) to (6) are obtained.
  • Interfacial contact resistance can be reduced by pre-implanting ions on one side of the contact surface between the SiC polycrystalline growth layer and the single-crystal SiC epitaxial growth layer, and performing high-concentration doping control on the other side during film formation. , the ohmic contact resistance can be reduced, and the driving voltage peculiar to the composite substrate can be reduced.
  • Thermal CVD enables high-concentration autodoping during the deposition of the SiC polycrystalline growth layer, so the bulk electrical resistance value can be reduced to a level comparable to that of SiC single crystal substrates produced by the sublimation method.
  • the first is hydrogen ion implantation for the ion implantation delamination method, and after the ion implantation, hydrogen microbubbles are generated to break the thinned layer.
  • An embrittlement thermal anneal is required to facilitate
  • the second ion implantation is P ion implantation for reducing the contact interface resistance (ohmic contact) between single crystal SiC and polycrystalline SiC.
  • Annealing is required. Both of these annealings are simultaneously achieved by heating the substrate during deposition of the SiC polycrystalline growth layer by CVD, so there is no need to perform these annealing steps separately, making it possible to reduce manufacturing costs.
  • (6) Prior to deposition of a thick SiC polycrystalline growth layer by CVD, a delamination phenomenon occurs due to the embrittlement annealing effect. could be suppressed.
  • the semiconductor substrate 1 (Second embodiment) (semiconductor substrate) As shown in FIG. 11, the semiconductor substrate 1 according to the second embodiment includes a hexagonal SiC single crystal layer 13I, a SiC epitaxial growth layer 12E arranged on the Si surface of the SiC single crystal layer 13I, A SiC polycrystalline growth layer 18PC is arranged on the C plane facing the Si plane of the SiC single crystal layer 13I.
  • the SiC single crystal layer 13I includes a single crystal SiC thinned layer 10HE.
  • the monocrystalline SiC thinned layer 10HE comprises a first ion-implanted layer.
  • the first ion-implanted layer comprises a hydrogen ion-implanted layer 10HI.
  • the monocrystalline SiC thinned layer 10HE comprises an embrittlement layer of the hydrogen ion implanted layer 10HI.
  • the SiC single crystal layer 13I may include a second ion-implanted layer.
  • the second ion-implanted layer is arranged between the first ion-implanted layer and the SiC polycrystalline growth layer.
  • the second ion-implanted layer may comprise a phosphorus ion-implanted layer 10PI.
  • the Si plane of the SiC single crystal layer 13I is, for example, the plane of [0001] orientation of 4H-SiC
  • the C plane of the SiC single crystal layer 13I is, for example, the [000-1] orientation of 4H-SiC. is the aspect of
  • the SiC single crystal substrate 10SB can be reused by being separated from the SiC epitaxial growth layer 12E.
  • FIG. 6 shows a cross-sectional view of a structure in which a hydrogen ion-implanted layer 10HI is formed on the Si surface of a SiC single crystal substrate 10SB in the semiconductor substrate manufacturing method according to the second embodiment.
  • the hydrogen ion-implanted layer 10HI is weakened by annealing treatment of the hydrogen ion-implanted layer 10HI to form the single-crystal SiC thinned layer 10HE.
  • a cross-sectional view of a structure in which a SiC epitaxial growth layer 12E is formed on the Si surface of the thinned layer 10HE is represented as shown in FIG.
  • the adhesive 17PI is removed, and the laminate of the single-crystal SiC thinned layer 10HE and the SiC epitaxial growth layer 12E is separated from the graphite substrate 19GS.
  • the laminate of the single-crystal SiC thinned layer 10HE and the SiC epitaxial growth layer 12E is mounted so that the Si surface is in contact with the carbon tray 20CT, the C surface is exposed facing upward, and SiC polycrystal growth is performed on the same surface by the CVD method.
  • a cross-sectional view of the structure forming layer 18PC is represented as shown in FIG.
  • FIG. 1 A cross-sectional view of the structure from which the carbon tray 20CT is removed in the semiconductor substrate manufacturing method according to the second embodiment is shown in FIG.
  • an ion implantation delamination method is applied.
  • a single crystal SiC thinned layer 10HE is formed from a SiC single crystal substrate 10SB by an ion implantation delamination method.
  • the ion implantation delamination method has the following steps.
  • the second embodiment is a method of manufacturing a semiconductor substrate 1 having a single crystal SiC thin layer 10HE and a SiC epitaxial growth layer 12E on a SiC polycrystalline growth layer 18PC.
  • the substrate bonding method is not used for the interface bonding of the first surface and the second surface.
  • the method for manufacturing a semiconductor substrate according to the second embodiment has a step of thinning the (0001) Si plane of the hexagonal SiC single crystal substrate 10SB by an ion implantation delamination method.
  • the laminate structure of the SiC single crystal substrate 10SB and the SiC polycrystalline growth layer 18PC is formed without bonding the substrates by a combination technique of the ion implantation delamination method and the CVD direct deposition technique.
  • a method for manufacturing a semiconductor substrate can be provided.
  • a method for manufacturing a semiconductor substrate according to the second embodiment has the following steps. That is, a step of forming a hydrogen ion-implanted layer 10HI on the Si surface of the SiC single crystal substrate 10SB, a step of forming a SiC epitaxial growth layer 12E on the Si surface of the SiC single crystal substrate 10SB, and embrittlement of the hydrogen ion implanted layer 10HI.
  • a step of forming a thin single crystal SiC layer 10HE a step of attaching a temporary substrate to the Si surface of the SiC epitaxial growth layer 12E; , smoothing the surface of the single-crystal SiC thinned layer 10HE that has been stripped, and forming a SiC polycrystalline growth layer 18PC on the surface of the smoothed single-crystal SiC thinned layer 10HE.
  • the Si surface of the hexagonal SiC single crystal substrate 10SB is implanted with hydrogen ions for the ion implantation delamination method to have a specified depth (about 1 ⁇ m).
  • a hydrogen ion-implanted layer 10HI is formed.
  • the acceleration energy is, for example, about 100 keV
  • the dose amount is, for example, about 2.0 ⁇ 10 17 /cm 2 .
  • the hydrogen ion-implanted layer 10HI is subjected to high temperature treatment to embrittle the hydrogen ion-implanted layer 10HI.
  • embrittlement thermal annealing is necessary to generate hydrogen microbubbles and make the thin single-crystal SiC layer 10HE easier to fracture.
  • a SiC epitaxial growth layer 12E is formed by homoepitaxial growth on the Si surface of the single-crystal SiC thinned layer 10HE by CVD.
  • a temporary substrate is attached to the Si surface of the SiC epitaxial growth layer 12E with an adhesive 17PI.
  • a silicon substrate such as a graphite substrate 19GS or a sintered silicon substrate can be applied.
  • an organic adhesive such as polyimide is used.
  • an organic adhesive such as epoxy or acrylic may be used.
  • the C-plane of the single crystal SiC thinned layer 10HE has an average surface roughness Ra of, for example, about 1 nm or less due to the above process.
  • the uneven structure of the thin single crystal SiC layer 10HE is exposed.
  • the uneven structure of the thin single-crystal SiC layer 10HE is subjected to a mechanical polishing method and a mechanical-chemical polishing method in order to smooth the Si surface of the SiC single-crystal substrate 10SB.
  • the Si surface of the SiC single crystal substrate 10SB has an average surface roughness Ra of, for example, about 1 nm or less due to the above process. As a result, the SiC single crystal substrate 10SB can be reused.
  • the SiC single crystal substrate 10SB becomes reusable.
  • P (phosphorous) ions are implanted into the smoothed surface to reduce the electric resistance value of the contact interface of the stack, forming a phosphorus ion-implanted layer 10PI.
  • the depth of the phosphorus ion-implanted layer 10PI is, for example, about 0.01 ⁇ m to 0.5 ⁇ m.
  • the acceleration energy is, for example, approximately 10 keV to 180 keV
  • the dose amount is, for example, approximately 4.times.10.sup.15/ cm.sup.2 to 6.times.10.sup.16 / cm.sup.2 .
  • the adhesive 17PI is removed by wet etching, an organic solvent, or the like to separate the laminate of the thin single-crystal SiC layer 10HE and the SiC epitaxial growth layer 12E from the graphite substrate 19GS. .
  • the laminate of the separated single-crystal SiC thinned layer 10HE and the SiC epitaxial growth layer 12E is mounted so that the Si surface is in contact with the carbon tray 20CT, and the C surface faces upward.
  • a SiC polycrystalline growth layer 18PC is deposited on the same surface by CVD, and at the same time activation and crystal damage recovery annealing are performed.
  • the laminate of the thin single-crystal SiC layer 10HE, the SiC epitaxial growth layer 12E, and the SiC polycrystalline growth layer 18PC is separated from the carbon tray 20CT, and the outer peripheral portion and the substrate are separated. Both sides are processed into a predetermined shape and surface condition.
  • the CVD apparatus for forming 18PC may be the same CVD apparatus, or may be configured as separate dedicated apparatuses.
  • the semiconductor substrate 1 according to the second embodiment can be formed.
  • the substrate bonding method is performed by combining the thinning of the single crystal SiC substrate by the ion implantation delamination method to the Si surface of the hexagonal single crystal SiC substrate and the direct growth of the polycrystalline SiC layer by CVD.
  • a single crystal SiC layer and a single crystal SiC layer are obtained by directly depositing a polycrystalline SiC support layer by a CVD method on a single crystal SiC layer thinned to a single crystal layer by using an ion implantation delamination method on the Si surface of a single crystal SiC substrate.
  • the manufacturing cost is reduced by eliminating the bonding process of the polycrystalline SiC substrate and simplifying the manufacturing process.
  • the second embodiment is a method for manufacturing a SiC composite substrate having a single-crystal SiC epitaxial growth layer on a polycrystalline SiC substrate, wherein the hexagonal single-crystal SiC substrate (000-1) C plane is ion-implanted and delaminated.
  • the following effects (1) to (6) are obtained.
  • the interfacial contact resistance value can be reduced.
  • the driving voltage peculiar to the substrate could be reduced.
  • Thermal CVD enables high-concentration autodoping during the deposition of the SiC polycrystalline growth layer, making it possible to reduce the bulk electrical resistance to a level comparable to that of single-crystal substrates produced by sublimation. did.
  • the first is hydrogen ion implantation for the ion implantation delamination method, and after the ion implantation, hydrogen microbubbles are generated to form a thin layer.
  • An embrittlement thermal anneal is required to facilitate fracturing.
  • the second ion implantation is P ion implantation for reducing the contact interface resistance (ohmic contact) between the SiC single crystal substrate and the SiC polycrystalline growth layer.
  • An activation thermal anneal is required. Both of these annealings are accomplished simultaneously by heating the substrate during deposition of the SiC polycrystalline growth layer by CVD, so there is no need to perform these annealing steps separately, making it possible to reduce manufacturing costs.
  • the semiconductor substrate according to the embodiment can be used, for example, for manufacturing various SiC-based semiconductor devices.
  • SiC-SBDs SiC trench gate (T: Trench) type MOSFETs
  • SiC planar gate type MOSFETs will be described below.
  • the SiC-SBD 21 includes a semiconductor substrate 1 composed of a SiC polycrystalline growth layer (CVD) 18PC and a SiC epitaxial growth layer 12E, as shown in FIG. .
  • a SiC single crystal layer 13I may be interposed between the SiC polycrystalline growth layer 18PC and the SiC epitaxial growth layer 12E.
  • the SiC single crystal layer 13I suppresses the spread of the depletion layer spreading in the SiC epitaxial growth layer 12E and facilitates the ohmic contact with the SiC polycrystalline growth layer 18PC formed on the C-plane of the SiC epitaxial growth layer 12E. can be formed.
  • the SiC epitaxial growth layer 12E becomes a drift layer
  • the SiC single crystal layer 13I becomes a buffer layer
  • the SiC polycrystalline growth layer 18PC becomes a substrate layer.
  • the SiC polycrystalline growth layer 18PC is doped n + type (impurity density is, for example, about 1 ⁇ 10 18 cm ⁇ 3 to about 1 ⁇ 10 21 cm ⁇ 3 ), and the SiC epitaxial growth layer 12E is n ⁇ type ( The impurity density is, for example, about 5 ⁇ 10 14 cm ⁇ 3 to about 5 ⁇ 10 16 cm ⁇ 3 ).
  • SiC single crystal layer 13I is doped at a higher concentration than SiC epitaxial growth layer 12E.
  • the SiC epitaxial growth layer 12E may have a crystal structure of 4H-SiC, 6H-SiC, or 2H-SiC.
  • n-type doping impurities for example, N (nitrogen), P (phosphorus), As (arsenic), etc. can be applied.
  • p-type doping impurities for example, B (boron), Al (aluminum), TMA, etc. can be applied.
  • the back surface ((000-1)C plane) of the SiC polycrystalline growth layer 18PC is provided with a cathode electrode 22 so as to cover the entire area thereof, and the cathode electrode 22 is connected to the cathode terminal K.
  • a surface 100 (for example, (0001) Si plane) of the SiC epitaxial growth layer 12 has a contact hole 24 that exposes a part of the SiC epitaxial growth layer 12E as an active region 23, and a field region 25 surrounding the active region 23. , a field insulating film 26 is formed.
  • the field insulating film 26 is made of SiO 2 (silicon oxide), but may be made of other insulators such as silicon nitride (SiN).
  • An anode electrode 27 is formed on the field insulating film 26, and the anode electrode 27 is connected to the anode terminal A. As shown in FIG.
  • a p-type JTE (Junction Termination Extension) structure 28 is formed in the vicinity of the surface 100 (surface layer portion) of the SiC epitaxial growth layer 12 so as to be in contact with the anode electrode 27 .
  • the JTE structure 28 is formed along the contour of the contact hole 24 so as to straddle the inside and outside of the contact hole 24 of the field insulating film 26 .
  • trench gate type MOSFET 31 includes semiconductor substrate 1 composed of SiC polycrystalline growth layer 18PC and SiC epitaxial growth layer 12E, as shown in FIG.
  • a SiC single crystal layer 13I may be interposed between the SiC polycrystalline growth layer 18PC and the SiC epitaxial growth layer 12E.
  • the SiC single crystal layer 13I suppresses the spread of the depletion layer spreading in the SiC epitaxial growth layer 12E and facilitates the ohmic contact with the SiC polycrystalline growth layer 18PC formed on the C-plane of the SiC epitaxial growth layer 12E. can be formed.
  • the SiC epitaxial growth layer 12E becomes a drift layer
  • the SiC single crystal layer 13I becomes a buffer layer
  • the SiC polycrystalline growth layer 18PC becomes a substrate layer.
  • the SiC polycrystalline growth layer 18PC is doped n + type (impurity density is, for example, about 1 ⁇ 10 18 cm ⁇ 3 to about 1 ⁇ 10 21 cm ⁇ 3 ), and the SiC epitaxial growth layer 12E is n ⁇ type ( The impurity density is, for example, about 5 ⁇ 10 14 cm ⁇ 3 to about 5 ⁇ 10 16 cm ⁇ 3 ).
  • SiC single crystal layer 13I is doped at a higher concentration than SiC epitaxial growth layer 12E.
  • the SiC epitaxial growth layer 12E may have a crystal structure of 4H-SiC, 6H-SiC, or 2H-SiC.
  • n-type doping impurities for example, N (nitrogen), P (phosphorus), As (arsenic), etc. can be applied.
  • p-type doping impurities for example, B (boron), Al (aluminum), TMA, etc. can be applied.
  • the back surface ((000-1) C plane) of the SiC polycrystalline growth layer 18PC is provided with a drain electrode 32 so as to cover the entire area thereof, and the drain electrode 32 is connected to the drain terminal D.
  • p-type (impurity density is, for example, about 1 ⁇ 10 16 cm ⁇ 3 to about 1 ⁇ 10 19 cm ⁇ 3 ).
  • a body region 33 is formed.
  • the portion on the side of the SiC polycrystalline growth layer 18PC with respect to the body region 33 is the n ⁇ -type drain region 34 (12E), which remains as the SiC epitaxial growth layer RE.
  • a gate trench 35 is formed in the SiC epitaxial growth layer 12E. Gate trench 35 penetrates body region 33 from surface 100 of SiC epitaxial growth layer 12E, and its deepest portion reaches drain region 34 (12E).
  • a gate insulating film 36 is formed on the inner surface of the gate trench 35 and the surface 100 of the SiC epitaxial growth layer 12E so as to cover the entire inner surface of the gate trench 35 .
  • Gate electrode 37 is buried in gate trench 35 by filling the inside of gate insulating film 36 with, for example, polysilicon.
  • a gate terminal G is connected to the gate electrode 37 .
  • n + -type source region 38 forming part of the side surface of the gate trench 35 is formed in the surface layer portion of the body region 33 .
  • p + -type (impurity density is, for example, about 1 ⁇ 10 18 cm ⁇ 3 to about 1 ⁇ 10 21 cm -3 ) of body contact region 39 is formed.
  • An interlayer insulating film 40 made of SiO 2 is formed on the SiC epitaxial growth layer 12E.
  • a source electrode 42 is connected to the source region 38 and the body contact region 39 through a contact hole 41 formed in the interlayer insulating film 40 .
  • a source terminal S is connected to the source electrode 42 .
  • the gate electrode A channel can be formed near the interface with the gate insulating film 36 in the body region 33 by the electric field from 37 . Thereby, a current can flow between the source electrode 42 and the drain electrode 32, and the SiC-TMOSFET 31 can be turned on.
  • a planar gate type MOSFET 51 includes a semiconductor substrate 1 composed of a SiC polycrystalline growth layer 18PC and a SiC epitaxial growth layer 12E, as shown in FIG.
  • a SiC single crystal layer 13I may be interposed between the SiC polycrystalline growth layer 18PC and the SiC epitaxial growth layer 12E.
  • the SiC single crystal layer 13I suppresses the spread of the depletion layer spreading in the SiC epitaxial growth layer 12E and facilitates the ohmic contact with the SiC polycrystalline growth layer 18PC formed on the C-plane of the SiC epitaxial growth layer 12E. can be formed.
  • the SiC epitaxial growth layer 12E becomes a drift layer
  • the SiC single crystal layer 13I becomes a buffer layer
  • the SiC polycrystalline growth layer 18PC becomes a substrate layer.
  • the SiC polycrystalline growth layer 18PC is doped n + type (impurity density is, for example, about 1 ⁇ 10 18 cm ⁇ 3 to about 1 ⁇ 10 21 cm ⁇ 3 ), and the SiC epitaxial growth layer 12 is n ⁇ type ( The impurity density is, for example, about 5 ⁇ 10 14 cm ⁇ 3 to about 5 ⁇ 10 16 cm ⁇ 3 ).
  • the SiC epitaxial growth layer 12 may have a crystal structure of either 4H-SiC, 6H-SiC, or 2H-SiC.
  • n-type doping impurities for example, N (nitrogen), P (phosphorus), As (arsenic), etc. can be applied.
  • p-type doping impurities for example, B (boron), Al (aluminum), TMA, etc. can be applied.
  • a drain electrode 52 is formed on the back surface ((000-1) C plane) of the SiC single crystal substrate 10SB so as to cover the entire area, and a drain terminal D is connected to the drain electrode 52.
  • p-type (impurity density is, for example, about 1 ⁇ 10 16 cm ⁇ 3 to about 1 ⁇ 10 19 cm ⁇ 3 ).
  • a body region 53 is formed in a well shape.
  • the portion on the SiC single crystal substrate 10SB side with respect to the body region 53 is the n ⁇ -type drain region 54 (12E), which is maintained as it is after the epitaxial growth.
  • n + -type source region 55 is formed in the surface layer portion of the body region 53 with a gap from the periphery of the body region 53 .
  • a p + -type (impurity density is, for example, about 1 ⁇ 10 18 cm ⁇ 3 to about 1 ⁇ 10 21 cm ⁇ 3 ) body contact region 56 is formed inside the source region 55.
  • Body contact region 56 penetrates source region 55 in the depth direction and is connected to body region 53 .
  • a gate insulating film 57 is formed on the surface 100 of the SiC epitaxial growth layer 12E.
  • the gate insulating film 57 covers the portion of the body region 53 surrounding the source region 55 (periphery of the body region 53 ) and the outer periphery of the source region 55 .
  • the gate electrode 58 faces the peripheral portion of the body region 53 with the gate insulating film 57 interposed therebetween.
  • a gate terminal G is connected to the gate electrode 58 .
  • An interlayer insulating film 59 made of SiO 2 is formed on the SiC epitaxial growth layer 12E.
  • a source electrode 61 is connected to the source region 55 and the body contact region 56 through a contact hole 60 formed in the interlayer insulating film 59 .
  • a source terminal S is connected to the source electrode 61 .
  • the gate electrode A channel can be formed near the interface with the gate insulating film 57 in the body region 53 by the electric field from 58 . Thereby, a current can flow between the source electrode 61 and the drain electrode 52, and the planar gate type MOSFET 51 can be turned on.
  • MOS capacitor can also be manufactured using the semiconductor substrate 1 according to the embodiment. MOS capacitors can improve yield and reliability.
  • a bipolar transistor can also be manufactured using the semiconductor substrate 1 according to the embodiment.
  • the semiconductor substrate 1 according to the embodiment can also be used for manufacturing SiC-pn diodes, SiCIGBTs, SiC complementary MOSFETs, and the like.
  • the semiconductor substrate 1 of the present embodiment can also be applied to other types of devices such as LEDs (light emitting diodes) and semiconductor optical amplifiers (SOAs).
  • crystal plane 15A and 15B are diagrams illustrating crystal planes of SiC.
  • the plan view of FIG. 15A shows the Si surface 211 of the SiC wafer 200 on which the primary orientation flat 201 and the secondary orientation flat 202 are formed.
  • the Si plane 211 with the [0001] orientation is formed on the upper surface
  • the C plane 212 with the [000 ⁇ 1] orientation is formed on the lower surface.
  • a schematic bird's-eye view configuration of a semiconductor substrate (wafer) 1 includes, as shown in FIG. 16, a SiC polycrystalline growth layer 18PC and a SiC epitaxial growth layer 12E.
  • the thickness of the SiC polycrystalline growth layer 18PC is, for example, approximately 200 ⁇ m to approximately 500 ⁇ m, and the thickness of the SiC epitaxial growth layer 12E is, for example, approximately 4 ⁇ m to approximately 100 ⁇ m.
  • FIG. 17A A schematic bird's-eye view configuration of a 4H—SiC crystal unit cell applicable to the SiC epitaxial growth layer 12E is shown in FIG. 17A, and a schematic configuration of a two-layer portion of the 4H—SiC crystal is shown in FIG. , and the schematic configuration of the four-layer portion of the 4H—SiC crystal is represented as shown in FIG. 17C.
  • FIG. 17A A schematic configuration of the unit cell of the 4H—SiC crystal structure shown in FIG. 17A viewed from directly above the (0001) plane is represented as shown in FIG.
  • the crystal structure of 4H-SiC can be approximated by a hexagonal system, and four C atoms are bonded to one Si atom.
  • the four C atoms are located at the four vertices of a regular tetrahedron centered on the Si atom.
  • These four C atoms are arranged such that one Si atom is located on the [0001] axis direction with respect to the C atom and the other three C atoms are located on the [000-1] axis side with respect to the Si atom.
  • the off angle ⁇ is, for example, about 4 degrees or less.
  • the [0001] axis and [000-1] axis are along the axial direction of the hexagonal prism, and the plane normal to the [0001] axis (the top surface of the hexagonal prism) is the (0001) plane (Si plane). On the other hand, the plane normal to the [000-1] axis (the lower surface of the hexagonal prism) is the (000-1) plane (C plane).
  • the directions that are perpendicular to the [0001] axis and pass through non-adjacent vertices of the hexagonal prism when viewed from directly above the (0001) plane are the a1 axis [2-1-10] and the a2 axis, respectively. [-12-10] and a3 axis [-1-120].
  • the direction passing through the vertices between the a1 and a2 axes is the [11-20] axis
  • the direction passing through the vertices between the a2 and a3 axes is the [-2110] axis
  • the direction passing through the vertex between the a3 axis and the a1 axis is the [1-210] axis.
  • each of the six axes passing through each vertex of the hexagonal prism the axes that are inclined at an angle of 30° with respect to the axes on both sides thereof and that are normal to each side surface of the hexagonal prism are respectively a1 [10-10] axis, [1-100] axis, [0-110] axis, [-1010] axis, [-1100] axis and [01-10] axis.
  • Each plane (side surface of the hexagonal prism) normal to these axes is a crystal plane perpendicular to the (0001) plane and the (000-1) plane.
  • the epitaxial growth layer 12E may comprise at least one or more selected from the group of IV group element semiconductors, III-V group compound semiconductors, and II-VI group compound semiconductors.
  • the SiC single crystal substrate 10SB and the SiC epitaxial growth layer 12E may be made of any material of 4H-SiC, 6H-SiC, or 2H-SiC.
  • the SiC single crystal substrate 10SB and the SiC epitaxial growth layer 12E are selected from the group of GaN, BN, AlN, Al2O3 , Ga2O3 , diamond, carbon, and graphite as materials other than SiC. It may be provided with at least one type that can be used.
  • the semiconductor device including the semiconductor substrate according to the embodiment may include any one of GaN-based, AlN-based, and gallium oxide-based IGBTs, diodes, MOSFETs, and thyristors other than SiC-based ones.
  • a semiconductor device having a semiconductor substrate has a configuration of one-in-one module, two-in-one module, four-in-one module, six-in-one module, seven-in-one module, eight-in-one module, twelve-in-one module, or four-in-one module. It's okay to be prepared.
  • a low-cost SiC polycrystalline growth layer can be used as the substrate material.
  • the present embodiment includes various embodiments and the like that are not described here.
  • the semiconductor substrate of the present embodiment and the semiconductor device having this semiconductor substrate can be used in various semiconductor module technologies such as IGBT modules, diode modules, and MOS modules (SiC, GaN, AlN, gallium oxide).
  • Power modules for inverter circuits that drive electric motors used as power sources for automobiles (including hybrid vehicles), trains, industrial robots, etc. Solar cells, wind power generators and other power generation devices (especially private power generation devices) It can be applied to a wide range of application fields, such as a power module for an inverter circuit that converts the power generated by a power source into the power of a commercial power supply.
  • Reference Signs List 1 Semiconductor substrate 10SB SiC single crystal substrate 10HI Hydrogen ion implanted layer 10HE Single crystal SiC thin layer 10PI Phosphorus ion implanted layer 12E SiC epitaxial growth layer 13I SiC single crystal layer 18PC SiC polycrystal growth layer 19GS Graphite Substrate 20CT...Carbon tray 21...Semiconductor device (SiC-SBD) Reference Signs List 22 Cathode electrode 23 Active region 24 Contact hole 25 Field region 26 Field insulating film 27 Anode electrode 28 JTE structure 31 Semiconductor device (SiC-TMOSFET) 32, 52... drain electrodes 33, 53... body regions 34, 54... drain regions 35... gate trenches 36, 57...
  • SiC-MOSFET Semiconductor device

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Abstract

実施の形態に係る半導体基板（１）は、六方晶系のＳｉＣ単結晶層（１３Ｉ）と、ＳｉＣ単結晶層（１３Ｉ）のＳｉ面上に配置されたＳｉＣエピタキシャル成長層（１２Ｅ）と、ＳｉＣ単結晶層（１３Ｉ）のＳｉ面と対向するＣ面上に配置されたＳｉＣ多結晶成長層（１８ＰＣ）とを備える。ＳｉＣ単結晶層（１３Ｉ）は、水素イオン注入層（１０ＨＩ）を脆化した単結晶ＳｉＣ薄化層（１０ＨＥ）と、リンイオン注入層（１０ＰＩ）とを備える。リンイオン注入層（１０ＰＩ）は、単結晶ＳｉＣ薄化層（１０ＨＥ）とＳｉＣ多結晶成長層（１８ＰＣ）との間に配置される。低コストかつ高品質の半導体基板及びその製造方法を提供する。

Description

半導体基板及びその製造方法、及び半導体装置
　本実施の形態は、半導体基板及びその製造方法、及び半導体装置に関する。
　近年、Ｓｉ半導体やＧａＡｓ半導体に比べてバンドギャップエネルギーが広く、高電界耐圧性能を有するため、高耐圧化、大電流化、低オン抵抗化、高効率化、低消費電力化、高速スイッチング等を実現できるシリコンカーバイド（ＳｉＣ：Silicon Carbide:炭化ケイ素）半導体が注目されている。
　ＳｉＣウェハを形成する方法としては、例えば、昇華法によるＳｉＣ単結晶基板上に化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法でＳｉＣエピタキシャル成長層を形成する方法や、ＳｉＣのＣＶＤ多結晶基板に対して昇華法によるＳｉＣ単結晶基板を貼付け、更にＳｉＣ単結晶基板上にＣＶＤ法でＳｉＣエピタキシャル成長層を形成する方法等がある。
　従来、電力制御の用途にショットキーバリアダイオード（Schottky Barrier Diode：ＳＢＤ）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のようなＳｉＣ製のデバイスが提供されている。
特許第６２０６７８６号公報 特許第６５８２７７９号公報 特許第６５４４１６６号公報 特開２０１９－２１０１６１号公報
　このようなＳｉＣ系のデバイスが形成されるＳｉＣ半導体基板は、製造コストを低減したり所望の物性を提供したりするために、多結晶のＳｉＣ半導体基板に単結晶のＳｉＣ半導体基板を貼り合わせて作製されることがあった。
　また、多結晶のＳｉＣ半導体基板に貼り付けた単結晶のＳｉＣ半導体基板の上にエピタキシャル層を成長させるため、高品質な単結晶のＳｉＣ半導体基板を多結晶のＳｉＣ半導体基板に無欠陥で貼り付ける必要があった。しかしながら、単結晶のＳｉＣ半導体基板を多結晶のＳｉＣ半導体基板に常温接合や拡散接合で貼り付けるために必要な表面粗さの確保する研磨加工が高コストになり、接合界面に発生する欠陥により歩留まりが低下することがあった。
　本実施の形態は、低コストかつ高品質の半導体基板及びその製造方法、及び半導体装置を提供する。
　本開示の一態様によれば、ＳｉＣ単結晶層と、前記ＳｉＣ単結晶層のＳｉ面上に配置されたＳｉＣエピタキシャル成長層と、前記ＳｉＣ単結晶層のＳｉ面と対向するＣ面上に配置されたＳｉＣ多結晶成長層とを備える、半導体基板が提供される。
　本開示の他の態様によれば、上記の半導体基板を備える、半導体装置が提供される。
　本開示の他の態様によれば、ＳｉＣ単結晶基板のＣ面に、水素イオン注入層を形成する工程と、前記ＳｉＣ単結晶基板のＣ面に、ＳｉＣ多結晶成長層を形成する工程と、前記ＳｉＣ多結晶成長層を形成する工程と共に、前記水素イオン注入層を脆化して、単結晶ＳｉＣ薄化層を形成する工程と、前記ＳｉＣ単結晶基板から、前記単結晶ＳｉＣ薄化層及び前記ＳｉＣ多結晶成長層の第１の積層体を剥離する工程と、剥離した前記単結晶ＳｉＣ薄化層の表面を平滑化する工程と、前記単結晶ＳｉＣ薄化層の平滑化した表面にＳｉＣエピタキシャル成長層を形成する工程とを有する、半導体基板の製造方法が提供される。
　本開示の他の態様によれば、ＳｉＣ単結晶基板のＳｉ面に、水素イオン注入層を形成する工程と、前記ＳｉＣ単結晶基板の前記Ｓｉ面に、ＳｉＣエピタキシャル成長層を形成する工程と、前記ＳｉＣエピタキシャル成長層を形成する工程と共に、前記水素イオン注入層を脆化して、単結晶ＳｉＣ薄化層を形成する工程と、前記ＳｉＣエピタキシャル成長層のＳｉ面に仮基板を貼り付ける工程と、前記ＳｉＣ単結晶基板から、前記単結晶ＳｉＣ薄化層、前記ＳｉＣエピタキシャル成長層及び前記仮基板の第２の積層体を剥離する工程と、剥離した前記単結晶ＳｉＣ薄化層の表面を平滑化する工程と、平滑化した前記単結晶ＳｉＣ薄化層の前記表面にＳｉＣ多結晶成長層を形成する工程とを有する、半導体基板の製造方法が提供される。
　本実施の形態によれば、低コストかつ高品質の半導体基板及びその製造方法、及び半導体装置を提供することができる。
図１は第１の実施の形態に係る半導体基板の製造方法であって、ＳｉＣ単結晶基板のＣ面に水素イオン注入層及びリンイオン注入層を形成した構造の断面図を示す。 図２は第１の実施の形態に係る半導体基板の製造方法であって、リンイオン注入層のＣ面上にＳｉＣ多結晶成長層をＣＶＤ法により形成した構造の断面図を示す。 図３Ａは第１の実施の形態に係る半導体基板の製造方法であって、単結晶ＳｉＣ薄化層内の剥離面を介して、ＳｉＣ単結晶基板と分離し、ＳｉＣ多結晶成長層及びＳｉＣ多結晶成長層上にＳｉＣ単結晶層を形成した構造の断面図を示す。 図３Ｂは剥離・分離したＳｉＣ単結晶基板の構造の断面図を示す。 図４は第１の実施の形態に係る半導体基板の製造方法であって、ＳｉＣ単結晶層のＳｉ面を研磨した構造の断面図を示す。 図５は第１の実施の形態に係る半導体基板の製造方法であって、ＳｉＣ薄化層上に、ＳｉＣエピタキシャル成長層を形成した構造の断面図を示す。 図６は第２の実施の形態に係る半導体基板の製造方法であって、ＳｉＣ単結晶基板のＳｉ面に水素イオン注入層を形成した構造の断面図を示す。 図７は第２の実施の形態に係る半導体基板の製造方法であって、水素イオン注入層のアニール処理により、水素イオン注入層を脆弱化して単結晶ＳｉＣ薄化層を形成後、単結晶ＳｉＣ薄化層のＳｉ面にＳｉＣエピタキシャル成長層を形成した構造の断面図を示す。 図８は第２の実施の形態に係る半導体基板の製造方法であって、ＳｉＣエピタキシャル成長層のＳｉ面に接着層を塗布して黒鉛基板を貼り付けた後、脆弱化アニールを行って形成した単結晶ＳｉＣ薄化層を介して、ＳｉＣ単結晶基板と剥離・分離した構造の断面図を示す。 図９は第２の実施の形態に係る半導体基板の製造方法であって、単結晶ＳｉＣ薄化層の剥離面を平滑化した後、単結晶ＳｉＣ薄化層のＣ面上にＰイオン注入を実施して、リンイオン注入層を形成した構造の断面図を示す。 図１０は接着剤を除去し、単結晶ＳｉＣ薄化層とＳｉＣエピタキシャル成長層との積層体と黒鉛基板を分離し、分離した単結晶ＳｉＣ薄化層とＳｉＣエピタキシャル成長層との積層体のＳｉ面がカーボントレイに接触するように搭載し、Ｃ面を上向きにして露出させ、同表面にＣＶＤ法によりＳｉＣ多結晶成長層を形成した構造の断面図を示す。 図１１は第２の実施の形態に係る半導体基板の製造方法であって、カーボントレイを除去した構造の断面図を示す。 図１２は実施の形態に係る半導体基板を用いて作製したショットキーバリアダイオードの断面図を示す。 図１３は実施の形態に係る半導体基板を用いて作製したトレンチゲート型ＭＯＳＦＥＴの断面図を示す。 図１４は実施の形態に係る半導体基板を用いて作製したプレーナゲート型ＭＯＳＦＥＴの断面図を示す。 図１５ＡはＳｉＣの結晶面を説明する平面図を示す。 図１５ＢはＳｉＣの結晶面を説明する側面図を示す。 図１６は実施の形態に係る半導体基板（ウェハ）の鳥瞰図を示す。 図１７Ａは実施の形態に係る半導体基板のＳｉＣエピタキシャル基板に適用可能な４Ｈ－ＳｉＣ結晶のユニットセルの鳥瞰図を示す。 図１７Ｂは４Ｈ－ＳｉＣ結晶の２層部分の構成図を示す。 図１７Ｃは４Ｈ－ＳｉＣ結晶の４層部分の構成図を示す。 図１８は図１７Ａに示す４Ｈ－ＳｉＣ結晶のユニットセルを（０００１）面の真上から見た構成図を示す。
　次に、図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。図面は模式的なものである。また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、部品の材質、形状、構造、配置等を特定するものではない。実施の形態は、種々の変更を加えることができる。
　以下の実施の形態の説明において、［Ｃ］はＳｉＣのＣ面であることを示し、［Ｓ］はＳｉＣのＳｉ面であることを示す。
　（第１の実施の形態）
　（半導体基板）
　第１の実施の形態に係る半導体基板１は、図５に示すように、六方晶系のＳｉＣ単結晶層１３Ｉと、ＳｉＣ単結晶層１３ＩのＳｉ面上に配置されたＳｉＣエピタキシャル成長層（ＳｉＣ－ｅｐｉ）１２Ｅと、ＳｉＣ単結晶層１３ＩのＳｉ面と対向するＣ面上に配置されたＳｉＣ多結晶成長層（ＳｉＣ－ｐｏｌｙ　ＣＶＤ）１８ＰＣとを備える。
　ＳｉＣ単結晶層１３Ｉは、図５に示すように、単結晶ＳｉＣ薄化層１０ＨＥを備える。単結晶ＳｉＣ薄化層１０ＨＥは、第１イオン注入層を備える。第１イオン注入層は、図５に示すように、水素イオン注入層１０ＨＩを備える。単結晶ＳｉＣ薄化層１０ＨＥは、水素イオン注入層１０ＨＩの脆化層を備える。また、ＳｉＣ単結晶層１３Ｉは、第２イオン注入層を備えていても良い。ここで、第２イオン注入層は、図５に示すように、単結晶ＳｉＣ薄化層１０ＨＥと、ＳｉＣ多結晶成長層１８ＰＣとの間に配置される。第２イオン注入層は、図５に示すように、リンイオン注入層１０ＰＩを備えていても良い。
　ここで、ＳｉＣ単結晶層１３ＩのＳｉ面は、例えば、４Ｈ－ＳｉＣの［０００１］方位の面であり、ＳｉＣ単結晶層１３ＩのＣ面は、４Ｈ－ＳｉＣの［０００－１］方位の面である。
　また、ＳｉＣ単結晶基板１０ＳＢは、ＳｉＣエピタキシャル成長層１２Ｅから剥離することで、再利用可能である。
　（製造方法）
　第１の実施の形態に係る半導体基板の製造方法であって、ＳｉＣ単結晶基板（ＳｉＣＳＢ）１０ＳＢのＣ面に水素イオン注入層１０ＨＩ及びリンイオン注入層１０ＰＩを順次形成した構造の断面図は、図１に示すように表される。
　第１の実施の形態に係る半導体基板の製造方法であって、リンイオン注入層１０ＰＩのＣ面上にＳｉＣ多結晶成長層（ＳｉＣ－ｐｏｌｙ　ＣＶＤ）１８ＰＣをＣＶＤ法により形成した構造の断面図は、図２に示すように表される。
　第１の実施の形態に係る半導体基板の製造方法であって、単結晶ＳｉＣ薄化層１０ＨＥ内の剥離面ＢＰを介して、ＳｉＣ単結晶基板１０ＳＢと分離し、ＳｉＣ多結晶成長層１８ＰＣ及びＳｉＣ多結晶成長層１８ＰＣ上にＳｉＣ単結晶層１３Ｉを形成した構造の断面図は、図３Ａに示すように表される。
　一方、剥離・分離したＳｉＣ単結晶基板１０ＳＢの構造の断面図は、図３Ｂに示すように表される。
　第１の実施の形態に係る半導体基板の製造方法であって、ＳｉＣ単結晶層１３ＩのＳｉ面を研磨した構造の断面図は、図４に示すように表される。
　第１の実施の形態に係る半導体基板の製造方法であって、ＳｉＣ単結晶層１３ＩのＳｉ面上に、ＳｉＣエピタキシャル成長層１２Ｅを形成した構造の断面図は、図５に示すように表される。
　（イオン注入剥離法）
　第１の実施の形態に係る半導体基板の製造方法においては、イオン注入剥離法を適用している。イオン注入剥離法により、ＳｉＣ単結晶基板１０ＳＢの表面に単結晶ＳｉＣ薄化層１０ＨＥを形成可能である。イオン注入剥離法は、以下の工程を有する。
　（ａ）まず、六方晶系のＳｉＣ単結晶基板１０ＳＢのＳｉ面に水素のイオン注入を実施し、水素イオン注入層１０ＨＩを所定の深さに形成する。
　（ｂ）次に、アニール処理を実施し、水素イオン注入層１０ＨＩを脆弱化して、単結晶ＳｉＣ薄化層１０ＨＥが形成される。脆化した水素イオン注入層１０ＨＩが単結晶ＳｉＣ薄化層１０ＨＥとなる。ここで、アニール処理は、脆化熱アニール処理である。水素のイオン注入後に水素マイクロバブルを発生させ単結晶ＳｉＣ薄化層１０ＨＥを破断しやすくするための処理である。単結晶ＳｉＣ薄化層１０ＨＥ内には、せん断応力等のストレス印加時には、剥離面ＢＰが形成される。
　第１の実施の形態に係る半導体基板の製造方法は、ＳｉＣ多結晶成長層１８ＰＣ上に単結晶ＳｉＣ薄化層１０ＨＥとＳｉＣエピタキシャル成長層１２Ｅとを有する半導体基板１の製造方法である。六方晶系のＳｉＣ単結晶基板１０ＳＢの表面をイオン注入剥離法により薄化する工程と、薄化したＳｉＣ単結晶層１３Ｉの第１面上に単結晶ＳｉＣをエピタキシャル成長させる工程と、薄化したＳｉＣ単結晶層１３Ｉの第２面上にＣＶＤ法によりＳｉＣ多結晶成長層１８ＰＣを直接成長させる工程とを有する。ここで、第１面及び第２面の界面接合ともに基板接合法を用いない。
　また、第１の実施の形態に係る半導体基板の製造方法は、六方晶系のＳｉＣ単結晶基板１０ＳＢの（０００－１）Ｃ面をイオン注入剥離法により薄化する工程を有する。
　第１の実施の形態に係る半導体基板の製造方法は、以下の工程を有する。すなわち、ＳｉＣ単結晶基板１０ＳＢのＣ面に、水素イオン注入層１０ＨＩを形成する工程と、ＳｉＣ単結晶基板１０ＳＢのＣ面に、ＳｉＣ多結晶成長層１８ＰＣを形成する工程と、ＳｉＣ多結晶成長層１８ＰＣを形成する工程と共に、水素イオン注入層１０ＨＩを脆化して、単結晶ＳｉＣ薄化層１０ＨＥを形成する工程と、ＳｉＣ単結晶基板１０ＳＢから、単結晶ＳｉＣ薄化層１０ＨＥ及びＳｉＣ多結晶成長層１８ＰＣの第１の積層体を剥離する工程と、剥離した単結晶ＳｉＣ薄化層１０ＨＥの表面を平滑化する工程と、単結晶ＳｉＣ薄化層１０ＨＥの平滑化した表面にＳｉＣエピタキシャル成長層１２Ｅを形成する工程とを有する。
　図面を参照して、第１の実施の形態に係る半導体基板の製造方法を以下に詳述する。
　（Ａ）まず、図１に示すように、六方晶系のＳｉＣ単結晶基板（ＳｉＣＳＢ）１０ＳＢのＣ面に、水素イオンを注入する。ＳｉＣ単結晶基板１０ＳＢのＣ面に、水素イオンを注入すると、水素イオンは入射エネルギーに応じた深さまで到達し、高濃度に分布する。これにより、図１に示すように、表面から所定深さに、水素イオン注入層１０ＨＩが形成される。
　イオン注入剥離法による水素イオン注入により規定の深さ（約０．５μｍ～１μｍ程度）を有する水素イオン注入層１０ＨＩを形成する。ここで、イオン注入条件として、加速エネルギーは例えば、約１００ｋｅＶ程度、ドーズ量は例えば、約２．０×１０17／ｃｍ2程度である。
　（Ｂ）次に、図１に示すように、ＳｉＣ単結晶基板１０ＳＢのＣ面に、積層接触界面の電気抵抗値を下げるための別の（Ｐ等）イオンを注入しても良い。ここで、リンイオン注入層１０ＰＩの深さは、例えば、約０．０１μｍ～０．５μｍ程度である。イオン注入条件として、加速エネルギーは例えば、約１０ｋｅＶ～１８０ｋｅＶ程度、ドーズ量は例えば、約４×１０15／ｃｍ2～６×１０16／ｃｍ2程度である。
　（Ｃ）次に、図２に示すように、ＳｉＣ単結晶基板１０ＳＢのＣ面上に、ＳｉＣ多結晶成長層１８ＰＣを形成する。ここで、ＳｉＣ多結晶成長層１８ＰＣは、例えば、ＣＶＤ法によりＳｉＣ単結晶基板１０ＳＢのＣ面上に堆積可能である。ＳｉＣ多結晶成長層１８ＰＣの厚さは例えば、約１５０μｍ～５００μｍ程度が望ましい。半導体基板１（図５参照）の厚さが必要に応じて約１５０μｍ～５００μｍ程度になるように調節する。ここで、半導体基板１の厚さは、図５に示すように、ＳｉＣ多結晶成長層１８ＰＣと、ＳｉＣ単結晶層１３Ｉと、ＳｉＣエピタキシャル成長層１２Ｅの各層の和である。
　また、ＳｉＣ多結晶成長層１８ＰＣの堆積時の高温処理と同時に、水素イオン注入層１０ＨＩを脆化することができる。また、同時に、水素イオン及びＰイオン等の活性化アニールを行う。ＳｉＣ多結晶成長層１８ＰＣの形成時の熱処理と同時に水素イオン注入層１０ＨＩは脆弱化されて、単結晶ＳｉＣ薄化層１０ＨＥが形成される。
　ＳｉＣ単結晶基板１０ＳＢのＣ面への２回のイオン注入のうち、１回目はイオン注入剥離法のための水素イオン注入である。水素イオン（プロトン）を注入後には水素マイクロバブルを発生させ水素イオン注入層１０ＨＩを脆化する。水素イオンを注入すると、約1μｍの深さに水素イオンがたまる。ここで、熱アニール処理すると、水素イオンがガス化して、ＳｉＣ単結晶基板１０ＳＢに中にポーラスの層が形成される。このポーラスの層によって、ＳｉＣ単結晶基板１０ＳＢが脆化して、水素イオン注入層１０ＨＩの脆弱層、すなわち、単結晶ＳｉＣ薄化層１０ＨＥが形成される。図２に示すように、単結晶ＳｉＣ薄化層１０ＨＥの破断面ＢＰにおいて、破断しやすくする。水素イオン注入層１０ＨＩの脆弱化により、ＳｉＣ単結晶基板１０ＳＢとＳｉＣ多結晶成長層１８ＰＣとの熱膨張係数ＣＴＥ(Coefficient of Thermal Expansion)の差による結晶欠陥の発生及び反りの発生を回避することができる。
　２回目のイオン注入は、ＳｉＣ単結晶基板１０ＳＢとＳｉＣ多結晶成長層１８ＰＣの接触界面のオーミックコンタクト抵抗低減のためのＰイオン注入であり、注入表面付近のドナー密度が、約１×１０18／ｃｍ3～１×１０20／ｃｍ3になるように多段Ｐイオン注入を行う。注入後にはＰイオンを活性化しドナー密度を向上するための活性化熱アニールが必要である。
　この双方のアニールは、ＣＶＤ法によるＳｉＣ多結晶成長層１８ＰＣの堆積時の基板加熱により同時に達成される。
　（Ｄ１）次に、図３Ａに示すように、ＳｉＣ単結晶基板１０ＳＢから、単結晶ＳｉＣ薄化層１０ＨＥ、リンイオン注入層１０ＨＰ及びＳｉＣ多結晶成長層１８ＰＣの積層体（１８ＰＣ、１０ＰＩ、１０ＨＥ）を剥離する。ここで、剥離工程は、脆化処理された単結晶ＳｉＣ薄化層１０ＨＥの剥離面ＢＰにおいて実施される。
　（Ｄ２）一方、図３Ｂに示すように、剥離されたＳｉＣ単結晶基板１０ＳＢのＣ面上には、単結晶ＳｉＣ薄化層１０ＨＥの凹凸構造が露出している。この単結晶ＳｉＣ薄化層１０ＨＥの凹凸構造を機械的研磨法及び機械化学的研磨法を順に用いてＳｉＣ単結晶基板１０ＳＢのＳｉ面を平滑化する。ＳｉＣ単結晶基板１０ＳＢのＣ面は、上記工程により、表面の平均粗さＲaは、例えば、約１ｎｍ以下である。この結果、ＳｉＣ単結晶基板１０ＳＢを再利用可能である。ＳｉＣ単結晶基板１０ＳＢは再利用可能となる。
　（Ｅ）次に、図４に示すように、剥離した単結晶ＳｉＣ薄化層１０ＨＥの表面を機械的研磨法及び機械化学的研磨法を順に用いて表面を平滑化する。単結晶ＳｉＣ薄化層１０ＨＥのＳｉ面は、上記工程により、表面の平均粗さＲaは、例えば、約１ｎｍ以下である。
　（Ｆ）次に、図５に示すように、平滑化表面にＣＶＤ法によりホモエピタキシャル成長して結晶性が良好なＳｉＣエピタキシャル成長層１２Ｅを形成する。尚、ホモエピタキシャル成長によりＳｉＣエピタキシャル成長層１２Ｅを形成するＣＶＤ装置は、ＳｉＣ単結晶基板１０ＳＢのＣ面上にＳｉＣ多結晶成長層１８ＰＣを形成するＣＶＤ装置とは、同じＣＶＤ装置を用いても良いし、別々の専用の装置として構成しても良い。
　以上の工程により、第１の実施の形態に係る半導体基板を形成することができる。
　第１の実施の形態によれば、六方晶系のＳｉＣ単結晶基板のＣ面へのイオン注入剥離法により、単結晶ＳｉＣ薄化層を形成し、更に単結晶ＳｉＣ薄化層のＣ面へのＳｉＣ多結晶層の直接成長を組み合わせることにより、ＳｉＣエピタキシャル成長層とＳｉＣ多結晶層との基板接合法を用いない半導体基板及びその製造方法を提供することができる。
　第１の実施の形態によれば、ＳｉＣ単結晶基板のＣ面にイオン注入剥離法により、単結晶ＳｉＣ薄化層を形成し、単結晶ＳｉＣ薄化層に対して、ＣＶＤ法によりＳｉＣ多結晶層を直接堆積することにより、ＳｉＣエピタキシャル成長層とＳｉＣ多結晶成長層との接合工程を無くし、製造工程の簡略化により製造コストを低減した半導体基板及びその製造方法を提供することができる。
　第１の実施の形態に係る半導体基板の製造方法によれば、イオン注入剥離法とＣＶＤ直接堆積技術との組み合わせ技術により、基板を接合することなくＳｉＣエピタキシャル成長層とＳｉＣ多結晶成長層の積層体の半導体基板を作製することができる。
　第１の実施の形態によれば、六方晶系のＳｉＣ単結晶基板を薄層化して、その単結晶ＳｉＣ薄化層上にホモエピタキシャル成長によりエピタキシャル成長層を形成するため、デバイスの作製面には六方晶系のＳｉＣエピタキシャル成長層のＳｉ面が得られる。また、Ｓｉ基板に比べて高価なＳｉＣ単結晶基板を種基板として使用するが、種基板は数十回以上の再使用が可能であるため、コスト的にはＳｉ基板を使用する場合と比べてあまり変わらない。
　第１の実施の形態によれば、ＳｉＣ単結晶基板をベースに用いるため、イオン注入剥離法による単結晶ＳｉＣ薄化層の形成が基本になるが、研磨やエッチングにより保持基板を除去する必要はなく、六方晶系のＳｉＣエピタキシャル成長層が得られるため、ＳｉＣ系のパワーデバイス用の半導体基板として対応が可能である。
　第１の実施の形態は、ＳｉＣ多結晶基板上にＳｉＣエピタキシャル成長層を有する半導体基板の製造方法であって、六方晶系の単結晶ＳｉＣ基板の（０００－１）Ｃ面において、イオン注入剥離法を用いてＳｉＣ単結晶基板の表面を薄化した単結晶ＳｉＣ薄化層上に、熱ＣＶＤ法によりＳｉＣ多結晶成長層を直接堆積することにより、ＳｉＣエピタキシャル成長層とＳｉＣ多結晶成長層との基板接合を無くし、製造工程を簡略化して製造コスト低減を図ることが可能となった。
　第１の実施の形態では、以下の（１）～（６）の効果が得られる。
（１）従来のイオン注入剥離法を用いた複合基板の製造に必要な基板接合を用いないため、接合起因の接合欠陥やボイドによる歩留り低下を解消できた。また、工数削減及び不良起因の固定費と変動費損失の削減、並びに生産性と品質が向上した。
（２）接合性を確保するための精密な研磨加工が不要となり、不良損失や加工コスト増加による高コスト化が解消し、安価なＳｉＣ複合基板の提供が可能となった。
（３）ＳｉＣ多結晶成長層と単結晶ＳｉＣエピタキシャル成長層の接触面の片側に予めイオン注入を行い、もう一方には成膜時に高濃度ドーピング制御を行うことにより、界面接触抵抗値を低減できるため、オーミックコンタクト抵抗を低減可能であり、複合基板特有の駆動電圧を低減できた。
（４）熱ＣＶＤ法はＳｉＣ多結晶成長層の堆積中に、高濃度オートドーピングが可能なため、バルクの電気抵抗値が、昇華法で作製したＳｉＣ単結晶基板に匹敵する低抵抗化を可能にした。
（５）ＳｉＣ単結晶基板Ｃ面への２回のイオン注入のうち、１回目はイオン注入剥離法のための水素イオン注入であり、イオン注入後には水素マイクロバブルを発生させ薄化層を破断しやすくするための脆化熱アニールが必要である。２回目のイオン注入は、単結晶ＳｉＣと多結晶ＳｉＣの接触界面抵抗低減（オーミックコンタクト）のためのＰイオン注入であり、注入後にはＰイオンを活性化しドナー密度を向上するための活性化熱アニールが必要である。この双方のアニールは、ＣＶＤによるＳｉＣ多結晶成長層の堆積時の基板加熱により同時に達成されるので、これらアニール工程を別途行う必要が無く、製造コスト低減が可能となった。
（６）ＣＶＤによるＳｉＣ多結晶成長層の厚膜堆積前に、脆化アニール効果による剥離現象が発生するため、ＳｉＣ単結晶基板とＳｉＣ多結晶成長層の熱膨張係数ミスマッチを緩和し、反りを抑制することができた。
　（第２の実施の形態）
　（半導体基板）
　第２の実施の形態に係る半導体基板１は、図１１に示すように、六方晶系のＳｉＣ単結晶層１３Ｉと、ＳｉＣ単結晶層１３ＩのＳｉ面上に配置されたＳｉＣエピタキシャル成長層１２Ｅと、ＳｉＣ単結晶層１３ＩのＳｉ面と対向するＣ面上に配置されたＳｉＣ多結晶成長層１８ＰＣとを備える。
　ＳｉＣ単結晶層１３Ｉは、単結晶ＳｉＣ薄化層１０ＨＥを備える。単結晶ＳｉＣ薄化層１０ＨＥは、第１イオン注入層を備える。第１イオン注入層は、水素イオン注入層１０ＨＩを備える。単結晶ＳｉＣ薄化層１０ＨＥは、水素イオン注入層１０ＨＩの脆化層を備える。また、ＳｉＣ単結晶層１３Ｉは、第２イオン注入層を備えていても良い。ここで、第２イオン注入層は、第１イオン注入層と、ＳｉＣ多結晶成長層との間に配置される。第２イオン注入層は、リンイオン注入層１０ＰＩを備えていても良い。
　ここで、ＳｉＣ単結晶層１３ＩのＳｉ面は、例えば、４Ｈ－ＳｉＣの［０００１］方位の面であり、ＳｉＣ単結晶層１３ＩのＣ面は、例えば、４Ｈ－ＳｉＣの［０００－１］方位の面である。
　また、ＳｉＣ単結晶基板１０ＳＢは、ＳｉＣエピタキシャル成長層１２Ｅから剥離することで、再利用可能である。
　（製造方法）
　第２の実施の形態に係る半導体基板の製造方法であって、ＳｉＣ単結晶基板１０ＳＢのＳｉ面に水素イオン注入層１０ＨＩを形成した構造の断面図は、図６に示すように表される。
　第２の実施の形態に係る半導体基板の製造方法であって、水素イオン注入層１０ＨＩのアニール処理により、水素イオン注入層１０ＨＩを脆弱化して単結晶ＳｉＣ薄化層１０ＨＥを形成後、単結晶ＳｉＣ薄化層１０ＨＥのＳｉ面にＳｉＣエピタキシャル成長層１２Ｅを形成した構造の断面図は、図７に示すように表される。
　第２の実施の形態に係る半導体基板の製造方法であって、ＳｉＣエピタキシャル成長層１２ＥのＳｉ面に接着層１７ＰＩを塗布して黒鉛基板１９ＧＳを貼り付けた後、脆弱化した単結晶ＳｉＣ薄化層１０ＨＥを介して、ＳｉＣ単結晶基板１０ＳＢと剥離・分離した構造の断面図は、図８に示すように表される。
　第２の実施の形態に係る半導体基板の製造方法であって、単結晶ＳｉＣ薄化層１０ＨＥの剥離面を平滑化した後、単結晶ＳｉＣ薄化層１０ＨＥのＣ面上にＰイオン注入を実施して、リンイオン注入層１０ＰＩを形成した構造の断面図は、図９に示すように表される。
　第２の実施の形態に係る半導体基板の製造方法であって、接着剤１７ＰＩを除去し、単結晶ＳｉＣ薄化層１０ＨＥとＳｉＣエピタキシャル成長層１２Ｅとの積層体と黒鉛基板１９ＧＳを分離し、分離した単結晶ＳｉＣ薄化層１０ＨＥとＳｉＣエピタキシャル成長層１２Ｅとの積層体のＳｉ面がカーボントレイ２０ＣＴに接触するように搭載し、Ｃ面を上向きにして露出させ、同表面にＣＶＤ法によりＳｉＣ多結晶成長層１８ＰＣを形成した構造の断面図は、図１０に示すように表される。
　第２の実施の形態に係る半導体基板の製造方法であって、カーボントレイ２０ＣＴを除去した構造の断面図は、図１１に示すように表される。
　（イオン注入剥離法）
　第２の実施の形態に係る半導体基板の製造方法においては、イオン注入剥離法を適用している。イオン注入剥離法により、ＳｉＣ単結晶基板１０ＳＢから単結晶ＳｉＣ薄化層１０ＨＥを形成している。イオン注入剥離法は、以下の工程を有する。
　（ａ）まず、六方晶系のＳｉＣ単結晶基板１０ＳＢのＣ面に水素イオン注入を実施し、水素イオン注入層１０ＨＩを所定の深さに形成する。
　（ｂ）次に、アニール処理を実施すると、水素イオン注入層１０ＨＩは脆弱化されて、単結晶ＳｉＣ薄化層１０ＨＥが形成される。脆化した水素イオン注入層１０ＨＩが単結晶ＳｉＣ薄化層１０ＨＥとなる。水素イオン注入後に水素マイクロバブルを発生させ単結晶ＳｉＣ薄化層１０ＨＥを破断しやすくするための脆化熱アニールが必要である。単結晶ＳｉＣ薄化層１０ＨＥ内には、ストレス印加時には、剥離面ＢＰが形成される。
　第２の実施の形態は、ＳｉＣ多結晶成長層１８ＰＣ上に単結晶ＳｉＣ薄化層１０ＨＥとＳｉＣエピタキシャル成長層１２Ｅとを有する半導体基板１の製造方法である。六方晶系のＳｉＣ単結晶基板１０ＳＢの表面をイオン注入剥離法により薄化する工程と、薄化したＳｉＣ単結晶層１３Ｉの第１面上に単結晶ＳｉＣをエピタキシャル成長させる工程と、薄化したＳｉＣ単結晶層１３Ｉの第２面上にＣＶＤ法によりＳｉＣ多結晶成長層１８ＰＣを直接成長させる工程とを有する。ここで、第１面及び第２面の界面接合ともに基板接合法を用いない。
　また、第２の実施の形態に係る半導体基板の製造方法は、六方晶系のＳｉＣ単結晶基板１０ＳＢの（０００１）Ｓｉ面をイオン注入剥離法により薄化する工程を有する。
　第２の実施の形態によれば、イオン注入剥離法とＣＶＤ直接堆積技術との組み合わせ技術により、基板を接合することなく、ＳｉＣ単結晶基板１０ＳＢとＳｉＣ多結晶成長層１８ＰＣとの積層体構造の半導体基板の製造方法を提供することができる。
　第２の実施の形態に係る半導体基板の製造方法は、以下の工程を有する。すなわち、ＳｉＣ単結晶基板１０ＳＢのＳｉ面に、水素イオン注入層１０ＨＩを形成する工程と、ＳｉＣ単結晶基板１０ＳＢのＳｉ面に、ＳｉＣエピタキシャル成長層１２Ｅを形成すると共に、水素イオン注入層１０ＨＩを脆化して、単結晶ＳｉＣ薄化層１０ＨＥを形成する工程と、ＳｉＣエピタキシャル成長層１２ＥのＳｉ面に仮基板を貼り付ける工程と、ＳｉＣ単結晶基板１０ＳＢから、単結晶ＳｉＣ薄化層１０ＨＥ及びＳｉＣエピタキシャル成長層１２Ｅの積層体を剥離する工程と、剥離した単結晶ＳｉＣ薄化層１０ＨＥの表面を平滑化する工程と、平滑化した単結晶ＳｉＣ薄化層１０ＨＥの表面にＳｉＣ多結晶成長層１８ＰＣを形成する工程とを有する。
　図面を参照して、第２の実施の形態に係る半導体基板の製造方法を以下に詳述する。
　（Ｇ１）まず、図６に示すように、六方晶系のＳｉＣ単結晶基板１０ＳＢのＳｉ面に、イオン注入剥離法のための水素イオンを注入して、規定の深さ（約１μｍ）を有する水素イオン注入層１０ＨＩを形成する。ここで、イオン注入条件として、加速エネルギーは例えば、約１００ｋｅＶ程度、ドーズ量は例えば、約２．０×１０17／ｃｍ2程度である。
　（Ｇ２）次に、水素イオン注入層１０ＨＩを高温処理して、水素イオン注入層１０ＨＩを脆化する。水素イオン注入後に水素マイクロバブルを発生させ単結晶ＳｉＣ薄化層１０ＨＥを破断しやすくするための脆化熱アニールが必要である。
　（Ｈ）次に、図７に示すように、単結晶ＳｉＣ薄化層１０ＨＥのＳｉ面にＣＶＤ法によりホモエピタキシャル成長してＳｉＣエピタキシャル成長層１２Ｅを形成する。
　（Ｉ）次に、図８に示すように、図７の基板構造をＣＶＤホモエピタキシャル成長炉から取り出して、ＳｉＣ単結晶基板１０ＳＢ、単結晶ＳｉＣ薄化層１０ＨＥ及びＳｉＣエピタキシャル成長層１２Ｅの積層体において、ＳｉＣエピタキシャル成長層１２ＥのＳｉ面に接着剤１７ＰＩで仮基板を貼り付ける。仮基板は、例えば黒鉛基板１９ＧＳ又は焼結シリコン基板等にシリコン基板を適用可能である。接着層１７ＰＩは、例えば、ポリイミド系等の有機接着剤を用いる。他には、エポキシ系やアクリル系等の有機接着剤を用いても良い。ＳｉＣ単結晶基板１０ＳＢよりも一回りサイズの大きい仮基板（黒鉛基板１９ＧＳ）は、バッチ式縦型ＣＶＤ炉のウエハボート溝に挿入して整列した際に、ウエハボート支柱跡を基板有効エリア外にするメリットがある。
　（Ｊ）次に、図８に示すように、ＳｉＣ単結晶基板１０ＳＢから、黒鉛基板１９ＧＳに接着した単結晶ＳｉＣ薄化層１０ＨＥ及びＳｉＣエピタキシャル成長層１２Ｅを剥離し分離する。
　（Ｋ１）次に、図９に示すように、黒鉛基板１９ＧＳに接着した単結晶ＳｉＣ薄化層１０ＨＥとＳｉＣエピタキシャル成長層１２Ｅとの積層体の剥離面を機械研磨及び機械化学研磨法により順次平滑化する。単結晶ＳｉＣ薄化層１０ＨＥのＣ面は、上記工程により、表面の平均粗さＲaは、例えば、約１ｎｍ以下である。
　（Ｋ２）一方、剥離されたＳｉＣ単結晶基板１０ＳＢのＳｉ面上には、単結晶ＳｉＣ薄化層１０ＨＥの凹凸構造が露出している。この単結晶ＳｉＣ薄化層１０ＨＥの凹凸構造を機械的研磨法及び機械化学的研磨法を順に用いてＳｉＣ単結晶基板１０ＳＢのＳｉ面を平滑化する。ＳｉＣ単結晶基板１０ＳＢのＳｉ面は、上記工程により、表面の平均粗さＲaは、例えば、約１ｎｍ以下である。この結果、ＳｉＣ単結晶基板１０ＳＢを再利用可能である。ＳｉＣ単結晶基板１０ＳＢは再利用可能となる。
　（Ｌ）次に、図９に示すように、平滑化面に積層接触界面の電気抵抗値を下げるためのＰ（リン）イオンを注入し、リンイオン注入層１０ＰＩを形成する。ここで、リンイオン注入層１０ＰＩの深さは、例えば、約０．０１μｍ～０．５μｍ程度である。イオン注入条件として、加速エネルギーは例えば、約１０ｋｅＶ～１８０ｋｅＶ程度、ドーズ量は例えば、約４×１０15／ｃｍ2～６×１０16／ｃｍ2程度である。
　（Ｍ）次に、図示は省略するが、ウェットエッチングや有機溶剤等で接着剤１７ＰＩを除去し、単結晶ＳｉＣ薄化層１０ＨＥとＳｉＣエピタキシャル成長層１２Ｅとの積層体と黒鉛基板１９ＧＳとを分離する。
　（Ｎ）次に、図１０に示すように、分離した単結晶ＳｉＣ薄化層１０ＨＥとＳｉＣエピタキシャル成長層１２Ｅとの積層体のＳｉ面がカーボントレイ２０ＣＴに接触するように搭載し、Ｃ面を上向きにして露出させ、同表面にＣＶＤ法によりＳｉＣ多結晶成長層１８ＰＣを堆積すると同時に、活性化及び結晶ダメージ回復アニールを行う。
　（Ｏ）次に、図１１に示すように、単結晶ＳｉＣ薄化層１０ＨＥと、ＳｉＣエピタキシャル成長層１２Ｅと、ＳｉＣ多結晶成長層１８ＰＣとの積層体をカーボントレイ２０ＣＴと分離して外周部と基板両面を所定の形状及び表面状態に加工する。尚、単結晶ＳｉＣ薄化層１０ＨＥのＳｉ面にＣＶＤ法によりホモエピタキシャル成長してＳｉＣエピタキシャル成長層１２Ｅを形成するＣＶＤ装置と、単結晶ＳｉＣ薄化層１０ＨＥのＣ面にＣＶＤ法によりＳｉＣ多結晶成長層１８ＰＣを形成するＣＶＤ装置は、同じＣＶＤ装置を用いても良いし、別々の専用の装置として構成しても良い。
　以上の工程により、第２の実施の形態に係る半導体基板１を形成することができる。
　第２の実施の形態では、六方晶系単結晶ＳｉＣ基板のＳｉ面へのイオン注入剥離法による単結晶ＳｉＣ基板薄化と、ＣＶＤによる多結晶ＳｉＣ層の直接成長を組み合わせることにより、基板接合法を用いない複合基板の製造方法を提供する。
　単結晶ＳｉＣ基板のＳｉ面にイオン注入剥離法を用いて単結晶層に薄化した単結晶ＳｉＣ層に対して、ＣＶＤ法により多結晶ＳｉＣ支持層を直接堆積することにより、単結晶ＳｉＣ層と多結晶ＳｉＣ基板の接合工程を無くし、製造工程の簡略化により製造コストを低減した。
　第２の実施の形態は、多結晶ＳｉＣ基板上に単結晶ＳｉＣエピタキシャル成長層を有するＳｉＣ複合基板の製造方法であって、六方晶系単結晶ＳｉＣ基板（０００－１）Ｃ面において、イオン注入剥離法を用いて単結晶ＳｉＣ基板の表面を薄化した単結晶ＳｉＣ層上に、熱ＣＶＤ法により多結晶ＳｉＣ支持層を直接堆積することにより、単結晶ＳｉＣ層と多結晶ＳｉＣ基板の基板接合を無くし、製造工程を簡略化して製造コスト低減を可能とする。
　第２の実施の形態では、以下の（１）～（６）の効果が得られる。
（１）従来のイオン注入剥離法を用いた複合基板の製造に必要な基板接合を用いないため、接合起因の接合欠陥やボイドによる歩留り低下を解消できた。また、工数削減及び不良起因の固定費と変動費損失の削減、並びに生産性と品質が向上した。
（２）接合性を確保するための精密な研磨加工が不要となり、不良損失や加工コスト増加による高コスト化が解消し、安価なＳｉＣ複合基板の提供が可能となった。
（３）ＳｉＣ多結晶成長層とＳｉＣエピタキシャル成長層の接触面の片側に予めイオン注入を行い、もう一方には成膜時に高濃度ドーピング制御を行うことにより、界面接触抵抗値を低減できるため、複合基板特有の駆動電圧を低減できた。
（４）熱ＣＶＤ法はＳｉＣ多結晶成長層の堆積中に、高濃度オートドーピングが可能なため、バルクの電気抵抗値が、昇華法で作製した単結晶基板に匹敵する低抵抗化を可能にした。
（５）ＳｉＣ単結晶基板のＣ面への２回のイオン注入のうち、１回目はイオン注入剥離法のための水素イオン注入であり、イオン注入後には水素マイクロバブルを発生させ薄化層を破断しやすくするための脆化熱アニールが必要である。２回目のイオン注入は、ＳｉＣ単結晶基板とＳｉＣ多結晶成長層の接触界面抵抗低減（オーミックコンタクト）のためのＰイオン注入であり、注入後にはＰイオンを活性化しドナー密度を向上するための活性化熱アニールが必要である。この双方のアニールは、ＣＶＤによるＳｉＣ多結晶成長層の堆積時の基板加熱により同時に達成されるので、これらアニール工程を別途行う必要が無く、製造コスト低減が可能となった。
（６）Ｓｉ面をイオン注入剥離法で薄化する第２の実施の形態において、ＳｉＣ多結晶成長層の堆積の際にＳｉＣ単結晶基板自体をＣＶＤ反応室に入れる必要がないため、ＳｉＣ単結晶基板の再利用回数を増加できるため、さらなるコスト低減が可能となった。
　実施の形態に係る半導体基板は、例えば、各種ＳｉＣ系半導体素子の製造に利用することができる。以下では、それらの一例として、ＳｉＣーＳＢＤ、ＳｉＣトレンチゲート（Ｔ：Trench）型ＭＯＳＦＥＴ、及びＳｉＣプレーナゲート型ＭＯＳＦＥＴの例を説明する。
　（ＳｉＣ－ＳＢＤ）
　実施の形態に係る半導体基板を用いて作製した半導体装置として、ＳｉＣ－ＳＢＤ２１は、図１２に示すように、ＳｉＣ多結晶成長層（ＣＶＤ）１８ＰＣとＳｉＣエピタキシャル成長層１２Ｅとからなる半導体基板１を備える。尚、ＳｉＣ多結晶成長層１８ＰＣとＳｉＣエピタキシャル成長層１２Ｅとの間に、ＳｉＣ単結晶層１３Ｉを介在させても良い。ここで、ＳｉＣ単結晶層１３Ｉにより、ＳｉＣエピタキシャル成長層１２Ｅ中に広がる空乏層の広がりを抑制し、かつＳｉＣエピタキシャル成長層１２ＥのＣ面に形成されるＳｉＣ多結晶成長層１８ＰＣとのオーミックコンタクトを容易に形成することができる。ＳｉＣエピタキシャル成長層１２Ｅはドリフト層、ＳｉＣ単結晶層１３Ｉはバッファ層、ＳｉＣ多結晶成長層１８ＰＣはサブストレート層となる。
　ＳｉＣ多結晶成長層１８ＰＣは、ｎ+型（不純物密度が、例えば、約１×１０18ｃｍ-3～約１×１０21ｃｍ-3）にドーピングされ、ＳｉＣエピタキシャル成長層１２Ｅは、ｎ-型（不純物密度が、例えば、約５×１０14ｃｍ-3～約５×１０16ｃｍ-3）にドーピングされている。ＳｉＣ単結晶層１３Ｉは、ＳｉＣエピタキシャル成長層１２Ｅよりも高濃度にドーピングされている。
　また、ＳｉＣエピタキシャル成長層１２Ｅは、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、又は２Ｈ－ＳｉＣのいずれかの結晶構造を備えていても良い。
　ｎ型ドーピング不純物としては、例えば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を適用可能である。
　ｐ型ドーピング不純物としては、例えば、Ｂ（ボロン）、Ａｌ（アルミニウム）、ＴＭＡ等を適用可能である。
　ＳｉＣ多結晶成長層１８ＰＣの裏面（（０００－１）Ｃ面）は、その全域を覆うようにカソード電極２２を備え、カソード電極２２はカソード端子Ｋに接続される。
　また、ＳｉＣエピタキシャル成長層１２の表面１００（例えば、（０００１）Ｓｉ面）は、ＳｉＣエピタキシャル成長層１２Ｅの一部を活性領域２３として露出させるコンタクトホール２４を備え、活性領域２３を取り囲むフィールド領域２５には、フィールド絶縁膜２６が形成されている。
　フィールド絶縁膜２６は、ＳｉＯ2（酸化シリコン）からなるが、窒化シリコン（ＳｉＮ）等、他の絶縁物からなっていてもよい。このフィールド絶縁膜２６上には、アノード電極２７が形成され、アノード電極２７はアノード端子Ａに接続される。
　ＳｉＣエピタキシャル成長層１２の表面１００近傍（表層部）には、アノード電極２７に接するようにｐ型のＪＴＥ（Junction Termination Extension）構造２８が形成されている。ＪＴＥ構造２８は、フィールド絶縁膜２６のコンタクトホール２４の内外に跨るように、コンタクトホール２４の輪郭に沿って形成されている。
　（ＳｉＣ－ＴＭＯＳＦＥＴ）
　実施の形態に係る半導体基板を用いて作製した半導体装置として、トレンチゲート型ＭＯＳＦＥＴ３１は、図１３に示すように、ＳｉＣ多結晶成長層１８ＰＣとＳｉＣエピタキシャル成長層１２Ｅとからなる半導体基板１を備える。尚、ＳｉＣ多結晶成長層１８ＰＣとＳｉＣエピタキシャル成長層１２Ｅとの間に、ＳｉＣ単結晶層１３Ｉを介在させても良い。ここで、ＳｉＣ単結晶層１３Ｉにより、ＳｉＣエピタキシャル成長層１２Ｅ中に広がる空乏層の広がりを抑制し、かつＳｉＣエピタキシャル成長層１２ＥのＣ面に形成されるＳｉＣ多結晶成長層１８ＰＣとのオーミックコンタクトを容易に形成することができる。ＳｉＣエピタキシャル成長層１２Ｅはドリフト層、ＳｉＣ単結晶層１３Ｉはバッファ層、ＳｉＣ多結晶成長層１８ＰＣはサブストレート層となる。
　ＳｉＣ多結晶成長層１８ＰＣは、ｎ+型（不純物密度が、例えば、約１×１０18ｃｍ-3～約１×１０21ｃｍ-3）にドーピングされ、ＳｉＣエピタキシャル成長層１２Ｅは、ｎ-型（不純物密度が、例えば、約５×１０14ｃｍ-3～約５×１０16ｃｍ-3）にドーピングされている。ＳｉＣ単結晶層１３Ｉは、ＳｉＣエピタキシャル成長層１２Ｅよりも高濃度にドーピングされている。
　また、ＳｉＣエピタキシャル成長層１２Ｅは、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、又は２Ｈ－ＳｉＣのいずれかの結晶構造を備えていても良い。
　ｎ型ドーピング不純物としては、例えば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を適用可能である。
　ｐ型ドーピング不純物としては、例えば、Ｂ（ボロン）、Ａｌ（アルミニウム）、ＴＭＡ等を適用可能である。
　ＳｉＣ多結晶成長層１８ＰＣの裏面（（０００－１）Ｃ面）は、その全域を覆うようにドレイン電極３２を備え、ドレイン電極３２はドレイン端子Ｄに接続される。
　ＳｉＣエピタキシャル成長層１２Ｅの表面１００（（０００１）Ｓｉ面）近傍（表層部）には、ｐ型（不純物密度が、例えば、約１×１０16ｃｍ-3～約１×１０19ｃｍ-3）のボディ領域３３が形成されている。ＳｉＣエピタキシャル成長層１２Ｅにおいて、ボディ領域３３に対してＳｉＣ多結晶成長層１８ＰＣ側の部分は、ＳｉＣエピタキシャル成長層ＲＥのままの状態が維持された、ｎ-型のドレイン領域３４（１２Ｅ）である。
　ＳｉＣエピタキシャル成長層１２Ｅには、ゲートトレンチ３５が形成されている。ゲートトレンチ３５は、ＳｉＣエピタキシャル成長層１２Ｅの表面１００からボディ領域３３を貫通し、その最深部がドレイン領域３４（１２Ｅ）に達している。
　ゲートトレンチ３５の内面及びＳｉＣエピタキシャル成長層１２Ｅの表面１００には、ゲートトレンチ３５の内面全域を覆うようにゲート絶縁膜３６が形成されている。そして、ゲート絶縁膜３６の内側を、たとえばポリシリコンで充填することによって、ゲートトレンチ３５内にゲート電極３７が埋設されている。ゲート電極３７には、ゲート端子Ｇが接続されている。
　ボディ領域３３の表層部には、ゲートトレンチ３５の側面の一部を形成するｎ+型のソース領域３８が形成されている。
　また、ＳｉＣエピタキシャル成長層１２には、その表面１００からソース領域３８を貫通し、ボディ領域３３に接続されるｐ+型（不純物密度が、例えば、約１×１０18ｃｍ-3～約１×１０21ｃｍ-3）のボディコンタクト領域３９が形成されている。
　ＳｉＣエピタキシャル成長層１２Ｅ上には、ＳｉＯ2からなる層間絶縁膜４０が形成されている。層間絶縁膜４０に形成されたコンタクトホール４１を介して、ソース電極４２がソース領域３８及びボディコンタクト領域３９に接続されている。ソース電極４２には、ソース端子Ｓが接続されている。
　ソース電極４２とドレイン電極３２との間（ソース－ドレイン間）に所定の電位差を発生させた状態で、ゲート電極３７に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極３７からの電界によりボディ領域３３におけるゲート絶縁膜３６との界面近傍にチャネルを形成することができる。これにより、ソース電極４２とドレイン電極３２との間に電流を流すことができ、ＳｉＣ－ＴＭＯＳＦＥＴ３１をオン状態にさせることができる。
　（ＳｉＣプレーナゲート型ＭＯＳＦＥＴ）
　実施の形態に係る半導体基板１を用いて作製した半導体装置として、プレーナゲート型ＭＯＳＦＥＴ５１は、図１４に示すように、ＳｉＣ多結晶成長層１８ＰＣとＳｉＣエピタキシャル成長層１２Ｅとからなる半導体基板１を備える。尚、ＳｉＣ多結晶成長層１８ＰＣとＳｉＣエピタキシャル成長層１２Ｅとの間に、ＳｉＣ単結晶層１３Ｉを介在させても良い。ここで、ＳｉＣ単結晶層１３Ｉにより、ＳｉＣエピタキシャル成長層１２Ｅ中に広がる空乏層の広がりを抑制し、かつＳｉＣエピタキシャル成長層１２ＥのＣ面に形成されるＳｉＣ多結晶成長層１８ＰＣとのオーミックコンタクトを容易に形成することができる。ＳｉＣエピタキシャル成長層１２Ｅはドリフト層、ＳｉＣ単結晶層１３Ｉはバッファ層、ＳｉＣ多結晶成長層１８ＰＣはサブストレート層となる。
　ＳｉＣ多結晶成長層１８ＰＣは、ｎ+型（不純物密度が、例えば、約１×１０18ｃｍ-3～約１×１０21ｃｍ-3）にドーピングされ、ＳｉＣエピタキシャル成長層１２は、ｎ-型（不純物密度が、例えば、約５×１０14ｃｍ-3～約５×１０16ｃｍ-3）にドーピングされている。
　また、ＳｉＣエピタキシャル成長層１２は、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、又は２Ｈ－ＳｉＣのいずれかの結晶構造を備えていても良い。
　ｎ型ドーピング不純物としては、例えば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を適用可能である。
　ｐ型ドーピング不純物としては、例えば、Ｂ（ボロン）、Ａｌ（アルミニウム）、ＴＭＡ等を適用可能である。
　ＳｉＣ単結晶基板１０ＳＢの裏面（（０００－１）Ｃ面）には、全域を覆うようにドレイン電極５２が形成され、ドレイン電極５２には、ドレイン端子Ｄが接続されている。
　ＳｉＣエピタキシャル成長層１２Ｅの表面１００（（０００１）Ｓｉ面）近傍（表層部）には、ｐ型（不純物密度が、例えば、約１×１０16ｃｍ-3～約１×１０19ｃｍ-3）のボディ領域５３がウェル状に形成されている。ＳｉＣエピタキシャル成長層１２Ｅにおいて、ボディ領域５３に対してＳｉＣ単結晶基板１０ＳＢ側の部分は、エピタキシャル成長後のままの状態が維持された、ｎ-型のドレイン領域５４（１２Ｅ）である。
　ボディ領域５３の表層部には、ｎ+型のソース領域５５がボディ領域５３の周縁と間隔を空けて形成されている。
　ソース領域５５の内側には、ｐ+型（不純物密度が、例えば、約１×１０18ｃｍ-3～約１×１０21ｃｍ-3）のボディコンタクト領域５６が形成されている。ボディコンタクト領域５６は、ソース領域５５を深さ方向に貫通し、ボディ領域５３に接続されている。
　ＳｉＣエピタキシャル成長層１２Ｅの表面１００には、ゲート絶縁膜５７が形成されている。ゲート絶縁膜５７は、ボディ領域５３におけるソース領域５５を取り囲む部分（ボディ領域５３の周縁部）及びソース領域５５の外周縁を覆っている。
　ゲート絶縁膜５７上には、たとえばポリシリコンからなるゲート電極５８が形成されている。ゲート電極５８は、ゲート絶縁膜５７を挟んでボディ領域５３の周縁部に対向している。ゲート電極５８には、ゲート端子Ｇが接続される。
　ＳｉＣエピタキシャル成長層１２Ｅ上には、ＳｉＯ2からなる層間絶縁膜５９が形成されている。層間絶縁膜５９に形成されたコンタクトホール６０を介して、ソース電極６１がソース領域５５及びボディコンタクト領域５６に接続されている。ソース電極６１には、ソース端子Ｓが接続されている。
　ソース電極６１とドレイン電極５２との間（ソース－ドレイン間）に所定の電位差を発生させた状態で、ゲート電極５８に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極５８からの電界によりボディ領域５３におけるゲート絶縁膜５７との界面近傍にチャネルを形成することができる。これにより、ソース電極６１とドレイン電極５２との間に電流を流すことができ、プレーナゲート型ＭＯＳＦＥＴ５１をオン状態にさせることができる。
　以上、本実施形態を説明したが、他の形態で実施することもできる。
　また、例えば、図示は省略するが、実施の形態に係る半導体基板１を用いてＭＯＳキャパシタを製造することもできる。ＭＯＳキャパシタでは、歩留まり及び信頼性を向上させることができる。
　また、図示は省略するが、実施の形態に係る半導体基板１を用いてバイポーラトランジスタを製造することもできる。その他、実施形態に係る半導体基板１は、ＳｉＣ－ｐｎダイオード、ＳｉＣＩＧＢＴ、ＳｉＣ相補型ＭＯＳＦＥＴ等の製造に用いることもできる。また、本実施の形態の半導体基板１は、例えばＬＥＤ（light emitting diode）、半導体光増幅器（Semiconductor Optical Amplifier:ＳＯＡ）のような他の種類のデバイスにも適用することができる。
　（結晶面）
図１５Ａ及び図１５Ｂは、ＳｉＣの結晶面を説明する図である。図１５Ａの平面図には１次オリフラ（orientation flat）２０１及び２次オリフラ２０２が形成されたＳｉＣウェハ２００のＳｉ面２１１が示されている。図１５Ｂの［－１１００］の方位から見た側面図では、上面に［０００１］の方位のＳｉ面２１１が形成され、下面に［０００－１］の方位のＣ面２１２が形成されている。
　実施の形態に係る半導体基板（ウェハ）１の模式的鳥瞰構成は、図１６に示すように、ＳｉＣ多結晶成長層１８ＰＣと、ＳｉＣエピタキシャル成長層１２Ｅとを備える。
　ＳｉＣ多結晶成長層１８ＰＣの厚さは、例えば、約２００μｍ～約５００μｍであり、ＳｉＣエピタキシャル成長層１２Ｅの厚さは、例えば、約４μｍ～約１００μｍである。
　（結晶構造例）
　ＳｉＣエピタキシャル成長層１２Ｅに適用可能な４Ｈ－ＳｉＣ結晶のユニットセルの模式的鳥瞰構成は、図１７Ａに示すように表され、４Ｈ－ＳｉＣ結晶の２層部分の模式的構成は、図１７Ｂに示すように表され、４Ｈ－ＳｉＣ結晶の４層部分の模式的構成は、図１７Ｃに示すように表される。
　また、図１７Ａに示す４Ｈ－ＳｉＣの結晶構造のユニットセルを（０００１）面の真上から見た模式的構成は、図１８に示すように表される。
　図１７Ａ～図１７Ｃに示すように、４Ｈ－ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのＳｉ原子に対して４つのＣ原子が結合している。４つのＣ原子は、Ｓｉ原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つのＣ原子は、１つのＳｉ原子がＣ原子に対して［０００１］軸方向に位置し、他の３つのＣ原子がＳｉ原子に対して［０００－１］軸側に位置している。図１７Ａにおいて、オフ角θは例えば、約４度以下である。
　［０００１］軸及び［０００－１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００－１］軸を法線とする面（六角柱の下面）が（０００－１）面（Ｃ面）である。
　また、［０００１］軸に垂直であり、かつ（０００１）面の真上から見た場合において六角柱の互いに隣り合わない頂点を通る方向がそれぞれ、ａ１軸［２－１－１０］、ａ２軸［－１２－１０］及びａ３軸［－１－１２０］である。
　図１８に示すように、ａ１軸とａ２軸との間の頂点を通る方向が［１１－２０］軸であり、ａ２軸とａ３軸との間の頂点を通る方向が［－２１１０］軸であり、ａ３軸とａ１軸との間の頂点を通る方向が［１－２１０］軸である。
　六角柱の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角柱の各側面の法線となる軸がそれぞれ、ａ１軸と［１１－２０］軸との間から時計回りに順に、［１０－１０］軸、［１－１００］軸、［０－１１０］軸、［－１０１０］軸、［－１１００］軸及び［０１－１０］軸である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面及び（０００－１）面に対して直角な結晶面である。
　エピタキシャル成長層１２Ｅは、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体、及びＩＩ－ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類を備えていても良い。
　また、ＳｉＣ単結晶基板１０ＳＢ及びＳｉＣエピタキシャル成長層１２Ｅは、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、又は２Ｈ－ＳｉＣのいずれかの材料で構成されていても良い。
　また、ＳｉＣ単結晶基板１０ＳＢ及びＳｉＣエピタキシャル成長層１２Ｅは、ＳｉＣ以外の他の材料系としては、ＧａＮ、ＢＮ、ＡｌＮ、Ａｌ2Ｏ3、Ｇａ2Ｏ3、ダイヤモンド、カーボン、及びグラファイトの群から選ばれる少なくとも１種類を備えていても良い。
　実施の形態に係る半導体基板を備える半導体装置は、ＳｉＣ系以外では、ＧａＮ系、ＡｌＮ系、酸化ガリウム系のＩＧＢＴ、ダイオード、ＭＯＳＦＥＴ、サイリスタのいずれかを備えていても良い。
　実施の形態に係る半導体基板を備える半導体装置は、ワンインワンモジュール、ツーインワンモジュール、フォーインワンモジュール、シックスインワンモジュール、セブンインワンモジュール、エイトインワンモジュール、トゥエルブインワンモジュール、又はフォーティーンインワンモジュールのいずれかの構成を備えていても良い。
　実施の形態に係る半導体基板によれば、基板材料としては、高コストなＳｉＣ単結晶基板の代わりに例えば、低コストなＳｉＣ多結晶成長層を利用可能である。
　[その他の実施の形態]
　上記のように、いくつかの実施の形態について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
　このように、本実施の形態は、ここでは記載していない様々な実施の形態等を含む。
　本実施の形態の半導体基板及びこの半導体基板を備える半導体装置は、ＩＧＢＴモジュール、ダイオードモジュール、ＭＯＳモジュール（ＳｉＣ、ＧａＮ、ＡｌＮ、酸化ガリウム）等の各種の半導体モジュール技術に利用することができ、電気自動車（ハイブリッド車を含む）・電車・産業用ロボット等の動力源として利用される電動モータを駆動するインバータ回路用パワーモジュール、また、太陽電池・風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力に変換するインバータ回路用パワーモジュール等幅広い応用分野に適用可能である。
１…半導体基板
１０ＳＢ…ＳｉＣ単結晶基板
１０ＨＩ…水素イオン注入層
１０ＨＥ…単結晶ＳｉＣ薄化層
１０ＰＩ…リンイオン注入層
１２Ｅ…ＳｉＣエピタキシャル成長層
１３Ｉ…ＳｉＣ単結晶層
１８ＰＣ…ＳｉＣ多結晶成長層
１９ＧＳ…黒鉛基板
２０ＣＴ…カーボントレイ
２１…半導体装置（ＳｉＣ－ＳＢＤ）
２２…カソード電極
２３…活性領域
２４…コンタクトホール
２５…フィールド領域
２６…フィールド絶縁膜
２７…アノード電極
２８…ＪＴＥ構造
３１…半導体装置（ＳｉＣ－ＴＭＯＳＦＥＴ）
３２、５２…ドレイン電極
３３、５３…ボディ領域
３４、５４…ドレイン領域
３５…ゲートトレンチ
３６、５７…ゲート絶縁膜
３７、５８…ゲート電極
３８、５５…ソース領域
３９、５６…ボディコンタクト領域
４０、５９…層間絶縁膜
４１、６０…コンタクトホール
４２、６１…ソース電極
５１…半導体装置（ＳｉＣ－ＭＯＳＦＥＴ）
１００…ＳｉＣエピタキシャル成長層の表面
２００…ＳｉＣウェハ
２０１…１次オリフラ
２０２…２次オリフラ
２１１、［Ｓ］…Ｓｉ面
２１２、［Ｃ］…Ｃ面
Ｓ…ソース端子
Ｄ…ドレイン端子
Ｇ…ゲート端子
Ａ…アノード端子
Ｋ…カソード端子

Claims (18)

  1. 　六方晶系のＳｉＣ単結晶層と、
    　前記ＳｉＣ単結晶層のＳｉ面上に配置されたＳｉＣエピタキシャル成長層と、
    　前記ＳｉＣ単結晶層のＳｉ面と対向するＣ面上に配置されたＳｉＣ多結晶成長層と
    　を備える、半導体基板。
  2. 　前記ＳｉＣ単結晶層は、単結晶ＳｉＣ薄化層を備える、請求項１に記載の半導体基板。
  3. 　前記単結晶ＳｉＣ薄化層は、第１イオン注入層を備える、請求項２に記載の半導体基板。
  4. 　前記第１イオン注入層は、水素イオン注入層を備える、請求項３に記載の半導体基板。
  5. 　前記単結晶ＳｉＣ薄化層は、前記水素イオン注入層の脆化層を備える、請求項４に記載の半導体基板。
  6. 　前記ＳｉＣ単結晶層は、第２イオン注入層を備える、請求項３に記載の半導体基板。
  7. 　前記第２イオン注入層は、前記第１イオン注入層と、前記ＳｉＣ多結晶成長層との間に配置される、請求項６に記載の半導体基板。
  8. 　前記第２イオン注入層は、リンイオン注入層を備える、請求項６又は７に記載の半導体基板。
  9. 　前記ＳｉＣ単結晶層の前記Ｓｉ面は、４Ｈ－ＳｉＣの［０００１］方位の面であり、前記ＳｉＣ単結晶層の前記Ｓｉ面に対向するＣ面は、４Ｈ－ＳｉＣの［０００－１］方位の面である、請求項１～８のいずれか1項に記載の半導体基板。
  10. 　前記ＳｉＣ単結晶層は、前記ＳｉＣエピタキシャル成長層から剥離することで、再利用可能である、請求項１～９のいずれか1項に記載の半導体基板。
  11. 　請求項１～１０のいずれか１項に記載の半導体基板を備える、半導体装置。
  12. 　前記半導体装置は、ＳｉＣショットキーバリアダイオード、ＳｉＣ－ＭＯＳＦＥＴ、ＳｉＣバイポーラトランジスタ、ＳｉＣダイオード、ＳｉＣサイリスタ、及びＳｉＣ絶縁ゲートバイポーラトランジスタの群から選ばれる少なくとも１種類もしくは複数種類を備える、請求項１１に記載の半導体装置。
  13. 　ＳｉＣ単結晶基板のＣ面に、水素イオン注入層を形成する工程と、
    　前記ＳｉＣ単結晶基板のＣ面に、ＳｉＣ多結晶成長層を形成する工程と、
    　前記ＳｉＣ多結晶成長層を形成する工程と共に、前記水素イオン注入層を脆化して、単結晶ＳｉＣ薄化層を形成する工程と、
    　前記ＳｉＣ単結晶基板から、前記単結晶ＳｉＣ薄化層及び前記ＳｉＣ多結晶成長層の第１の積層体を剥離する工程と、
    　剥離した前記単結晶ＳｉＣ薄化層の表面を平滑化する工程と、
    　前記単結晶ＳｉＣ薄化層の平滑化した表面にＳｉＣエピタキシャル成長層を形成する工程とを有する、半導体基板の製造方法。
  14. 　前記ＳｉＣ単結晶基板の前記Ｃ面に、前記ＳｉＣ単結晶基板よりも高不純物濃度の高濃度ドープ層を形成する工程を有する、請求項１３に記載の半導体基板の製造方法。
  15. 　前記高濃度ドープ層を形成する工程は、リンイオン注入層を形成する工程を有する、請求項１４に記載の半導体基板の製造方法。
  16. 　ＳｉＣ単結晶基板のＳｉ面に、水素イオン注入層を形成する工程と、
    　前記ＳｉＣ単結晶基板の前記Ｓｉ面に、ＳｉＣエピタキシャル成長層を形成する工程と、
    　前記ＳｉＣエピタキシャル成長層を形成する工程と共に、前記水素イオン注入層を脆化して、単結晶ＳｉＣ薄化層を形成する工程と、
    　前記ＳｉＣエピタキシャル成長層のＳｉ面に仮基板を貼り付ける工程と、
    　前記ＳｉＣ単結晶基板から、前記単結晶ＳｉＣ薄化層、前記ＳｉＣエピタキシャル成長層及び前記仮基板の第２の積層体を剥離する工程と、
    　剥離した前記単結晶ＳｉＣ薄化層の表面を平滑化する工程と、
    　平滑化した前記単結晶ＳｉＣ薄化層の前記表面にＳｉＣ多結晶成長層を形成する工程とを有する、半導体基板の製造方法。
  17. 　前記単結晶ＳｉＣ薄化層の前記表面に、前記ＳｉＣ単結晶基板よりも高不純物濃度の高濃度ドープ層を形成する工程を有する、請求項１６に記載の半導体基板の製造方法。
  18. 　前記高濃度ドープ層を形成する工程は、リンイオン注入層を形成する工程を有する、請求項１７に記載の半導体基板の製造方法。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280531A (ja) * 2001-03-19 2002-09-27 Denso Corp 半導体基板及びその製造方法
WO2012157679A1 (ja) * 2011-05-18 2012-11-22 ローム株式会社 半導体装置およびその製造方法
WO2015064256A1 (ja) * 2013-10-28 2015-05-07 富士電機株式会社 炭化シリコン半導体装置及びその製造方法
JP2017055022A (ja) * 2015-09-11 2017-03-16 信越化学工業株式会社 ＳｉＣ複合基板の製造方法及び半導体基板の製造方法
JP2017057102A (ja) * 2015-09-15 2017-03-23 信越化学工業株式会社 ＳｉＣ複合基板の製造方法
JP2017059626A (ja) * 2015-09-15 2017-03-23 信越化学工業株式会社 ＳｉＣ複合基板の製造方法
US20180047619A1 (en) * 2016-08-11 2018-02-15 Infineon Technologies Ag Method of manufacturing a template wafer
JP2018107303A (ja) * 2016-12-27 2018-07-05 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280531A (ja) * 2001-03-19 2002-09-27 Denso Corp 半導体基板及びその製造方法
WO2012157679A1 (ja) * 2011-05-18 2012-11-22 ローム株式会社 半導体装置およびその製造方法
WO2015064256A1 (ja) * 2013-10-28 2015-05-07 富士電機株式会社 炭化シリコン半導体装置及びその製造方法
JP2017055022A (ja) * 2015-09-11 2017-03-16 信越化学工業株式会社 ＳｉＣ複合基板の製造方法及び半導体基板の製造方法
JP2017057102A (ja) * 2015-09-15 2017-03-23 信越化学工業株式会社 ＳｉＣ複合基板の製造方法
JP2017059626A (ja) * 2015-09-15 2017-03-23 信越化学工業株式会社 ＳｉＣ複合基板の製造方法
US20180047619A1 (en) * 2016-08-11 2018-02-15 Infineon Technologies Ag Method of manufacturing a template wafer
JP2018107303A (ja) * 2016-12-27 2018-07-05 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法

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