JP2017059626A - SiC複合基板の製造方法 - Google Patents

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Abstract

【課題】簡便な製造プロセスで結晶性のよい単結晶SiC層を有すると共に反りの少ないSiC複合基板が得られるSiC複合基板の製造方法を提供する。【解決手段】多結晶SiC基板11上に単結晶SiC層12を有するSiC複合基板10の製造方法であって、表裏面に酸化珪素膜21aを有するSiからなる保持基板21の表面に単結晶SiC層12を設けて単結晶SiC層担持体14を作製した後、該単結晶SiC層担持体14における保持基板21の裏面の一部領域又は全面の酸化珪素膜21aの厚みの一部又は全部を除去して単結晶SiC層担持体14’に反りを付与し、次いで単結晶SiC層12上に化学気相成長法により多結晶SiCを堆積して多結晶SiC基板11を形成し、その後に上記保持基板21を物理的及び/又は化学的に除去する。【選択図】図1

Description

本発明は、高温、高周波、大電力での電力制御に用いられるショットキーバリアダイオード、pnダイオード、pinダイオード、電界効果型トランジスタや絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor、IGBT)などのパワーデバイス用半導体素子の製造、並びに窒化ガリウムやダイヤモンド、ナノカーボン薄膜の成長に用いられる、多結晶SiC基板上に単結晶SiC層を有するSiC複合基板の製造方法に関する。
現在、半導体用基板として単結晶Si基板は広く使われている。しかし、その特性上、最近の高耐圧や高周波化に対しては必ずしも適さないため、高価ではあるが単結晶SiCや単結晶GaNの基板が使われ始めている。例えば、シリコン(Si)よりも禁制帯幅の広い半導体材料である炭化珪素(SiC)を用いた半導体素子を使用してインバータやAC/DCコンバータなどの電力変換装置を構成することによりシリコンを用いた半導体素子では到達し得ない電力損失の低減が実現されている。SiCによる半導体素子を用いることにより、従来よりも電力変換に付随する損失が低減するほか、装置の軽量化、小型化、高信頼性が促進される。また、次世代のデバイス材料としてナノカーボン薄膜(グラフェンも含む)の原材料としても単結晶SiC基板が検討されている。
これらの単結晶SiC基板や単結晶GaN基板の製造として、(1)単結晶SiC基板は、高純度SiC粉を2000℃以上の高温でSiCを昇華させながら種結晶を成長させるSiC昇華法で作製され、(2)単結晶GaN基板は、高温高圧のアンモニア中でGaNの種結晶を成長させる方法やサファイヤあるいは単結晶SiC基板上に更にGaNをヘテロエピタキシャル成長させて作製されるのが通常である。しかし、その製造工程は極めて厳しい条件下で複雑なため、どうしても基板の品質や歩留まりが低く、非常に高コストの基板となり、実用化や広範囲の利用を妨げている。
ところで、これらの基板上では、実際にデバイス機能を発現する厚みはいずれの場合においても0.5〜100μmであり、残りの厚み部分は主として基板取り扱い時の機械的な保持・保護機能の役割を担っているだけの部分、所謂、ハンドル部材(基板)である。
そこで、近年はハンドリングができる程度の厚みが比較的薄い単結晶SiC層を多結晶SiC基板にSiO2、Al23、Zr23、Si34、AlN等のセラミックス、やSi、Ti、Ni、Cu、Au、Ag、Co、Zr、Mo、W等の金属を介して接合した基板が検討されている。しかしながら、単結晶SiC層と多結晶SiC基板とを接合するために介在するものが前者(セラミックス)の場合は絶縁体であることからデバイス作成時の電極作製が難しく、後者(金属)の場合はデバイスに金属不純物が混入してデバイスの特性劣化を引き起こし易いため、実用的ではない。
そこで、これらの欠点を改善すべく、これまでに種々の提案がなされており、例えば特許第5051962号公報(特許文献1)では、酸化珪素薄膜を有する単結晶SiC基板に水素などのイオン注入を施したソース基板と表面に酸化珪素を積層した多結晶窒化アルミニウム(中間サポート、ハンドル基板)とを酸化珪素面で貼り合わせ、単結晶SiC薄膜を多結晶窒化アルミニウム(中間サポート)に転写し、その後、多結晶SiCを堆積した後にHF浴に入れて酸化珪素面を溶かして分離する方法が開示されている。しかしながら、通常、酸化珪素面の接合面が極めて密に強く結合しているために、HFが酸化珪素面の全面、特に中心部にはなかなか浸透せず、分離が簡単ではなく、過大な時間を要し、生産性が極めて悪いという欠点がある。また、この発明を用いて大口径のSiC複合基板を製造する際には、多結晶SiC堆積層と窒化アルミニウム(中間サポート)との熱膨張係数差により大きな反りが発生し問題となる。
また、特開2015−15401号公報(特許文献2)では、表面の平坦化が難しい基板に対し、酸化膜の形成なしに多結晶SiCの支持基板表面を高速原子ビームで非晶質に改質すると共に単結晶SiC表面も非晶質に改質した後、両者を接触させて熱接合を行うことにより多結晶SiC支持基板上に単結晶SiC層を積層する方法が開示されている。しかしながら、この方法では高速原子ビームで単結晶SiCの剥離界面のみならず結晶内部も一部変質するため、折角の単結晶SiCがその後の熱処理によってもなかなか良質の単結晶SiCに回復せず、デバイス基板やテンプレートなどに使用する場合、高特性のデバイスや良質なSiCエピ膜を得にくいという欠点がある。
これらの欠点に加えて上記技術では単結晶SiCと支持基板の多結晶SiCとを貼り合わせるためには、貼り合わせ界面が表面粗さ(算術平均表面粗さRa)1nm以下の平滑性が不可欠であるが、ダイヤモンドに次ぐ難削材と言われるSiCは単結晶SiC表面を非晶質に改質してもその後の研削、研磨或いは化学機械研磨(Chemical Mechanical Polishing,CMP)などの平滑化プロセスに極めて多くの時間を要し、高コスト化は避けられず、加えて多結晶は粒界があるため、高速原子ビームによる非晶質化を面内均一にすることが難しく、貼り合わせ強度や反りの発生が問題となって実用化の大きな障害となっている。
特許第5051962号公報 特開2015−15401号公報
上述のように従来技術では単結晶SiCの結晶性が悪く、製造プロセスが煩雑であるため高コストとなる、SiC複合基板の反りが大きいために精密度を有する半導体製造プロセスに適用できないなど、SiC複合基板の実用化を妨げる大きな課題が存在した。
本発明は、上記事情に鑑みなされたもので、簡便な製造プロセスで結晶性のよい単結晶SiC層を有すると共に反りの少ないSiC複合基板が得られるSiC複合基板の製造方法を提供することを目的とする。
本発明は、上記目的を達成するため、下記のSiC複合基板の製造方法を提供する。
〔1〕 多結晶SiC基板上に単結晶SiC層を有するSiC複合基板の製造方法であって、表裏面に酸化珪素膜を有するSiからなる保持基板の表面に単結晶SiC層を設けて単結晶SiC層担持体を作製した後、該単結晶SiC層担持体における保持基板の裏面の一部領域又は全面の酸化珪素膜の厚みの一部又は全部を除去して単結晶SiC層担持体に反りを付与し、次いで単結晶SiC層上に化学気相成長法により多結晶SiCを堆積して多結晶SiC基板を形成し、その後に上記保持基板を物理的及び/又は化学的に除去することを特徴とするSiC複合基板の製造方法。
〔2〕 上記保持基板の酸化珪素膜は熱酸化膜であることを特徴とする〔1〕記載のSiC複合基板の製造方法。
〔3〕 上記単結晶SiC層担持体における保持基板の裏面全面の酸化珪素膜の一部又は全部を化学的にエッチングして除去することを特徴とする〔1〕又は〔2〕記載のSiC複合基板の製造方法。
〔4〕 イオン注入剥離法により単結晶SiC基板から剥離させた単結晶SiC薄膜を上記保持基板上に転写して上記単結晶SiC層を設けることを特徴とする〔1〕〜〔3〕のいずれかに記載のSiC複合基板の製造方法。
〔5〕 上記保持基板上にSiCをヘテロエピタキシャル成長させて上記単結晶SiC層を設けることを特徴とする〔1〕〜〔3〕のいずれかに記載のSiC複合基板の製造方法。
〔6〕 SiC複合基板のBow量を−50μm以上50μm以下とすることを特徴とする〔1〕〜〔5〕のいずれかに記載のSiC複合基板の製造方法。
本発明によれば、単結晶SiC層担持体における保持基板の裏面の一部領域又は全面の酸化珪素膜の厚みの一部又は全部を除去することにより該単結晶SiC層担持体に反りを付与し、その上で多結晶SiCを堆積して多結晶SiC基板を形成するので、該多結晶SiC基板に起因する応力(熱応力や内部応力)による反りを上記単結晶SiC層担持体の反りで相殺することができ、形状に優れたSiC複合基板を製造することができる。
本発明に係るSiC複合基板の製造方法の一実施の形態における製造工程を示す図である。 基板のBow量の測定方法を示す概略図である。 試験例1における単結晶SiC層担持体の裏面酸化膜除去量と単結晶SiC層担持体のBow量との関係を示す図である。 試験例1における単結晶SiC層担持体の裏面酸化膜除去量とSiC複合基板のBow量との関係を示す図である。
本発明者らは、上記問題を解決するために次のような検討を行った。即ち、通常、SiC層はエピタキシャル成長させることが可能なので、種となる高品質の単結晶SiC層は薄くても問題はない。従って、単結晶SiCのバルクウエハから薄膜を剥離させて下地となる支持ウエハに転写させることでコストを大きく下げることができると考えられる。ただし、通常のSiC基板を用いたデバイスプロセスは1800℃にも及ぶので、支持ウエハはこの高温に耐えることができ、かつ金属汚染の心配のない材料からなるものである必要がある。このことを考えると支持ウエハは多結晶SiCからなる基板が最適と考えられる。この場合、SiC同士なので熱膨張係数の差に起因する反りやクラックの問題も回避可能である。ここで、単結晶SiC薄膜と多結晶SiC基板とを積層する方法として、貼り合わせ法が考えられるが、貼り合わせのためには多結晶SiC基板表面を原子オーダー(Åオーダー)にまで平滑にする必要がある。しかしながら、多結晶SiC基板においては結晶粒の境界(粒界)や結晶の向きがランダムに配置されているため、原子レベルの平滑化は極めて困難である。そこで、本発明者らは以下のようなSiC複合基板の製造方法を考案した。
即ち、本製造方法は、多結晶SiC基板上に単結晶SiC層を有するSiC複合基板の製造方法であって、Siからなる保持基板の片面に単結晶SiC層を設けて単結晶SiC層担持体を作製した後、該単結晶SiC層上に化学気相成長法により多結晶SiCを堆積して保持基板上に単結晶SiC層と多結晶SiC基板とを積層したSiC積層体を作製し、その後に上記保持基板を物理的及び/又は化学的に除去することを特徴とするものである。
ここで、シリコン(Si)からなる基板は機械的強度があると共に物理的及び/又は化学的な除去(即ち、研削加工や化学的エッチング)が行い易いため、本製造方法における保持基板に好適である。なお、保持基板は、多結晶Siウエハ、単結晶Siウエハのいずれでもよい。保持基板として単結晶Siウエハを採用する場合、高品質な大口径基板を低価格で入手可能であることから、SiC複合基板の製造コストも低減できる。また、単結晶Siウエハ上には単結晶の立方晶SiCをヘテロエピタキシャル成長することも可能であり、単結晶SiC基板の接合や剥離工程が必要とされないことから、市販のバルクSiCウエハよりも大口径のSiC複合基板を安価に製造することが可能となる。
以上のように、当該SiC複合基板の製造方法によれば、保持基板が難加工性のAlN基板でなく、易加工性のSi基板であることから機械加工や化学処理が極めて容易にできるため、簡便な研削や研磨、あるいはKOH、HFなどの安価な化学的エッチング処理で保持基板を簡単に除去でき、特許文献1の様な面倒で高コストなAlNの再生・リサイクルの必要もなくなり、高品質のSiC複合基板を低コストで製造することが可能となる。
ところで、Siからなる保持基板は単結晶SiC層や多結晶SiC基板と熱膨張係数が異なり(具体的にはSiCの熱膨張係数はSiよりも大きい)、更には化学気相成長法で形成した多結晶SiC基板は内部応力をためやすいため、保持基板を含む積層体に反りが発生しやすい(具体的には、室温に戻す際にSiC積層体の基板中央部が下に凸となる傾向がある)。製造過程でこのような反りが発生すると、そのままではSiC複合基板の形状はその反りを反映してしまうので、平坦な基板が得られない。SiC複合基板が平坦性を欠いてしまうと、次工程以降のSiC複合基板の扱いが難しくなるばかりでなく、精密で微細なデバイスを製造することが困難になる。例えば、デバイス製造工程などのフォトリソグラフィー工程を適用することが難しくなり、SiC複合基板の実用化が妨げられる。
そこで、本発明者らは、この反りの問題について種々検討したところ、SiC複合基板の製造工程において単結晶SiC層担持体に多結晶SiCを堆積する際に、Siからなる保持基板に単結晶SiC層を担持させた単結晶SiC層担持体と多結晶SiCとの間に熱膨張係数の差に起因する熱応力や化学気相成長膜に起因する内部応力を生じ、その結果、SiC複合基板に反りが発生していることを把握した。また、更に検討を進めたところ、単結晶SiC層担持体に反りを付与しておくと、多結晶SiCを堆積するときに発生する応力を適宜開放しつつ、この応力に耐えられる厚みまで多結晶SiCを堆積することにより、反りがほとんどないSiC複合基板が得られることを見出した。本発明者らは、この知見に基づき更に鋭意検討を行い、上記考案したSiC複合基板の製造方法について工程を追加する形で改善して本発明を成すに至った。
即ち、本発明に係るSiC複合基板の製造方法は、多結晶SiC基板上に単結晶SiC層を有するSiC複合基板の製造方法であって、表裏面に酸化珪素膜を有するSiからなる保持基板の表面に単結晶SiC層を設けて単結晶SiC層担持体を作製した後、該単結晶SiC層担持体における保持基板の裏面の一部領域又は全面の酸化珪素膜の厚みの一部又は全部を除去して単結晶SiC層担持体に反りを付与し、次いで単結晶SiC層上に化学気相成長法により多結晶SiCを堆積して多結晶SiC基板を形成し、その後に上記保持基板を物理的及び/又は化学的に除去することを特徴とするものである。
ここで、上記保持基板の酸化珪素膜は熱酸化膜であることが好ましい。その酸化珪素膜の厚さは、該酸化珪素膜の除去によって単結晶SiC層担持体の反りが調整可能な程度の厚みであればよい。
また、上記単結晶SiC層担持体における保持基板の裏面全面の酸化珪素膜の厚みの一部又は全部を化学的にエッチングして除去するとよい。この珪素酸化膜の除去量(厚みの減少量)は、多結晶SiC基板の内部応力やSiC積層体の反りの程度に応じてそれらを打ち消す程度に適宜調整することが好ましい。この場合、SiC複合基板のBow量を−50μm以上50μm以下となるように調整するとよい。SiC複合基板10のBow量が−50μm以上50μm以下であれば、SiC複合基板10を半導体デバイス製造プロセス中の製造装置における真空チャックや静電チャックに問題なく固定することができる。
なお、上記酸化珪素膜を有する保持基板と単結晶SiC層との間に酸化珪素、窒化珪素又は酸窒化珪素からなる薄膜(介在層ともいう)を設けることが好ましい。この薄膜は、保持基板に単結晶SiC層を強固に付着させるだけではなく、Siからなる保持基板について研削可能などにより大部分を除去した後に、残りを化学的にエッチングして除去する際にエッチストップ層として機能させることもできる。また、保持基板の除去の際に中間層の表面全体にHF等のエッチング液が直に接するように化学的なエッチング処理を行えば、中間層を容易にかつ均一に完全除去することができ、その結果、単結晶SiC層の表面は極めて平滑、清浄な状態で得られることになる。
また、当該SiC複合基板の製造方法では、イオン注入剥離法により単結晶SiC基板から剥離させた単結晶SiC薄膜を上記保持基板上に転写して設けることが好ましい。あるいは、上記保持基板上にSiCをヘテロエピタキシャル成長させて上記単結晶SiC薄膜を設けてもよい。これにより、一度のイオン注入剥離処理又はヘテロエピタキシャル成長により、必要最低限の膜厚を有し、SiC複合基板の特性を左右する単結晶SiC層が得られるので、経済的に高特性のSiC複合基板を製造することができる。
また、多結晶SiC基板を形成するための手段としては、化学的気相成長法が好ましく、熱CVD法を用いることがより好ましい。単結晶SiC層上に多結晶SiCを堆積して形成するため、従来技術の如き、難研削材のSiCの研削、研磨、CMPなどに依る高平坦化の工程を不要とすることができる。
以上のように、上記単結晶SiC層上に多結晶SiCを堆積する前に、上記単結晶SiC層担持体における保持基板の単結晶SiC層担持面とは反対面(裏面)の一部領域又は全面の酸化珪素膜の厚みの一部又は全部を除去して該単結晶SiC層担持体に反り(例えば、基板中央部が上に凸となる向きの反り)を付与しておけば、この反りがその後に形成される多結晶SiC基板による反り(例えば、基板中央部が下に凸となる向きの反り)とは反対向きの反りとなるため、単結晶SiC層担持体の反りと多結晶SiC基板に起因する応力(熱応力や内部応力)による反りとが互いに打ち消し合うこととなり反りが少なく、高品質なSiC複合基板を簡便に製造することができる。
以下、本発明に係るSiC複合基板の製造方法の実施形態について図1を参照しながら説明する。
(工程1)
始めに、保持基板21に貼り合わせをする単結晶SiC基板12sを用意する。ここで、単結晶SiC基板12sは、結晶構造が4H−SiC、6H−SiC、3C−SiCのものから選択をすることが好ましい。単結晶SiC基板12s及び後述する保持基板21の大きさは、半導体素子の製造や窒化ガリウム、ダイヤモンド、ナノカーボン膜の成長に必要な大きさやコスト等から設定をする。また、単結晶SiC基板12sの厚さは、SEMI規格又はJEIDA規格の基板厚さ近傍のものがハンドリングの面から好ましい。なお、単結晶SiC基板12sとして、市販のもの、例えばパワーデバイス向けに市販されている単結晶SiCウエハを用いればよく、その表面がCMP(Chemical Mechanical Polishing(or Planarization))処理で仕上げ研磨された、表面が平坦かつ平滑なものを用いることが好ましい。
また、単結晶SiC基板12sの少なくとも保持基板21と貼り合わせをする表面(おもて面)に所定の薄膜12aを形成することが好ましい(図1(a))。ここで、薄膜12aは、厚さ50nm〜600nm程度の酸化珪素膜、窒化珪素膜又は酸窒化珪素膜の誘電体膜であるとよい。これにより、保持基板21との貼り合わせが容易になるだけではなく、この後に行われるイオン注入処理の注入イオンのチャネリングを抑制する効果も得られる。なお、後述するイオン注入処理後に薄膜12aを設けてもよい。
薄膜12aの形成方法としては、単結晶SiC基板12sに密着性よく形成できる成膜方法であればいずれの方法でもよく、例えば酸化珪素膜はPECVD法又は熱酸化法により形成し、窒化珪素膜、酸窒化珪素膜はスパッタリング法により形成するとよい。
(工程2)
次に、Siからなる保持基板21を用意する。例えば、多結晶Siウエハ又は単結晶Siウエハを用いるとよい。
また、保持基板21の表裏面に酸化珪素膜21aを形成する(図1(b))。
ここで、上記保持基板の酸化珪素膜は熱酸化膜であることが好ましい。その酸化珪素膜の厚さは、表裏面で同じ厚みであって、該酸化珪素膜の除去によって単結晶SiC層担持体の反りが調整可能な程度の厚みであればよく、例えば500〜2,000nmであることが好ましい。
(工程3)
次に、単結晶SiC基板12sの薄膜12a形成面に水素イオン等を注入してイオン注入領域12iを形成する(図1(c))。
ここで、単結晶SiC基板12sへのイオン注入の際、その表面から所望の深さにイオン注入領域12iを形成できるような注入エネルギーで、所定の線量の少なくとも水素イオン(H+)又は水素分子イオン(H2 +)を注入する。このときの条件として、所望の薄膜の厚さになるようにイオン注入エネルギーを設定すればよい。HeイオンやBイオン等を同時にインプラしても構わないし、同じ効果が得られるモノであればどのようなイオンを採用しても構わない。
単結晶SiC基板12sに注入する水素イオン(H+)のドーズ量は、1.0×1016atom/cm2〜9.0×1017atom/cm2であることが好ましい。1.0×1016atom/cm2未満であると、界面の脆化が起こらない場合があり、9.0×1017atom/cm2を超えると、貼り合わせ後の熱処理中に気泡となり転写不良となる場合がある。
注入イオンとして水素分子イオン(H2 +)を用いる場合、そのドーズ量は5.0×1015atoms/cm2〜4.5×1017atoms/cm2であることが好ましい。5.0×1015atoms/cm2未満であると、界面の脆化が起こらない場合があり、4.5×1017atoms/cm2を超えると、貼り合わせ後の熱処理中に気泡となり転写不良となる場合がある。
イオン注入された基板表面からイオン注入領域12iまでの深さ(即ち、イオン打ち込み深さ)は、保持基板21上に設ける単結晶SiC薄膜の所望の厚さに対応するものであり、通常100〜2,000nm、好ましくは300〜500nm、更に好ましくは400nm程度である。また、イオン注入領域12iの厚さ(即ち、イオン分布厚さ)は、機械衝撃等によって容易に剥離できる厚さが良く、好ましくは200〜400nm、更に好ましくは300nm程度である。
(工程4)
続いて、単結晶SiC基板12sの薄膜12a形成面と保持基板21の表面側の酸化珪素膜21a形成面とを(表面同士を)表面活性化処理を施して貼り合わせる。表面活性化処理としてはプラズマ活性化処理、真空イオンビーム処理又はオゾン水への浸漬処理を行うとよい。
このうち、プラズマ活性化処理をする場合、真空チャンバ中に上記工程3までの処理が終了した単結晶SiC基板12s及び/又は保持基板21を載置し、プラズマ用ガスを減圧下で導入した後、100W程度の高周波プラズマに5〜10秒程度さらし、表面をプラズマ活性化処理する。プラズマ用ガスとしては、酸素ガス、水素ガス、窒素ガス、アルゴンガス、又はこれらの混合ガスあるいは水素ガスとヘリウムガスの混合ガスを用いることができる。
真空イオンビーム処理は、高真空のチャンバ内に単結晶SiC基板12s及び/又は保持基板21を載置し、Ar等のイオンビームを貼り合わせをする表面に照射して活性化処理を行う。
オゾン水への浸漬処理は、オゾンガスを溶解させたオゾン水に単結晶SiC基板12s及び/又は保持基板21を浸漬し、その表面を活性化処理をする。
上記した表面活性化処理は、単結晶SiC基板12sのみ又は保持基板21のみに行ってもよいが、単結晶SiC基板12s及び保持基板21の両方について行うのがより好ましい。
また、表面活性化処理は上記方法のいずれか一つでもよいし、組み合わせた処理を行っても構わない。なお、単結晶SiC基板12s、保持基板21の表面活性化処理を行う面は、それぞれの貼り合わせを行う面、即ち薄膜12a表面及びおもて面側酸化珪素膜21a形成面である。
次に、この単結晶SiC基板12s及び保持基板21の表面活性化処理をした表面(薄膜12a、おもて面側酸化珪素膜21a表面)を接合面として貼り合わせる。
次いで、単結晶SiC基板12sと保持基板21と貼り合わせた後に、好ましくは150〜350℃、より好ましくは150〜250℃の熱処理を行い、薄膜12a、酸化珪素膜21aの貼り合わせ面の結合強度を向上させるとよい。このとき、単結晶SiC基板12sと保持基板21との間の熱膨張率差により基板の反りが発生するが、それぞれの材質に適した温度を採用して反りを抑制するとよい。熱処理時間としては、温度にもある程度依存するが、2時間〜24時間が好ましい。
これにより、薄膜12aと酸化珪素膜21aは密着して、介在層として機能し、単結晶SiC基板12sと保持基板21とがこの介在層を介して強固に密着した貼り合わせ基板13となる(図1(d))。
(工程5)
貼り合わせ基板13について、イオン注入した部分に熱的エネルギー又は機械的エネルギーを付与してイオン注入領域12iで単結晶SiC基板12sから剥離した単結晶SiC薄膜を保持基板21上に転写する。
このとき、薄膜12aと酸化珪素膜21aとは強固に密着し、更に薄膜12a、酸化珪素膜21aはそれぞれ単結晶SiC基板12s、保持基板21と強固に密着しているため、イオン注入領域12iにおける剥離部分以外の部分での剥離は発生しない。
剥離方法としては、例えば貼り合わせ基板13を高温に加熱して、この熱によってイオン注入領域12iにおいてイオン注入した成分の微小なバブル体を発生させることにより剥離を生じさせて単結晶SiC基板12sを分離する熱剥離法を適用することができる。あるいは、熱剥離が生じない程度の低温熱処理(例えば、500〜900℃、好ましくは500〜700℃)を施しつつ、イオン注入領域12iの一端に物理的な衝撃を加えて機械的に剥離を発生させて単結晶SiC基板12sを分離する機械剥離法を適用することができる。機械剥離法は単結晶SiC薄膜転写後の転写表面の粗さが熱剥離法よりも比較的小さいため、より好ましい。
なお、剥離処理後に、単結晶SiC薄膜担持体を加熱温度700〜1,000℃であって剥離処理時よりも高い温度、加熱時間1〜24時間の条件で加熱して、単結晶SiC薄膜と保持基板21との密着性を改善する熱処理を行ってもよい。
保持基板21上の単結晶SiC薄膜表面を鏡面仕上げして単結晶SiC層12とし、単結晶SiC層担持体14を得る(図1(e))。具体的には、単結晶SiC薄膜に化学機械研磨(CMP研磨)を施してイオン注入によるダメージ層を除去すると共に表面を鏡面に仕上げる。ここではシリコンウエハの平坦化等に用いられる従来公知のCMP研磨でよい。
また、単結晶SiC層12は、厚さが5μm以下、好ましくは2μm以下、より好ましくは100nm以上1μm以下、更に好ましくは200nm以上800nm以下、特に好ましくは300nm以上500nm以下の単結晶SiCからなる薄膜である。単結晶SiC層の厚さが5μm以下であれば複合基板化のコストを考慮してもなお無垢の単結晶SiC基板よりも経済的メリットがある。
なお、剥離した後の単結晶SiC基板12sは、表面を再度研磨や洗浄等を施すことにより再度当該単結晶SiC層担持体14の製造方法における貼り合わせ用の基板として再利用することが可能となる。
(工程6)
次に、単結晶SiC層担持体14における保持基板21の単結晶SiC層担持面とは反対面(裏面、図中下側の面)の一部領域又は全面の酸化珪素膜21aの厚みの一部又は全部を除去して単結晶SiC層担持体14’に反りを付与する(図1(f))。図中、14’は酸化珪素膜21a除去後の単結晶SiC層担持体であり、21a’は除去後の酸化珪素膜である。
ここで、酸化珪素膜21aの除去は、酸化珪素膜21aを均一な厚さで除去できる方法であれば物理的方法、化学的方法のいずれでもよいが、例えば単結晶SiC層担持体14における保持基板21の裏面全面の酸化珪素膜21aの厚みの一部又は全部を化学的にエッチングして除去するとよい。この酸化珪素膜21aの除去量(厚みの減少量)は、多結晶SiC基板11の内部応力やSiC積層体の反りの程度に応じてそれらを打ち消す程度に適宜調整することが好ましい。この場合、SiC複合基板10のBow量を好ましくは−50μm以上50μm以下、より好ましくは−30μm以上50μm以下、更に好ましくは0μm以上30μm以下となるように調整するとよい。
なお、酸化珪素膜21aの除去は保持基板21の裏面全面に施してもよいが、SiC複合基板10における反りの形態や程度に応じて保持基板21の裏面の特定位置の一部領域のみに施してもよい。
これにより、単結晶SiC層担持体14’は後述する多結晶SiC基板11による熱応力や内部応力による反りとは反対向き(例えば、基板中央部が単結晶SiC層12側(上側))に凸となるように若干反るようになる。
(工程7)
次に、得られた単結晶SiC層担持体14’を用いて、化学気相成長法により単結晶SiC層12上に多結晶SiCを堆積して多結晶SiC基板11を形成してSiC積層体15を得る(図1(g))。ここでのSiC積層体15は、保持基板21上に酸化珪素膜21a’、薄膜12a、単結晶SiC層12、多結晶SiC基板11をこの順番で積層した構成となっている。
ここで、化学気相成長法としては熱CVD法を用いることが好ましい。この熱CVD条件としては、多結晶SiCを堆積して成膜する一般的な条件でよい。
多結晶SiC基板11の厚さは200〜600μmであることが好ましく、300〜500μmであることがより好ましい。厚さを200μm以上とすることによりハンドル基板としての機能を確保しやすくなり、600μm以下とすることによりコスト面の抑制を図ることができる。
また、多結晶SiC基板11の多結晶SiCは立方晶(3C−SiC)であることが好ましい。なお、多結晶SiC基板11に不純物を導入して抵抗率を調整してもよい。これにより縦型パワー半導体デバイスの基板として好適に使用することが可能となる。
多結晶SiC基板11の形成後、SiC積層体15を室温に戻す際には、SiCの熱膨張係数はSiよりも大きいために発生する多結晶SiC基板11による熱応力、あるいは気相成長膜として発生する多結晶SiC基板11の内部応力によりSiC積層体15は基板中央部が下(図中、下方向(保持基板21の裏面方向))に凸となる形状を取ろうとするが、単結晶SiC層担持体14’に予め与えた反り(基板中央部が上に凸となった形状)により上記応力が相殺され、SiC積層体15全体としての反りが抑制される。
(工程8)
次に、工程7で得られたSiC積層体15における保持基板21を物理的及び/又は化学的に除去して、SiC複合基板10を得る(図1(h))。このとき、保持基板21がシリコンからなるため、例えばまず保持基板21の大部分を研削加工により除去し、次いで残りの保持基板21、酸化珪素膜21a’及び薄膜12aをフッ硝酸溶液により選択的にエッチング除去することが好ましい。
これにより、反りのほとんどないSiC複合基板10が得られる。このとき、多結晶SiC基板11は、上層の単結晶SiC層12と同じSiCからなり、単結晶SiC層12と多結晶SiC基板11の熱膨張係数がほぼ等しくなることからいかなる温度においてもSiC複合基板10の反りの発生が抑制される。
(工程9)
必要に応じて、SiC複合基板10の単結晶SiC層12上にSiCエピタキシャル層12’を形成するとよい(図1(i))。これにより、単結晶SiC層12がパワー半導体デバイスの活性層として用いるには薄すぎる場合でも、所定厚さのSiCエピタキシャル層12’を形成するのでパワー半導体の製造に適応したSiC複合基板を得ることが可能となる。
以下に、試験例を挙げて、本発明を更に具体的に説明するが、本発明は試験例に限定されるものではない。なお、基板の反りとして、垂直入射方式のフィゾー干渉計(Corning Tropel社製、Flat Master)によりBow量を測定した。ここで、図2に示すように、Bow量b1、b2はSiC複合基板10又は単結晶SiC層担持体14’の中央部と端部との高低差として測定し、基板の中央部が図2(a)に示すように下方向に凸の場合をマイナスの値、図2(b)に示すように上方向に凸の場合をプラスの値とした。なお、SiC複合基板10、単結晶SiC層担持体14’のいずれも単結晶SiC層12が上側(表面側)となる向きに配置して反りを測定した。
[試験例1]
本試験例では、上述した本発明の実施形態の手順に従い、以下のようにしてSiC複合基板を作製した。
まず、単結晶SiC基板12sとして直径3インチφの4H−SiC単結晶ウエハを用意し、これの片面に薄膜12aとしてCVD法で厚さ200nmの酸化珪素膜(SiO2膜)を成膜し、研磨を施した後(図1(a))、この薄膜12a形成面にH+イオンをエネルギー100keV、ドーズ量8.8×1016atoms/cm2でイオン注入した(図1(c))。
また、保持基板21として、直径3インチφ、厚さ400μmの単結晶Siウエハを用意し、熱酸化法によりその表裏面に厚さ1.5μmの酸化珪素膜21aを形成した(図1(b))。
次いで、単結晶SiC基板12sの酸化珪素膜形成面、保持基板21の表面側の酸化珪素膜21a形成面についてそれぞれプラズマ活性化処理を施した後、両者の酸化珪素膜形成面同士(表面同士)を貼り合わせて貼り合わせ基板13を作製した(図1(d))。
次に、貼り合わせ基板13について750℃、12時間の熱処理を加えた後、室温に戻して機械的剥離法により単結晶SiC基板12sのイオン注入領域12iに機械的衝撃を加えて該単結晶SiC基板12sから単結晶SiC薄膜を剥離させ、保持基板21に転写した。この単結晶SiC薄膜表面のダメージ層除去後、表面研磨し、保持基板21上に酸化珪素膜を介して厚さ600nmmの4H−SiCの単結晶SiC層12を担持する単結晶SiC層担持体14を得た(図1(e))。この単結晶SiC層担持体14を同一条件で複数枚作製した。
次に、この単結晶SiC層担持体14における保持基板21の単結晶SiC層12担持面とは反対面(裏面)側の酸化珪素膜21aの全面を10vol%のHF溶液に浸漬することでエッチング除去を行った(裏面酸化膜の除去)。このとき、HF溶液の浸漬時間を調整して保持基板21の裏面側の酸化珪素膜21aの除去量(厚みの減少量)を0(エッチングなし)、200、400、600、800、1000、1200、1400nmに変化させた。なお、この除去量は反射率分光法により測定した酸化珪素膜21aの除去前後の膜厚の差から求めた。
表1及び図3に、このときの単結晶SiC層担持体14’の反り(Bow量)を測定した結果を示す。酸化珪素膜21aの除去量が0nm(エッチングなし)の場合に単結晶SiC層担持体14は反りがほとんどなく平坦であり、酸化珪素膜21aの除去量が増えるのに比例して単結晶SiC層担持体14がその基板中央部が上に凸となるように反る程度が大きくなった。
次に、この裏面酸化膜の除去後の単結晶SiC層担持体14’の単結晶SiC層12上に四塩化珪素とプロパンを原料に温度1,300℃、圧力17Paの条件で熱CVD処理を行って、3C−SiCの多結晶SiCを堆積し、厚さ300μmの多結晶SiC基板11を形成し、SiC積層体15を作製した(図1(g))。
続いて、このSiC積層体15の保持基板21について固定砥石で研削した。詳しくは、固定砥石の番手を#1000、#2500、#4000の順で順次目の細かい砥石に変えて、保持基板21がほとんどなくなる状態まで研削した。次いで、酸化珪素膜21a’、薄膜12aをHF水溶液でエッチングして除去して、多結晶SiC基板11上に表面が極めて清浄な単結晶SiC層12を有するSiC複合基板10を得た(図1(h))。
表1及び図4に、このときのSiC複合基板10の反り(Bow量)を測定した結果を示す。酸化珪素膜21aの除去量が0nm(エッチングなし)の場合にSiC複合基板10はその基板中央部が下に凸となる形状で非常に反っている(Bow量−453μm)が、単結晶SiC層担持体14’における酸化珪素膜21aの除去量が増えるのに比例してその反りは改善され、酸化珪素膜21aの除去量が1,000nmを超えたところでSiC複合基板10が反りのない平坦な形状(Bow量が0μm)となることが分かった。
なお、本発明において単結晶SiC層担持体14の裏面の酸化珪素膜21aの除去の適量は、多結晶SiC基板11の厚さや形成時のCVD条件(温度等)、保持基板11の厚さなどにより変化することから一義的に定めることはできず、用いる材料やプロセス条件に応じてその都度条件出しを行う必要がある。
Figure 2017059626
なお、これまで本発明を図面に示した実施形態をもって説明してきたが、本発明は図面に示した実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用効果を奏する限り、本発明の範囲に含まれるものである。
10 SiC複合基板
11 多結晶SiC基板
12 単結晶SiC層
12a 薄膜(介在層)
12i イオン注入領域
12s 単結晶SiC基板
12’ SiCエピタキシャル層
13 貼り合わせ基板
14、14’ 単結晶SiC層担持体
15 SiC積層体
21 保持基板
21a、21a’ 酸化珪素膜

Claims (6)

  1. 多結晶SiC基板上に単結晶SiC層を有するSiC複合基板の製造方法であって、表裏面に酸化珪素膜を有するSiからなる保持基板の表面に単結晶SiC層を設けて単結晶SiC層担持体を作製した後、該単結晶SiC層担持体における保持基板の裏面の一部領域又は全面の酸化珪素膜の厚みの一部又は全部を除去して単結晶SiC層担持体に反りを付与し、次いで単結晶SiC層上に化学気相成長法により多結晶SiCを堆積して多結晶SiC基板を形成し、その後に上記保持基板を物理的及び/又は化学的に除去することを特徴とするSiC複合基板の製造方法。
  2. 上記保持基板の酸化珪素膜は熱酸化膜であることを特徴とする請求項1記載のSiC複合基板の製造方法。
  3. 上記単結晶SiC層担持体における保持基板の裏面全面の酸化珪素膜の一部又は全部を化学的にエッチングして除去することを特徴とする請求項1又は2記載のSiC複合基板の製造方法。
  4. イオン注入剥離法により単結晶SiC基板から剥離させた単結晶SiC薄膜を上記保持基板上に転写して上記単結晶SiC層を設けることを特徴とする請求項1〜3のいずれか1項記載のSiC複合基板の製造方法。
  5. 上記保持基板上にSiCをヘテロエピタキシャル成長させて上記単結晶SiC層を設けることを特徴とする請求項1〜3のいずれか1項記載のSiC複合基板の製造方法。
  6. SiC複合基板のBow量を−50μm以上50μm以下とすることを特徴とする請求項1〜5のいずれか1項記載のSiC複合基板の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10934634B2 (en) * 2016-04-05 2021-03-02 Sicoxs Corporation Polycrystalline SiC substrate and method for manufacturing same
CN112908839B (zh) * 2019-12-03 2021-10-01 上海积塔半导体有限公司 减少碳化硅晶圆弯曲度的方法
CN115279956A (zh) * 2019-12-27 2022-11-01 沃孚半导体公司 大直径碳化硅晶片
KR20230004728A (ko) * 2020-06-01 2023-01-06 미쓰비시덴키 가부시키가이샤 복합 기판, 복합 기판의 제조 방법, 반도체 장치 및 반도체 장치의 제조 방법
CN112382559A (zh) * 2020-11-13 2021-02-19 中国科学院上海微系统与信息技术研究所 一种异质薄膜结构及其制备方法
CN114959899A (zh) * 2022-04-13 2022-08-30 北京青禾晶元半导体科技有限责任公司 一种碳化硅复合基板及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280531A (ja) * 2001-03-19 2002-09-27 Denso Corp 半導体基板及びその製造方法
JP2011222607A (ja) * 2010-04-06 2011-11-04 Mitsubishi Electric Corp SiC半導体素子の製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897142A (ja) * 1994-09-26 1996-04-12 Mitsubishi Materials Corp 半導体基板及びその製造方法
JP3003027B2 (ja) * 1997-06-25 2000-01-24 日本ピラー工業株式会社 単結晶SiCおよびその製造方法
RU2160329C1 (ru) * 1997-06-27 2000-12-10 Ниппон Пиллар Пэкинг Ко., Лтд МОНОКРИСТАЛЛ SiC И СПОСОБ ЕГО ПОЛУЧЕНИЯ
JP3043675B2 (ja) * 1997-09-10 2000-05-22 日本ピラー工業株式会社 単結晶SiC及びその製造方法
JP3043689B2 (ja) * 1997-11-17 2000-05-22 日本ピラー工業株式会社 単結晶SiC及びその製造方法
JPH11345954A (ja) * 1998-05-29 1999-12-14 Shin Etsu Handotai Co Ltd 半導体基板及びその製造方法
JP3087070B1 (ja) * 1999-08-24 2000-09-11 日本ピラー工業株式会社 半導体デバイス製作用単結晶SiC複合素材及びその製造方法
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2835096B1 (fr) 2002-01-22 2005-02-18 Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US8507361B2 (en) * 2000-11-27 2013-08-13 Soitec Fabrication of substrates with a useful layer of monocrystalline semiconductor material
JP2002220299A (ja) * 2001-01-19 2002-08-09 Hoya Corp 単結晶SiC及びその製造方法、SiC半導体装置並びにSiC複合材料
JP3698679B2 (ja) * 2002-03-27 2005-09-21 株式会社日立製作所 ガス流量計及びその製造方法
JP2005203666A (ja) * 2004-01-19 2005-07-28 Kansai Electric Power Co Inc:The 化合物半導体デバイスの製造方法
US20050271325A1 (en) * 2004-01-22 2005-12-08 Anderson Michael H Liquid crystal waveguide having refractive shapes for dynamically controlling light
JP2005228806A (ja) * 2004-02-10 2005-08-25 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
US6865308B1 (en) * 2004-07-23 2005-03-08 Bae Systems Information And Electronic Systems Integration Inc. Backside deposition for relieving stress and decreasing warping in optical waveguide production
EP1806769B1 (en) * 2004-09-13 2013-11-06 Shin-Etsu Handotai Co., Ltd. Soi wafer manufacturing method
JP2007273524A (ja) * 2006-03-30 2007-10-18 Mitsui Eng & Shipbuild Co Ltd 複層構造炭化シリコン基板の製造方法
EP1901345A1 (en) * 2006-08-30 2008-03-19 Siltronic AG Multilayered semiconductor wafer and process for manufacturing the same
JP5183969B2 (ja) * 2007-05-29 2013-04-17 信越半導体株式会社 Soiウェーハのシリコン酸化膜形成方法
JP4888908B2 (ja) * 2007-10-17 2012-02-29 株式会社神戸製鋼所 メンブレン構造素子及びその製造方法
JP2011142284A (ja) * 2009-12-10 2011-07-21 Hitachi Chem Co Ltd Cmp研磨液、基板の研磨方法及び電子部品
JP5418564B2 (ja) * 2011-09-29 2014-02-19 信越半導体株式会社 貼り合わせsoiウェーハの反りを算出する方法、及び貼り合わせsoiウェーハの製造方法
GB2514268B (en) * 2011-10-26 2015-09-30 Anvil Semiconductors Ltd Silicon carbide epitaxy
JP6061251B2 (ja) 2013-07-05 2017-01-18 株式会社豊田自動織機 半導体基板の製造方法
US10424514B2 (en) * 2015-03-04 2019-09-24 Mtec Corporation Method for manufacturing semiconductor substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280531A (ja) * 2001-03-19 2002-09-27 Denso Corp 半導体基板及びその製造方法
JP2011222607A (ja) * 2010-04-06 2011-11-04 Mitsubishi Electric Corp SiC半導体素子の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022158085A1 (ja) * 2021-01-25 2022-07-28 ローム株式会社 半導体基板及びその製造方法、及び半導体装置

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