JP4388741B2 - 半導体薄層の移し換え方法とそれに使用するドナーウエハの製造方法 - Google Patents

半導体薄層の移し換え方法とそれに使用するドナーウエハの製造方法 Download PDF

Info

Publication number
JP4388741B2
JP4388741B2 JP2002371675A JP2002371675A JP4388741B2 JP 4388741 B2 JP4388741 B2 JP 4388741B2 JP 2002371675 A JP2002371675 A JP 2002371675A JP 2002371675 A JP2002371675 A JP 2002371675A JP 4388741 B2 JP4388741 B2 JP 4388741B2
Authority
JP
Japan
Prior art keywords
layer
donor
wafer
support
single crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2002371675A
Other languages
English (en)
Other versions
JP2003224042A (ja
Inventor
ルテートル ファブリス
モーリス ティボー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2003224042A publication Critical patent/JP2003224042A/ja
Application granted granted Critical
Publication of JP4388741B2 publication Critical patent/JP4388741B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/954Making oxide-nitride-oxide device
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/964Roughened surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、広義には半導体基板、特に電子工学、光電子工学或いは光学用の基板の製造に関するものである。
【0002】
更に詳しくは、本発明は少なくとも一方が半導体である二枚のウエハの貼り合わせ体の製造に関するものである。
【0003】
【従来の技術】
この種のウエハの貼り合わせは典型的には分子結合、即ちウエハボンディングにより行われ、この貼り合わせの後に或る回数の技術的工程に付されて前記技術分野における回路や機能部品が製造されている。
【0004】
特に、厚手のドナーウエハ内に管理された深さで気体原子種を埋め込んで脆弱層を生成させ、応力を印加することによりこの脆弱層で分離を生起させるスマートカット(Smart-Cut:登録商標)法による基板製造技術においては、この分離の後にウエハを複数の工程、特に、
・ドナーウエハを再利用するためにドナーウエハに対して行われる機械研磨又は化学−機械研磨その他の研磨工程、
・化学洗浄工程、
・酸化膜形成工程のように典型的には300〜900℃の比較的高温の処理又は熱酸化のための典型的には1150℃ものかなり高温での処理(特に炭化シリコン(SiC)基板の場合)を含む工程、
・一種類以上の気体原子種の埋め込み工程、
・ウエハボンディング工程、及び
・応力(熱応力及び/又は機械的応力及び/又はその他の応力)を印加しての分離工程、
に付す必要がある。
【0005】
ドナーウエハの再利用には、ドナーウエハから薄層を継続的に分離する必要があり、それによりドナーウエハの厚みは漸次減少する。
【0006】
このドナーウエハが極度に薄くなったとき、或いはこれ以外には薄層分離前の出発ウエハが既に何らかの理由で比較的薄い場合にも、これを継続的な薄層の分離操作に使用すると以下のような種々の困難が生じる。即ち、
・再利用や表面酸化物のCMP平坦化によるボンディングその他に必要な種々の移送操作など、主に機械的な工程中にドナーウエハが破損する虞が高い。
・高温熱処理中に特にウエハ内の温度の不均一で破損する虞も高い。
・作業員によるウエハの単純な取り扱いにも破損の危険が内在する。
・薄くなったウエハは、気体原子種の埋め込み又は或る種の被着工程など、ウエハに大きな歪みを伴う技術的工程に対して特に敏感になり、典型的には、気体原子種の埋め込みの場合、薄くなったウエハは凸状に湾曲変形し、このような変形は接触面に充分な平坦性が要求される成形工程を極めて困難にする。
【0007】
従って、ドナーウエハには、製造プロセス上の損失に対して特に経済的な観点から、それ以下では最早使用不能又は前述のような破損が増加すると言う最小厚さの限界が存在する。
【0008】
特に、ドナーウエハが比較的高価で脆弱な材料であるSiCウエハの場合は、ウエハがほぼ200μm(標準直径2インチ、即ち約5cmのウエハの場合)まで薄くなると使用不能となり、これは、それ以下の厚さでは処理中の破損が頻繁となるか、或いは後工程の埋め込み生じる変形がウエハの結合を不可能にするほどのものとなってしまうからである。
【0009】
また別の例によれば、当初から必然的に厚さの薄いドナーウエハもある。例えば、現時点で市場には前述の困難を生じないほど充分に厚いGaNドナーウエハが存在する。実際にはこれらのウエハは、HPVE(ハイブリッド気相エピタキシー)と称する厚膜エピタキシー技術を利用してエピタキシャル成長基板(単結晶シード層)上に作製され、エピタキシー後にシード層を剥離しているのが常識である。しかしながら、厚膜エピタキシー技術には二つの大きな欠点があり、その第1は、支持体の不要な厚い自立ウエハを得ようとしてもシード層基板との結晶格子の整合が不完全であることにより過大な歪みが生じるので最大でも200〜300μm程度の厚さの自立ウエハしか得ることができないことであり、また第2は、なによりも厚膜エピタキシー技術を用いた成長の速度は極めて遅い(典型的には10〜100μm/hr)ことである。これは製造コストに関する重大なハンデキャップである。
【0010】
【発明が解決しようとする課題】
本発明の主な課題は、以上に述べた諸欠点を解消して、ドナーウエハからの薄層分離操作の対象となる材料が極めて薄くなったときでも適用することのできるドナーウエハからの薄層の継続的な分離移し換え方法を提供することである。
【0011】
【課題を解決するための手段】
上述の課題を達成するための本発明による第1の解決策は、ドナーウエハの半導体材料から継続的に薄層を受け側のベースウエハへ移し換える方法を提供するものであり、この方法は、
(a)分離される複数の薄層の枚数に応じた厚さを有し、且つ電子工学、光電子工学、或いは光学用の回路や機能部品の製造に向いた品質の単結晶半導体からなる単層の厚手スライス片と、該厚手スライス片の背面側を支持するための支持体とを組み合わせ、前記単結晶半導体のドナー層と、該ドナー層の背面側に接合された支持体層とからなるドナーウエハを構成する機械的に安定した組立体を形成する工程と、
(b)ドナーウエハのドナー層内に自由表面から管理された深さで脆弱層を生成する工程と、
(c)ドナーウエハのドナー層の自由表面側でドナーウエハをベースウエハに貼り合わせる工程と、
(d)ドナーウエハの脆弱層における分離を実行して前記単結晶半導体の薄層をドナーウエハからベースウエハに移し換える工程と、
(e)ドナーウエハの支持体層を破断させることなく前記工程(b)〜(d)を繰り返す工程、
とを備えたことを特徴とするものである。
【0012】
以上の特徴を備えた方法の限定を意図しない好ましい形態を列記すれば以下の通りである。即ち、
・工程(a)を前記厚手スライス片の研磨面と支持体の研磨面との間のウエハボンディングにより実行する。
・工程(a)を前記厚手スライス片の研磨面と支持体の研磨面との間の高温溶着により実行する。
・工程(b)を気体原子種の埋め込みにより実行する。
・工程(c)をウエハボンディングにより実行する。
・工程(d)を応力の印加、特に熱応力及び/又は機械的応力の印加により実行する。
・工程(a)〜(d)をドナー層の厚さ及び脆弱層の深さに応じて予め定められた最大回数だけ繰り返す。
・支持体が厚手スライス片の単結晶半導体と同一半導体の低品位単結晶、同一半導体の多結晶体、及び同一半導体の異種ポリタイプからなる群から選ばれた材料からなる
厚手スライス片の単結晶半導体がシリコン、炭化珪素、及びラージギャップ単一金属系又は多金属系窒化物からなる群から選ばれた材料からなる
・ドナー層の厚さを実質的に100〜300μmとする。
・支持体層の厚さを実質的に100〜300μmとする。
厚手スライス片の単結晶半導体が窒化ガリウムからなる
・支持体層がシリコン、窒化ガリウム、炭化珪素、窒化アルミニウム、及びサファイアからなる群から選ばれた材料からなる
【0013】
ところで、厚手のドナーウエハをインゴットから得る従来の方法では、典型的に以下の操作工程を要する(単結晶SiCの場合)。
・鋸刃を用い、インゴットを1mm程度の厚さのスライス辺に切断する工程
・スライス辺の各表面を粗研磨し、鋸刃切断でダメージを受けた結晶を除去して良好な平坦度とする工程
・加工予定面(分離面)を継続研磨し、加工硬化した結晶を除去して好適な表面粗度を得る工程
【0014】
このように、比較的厚手のスライス片から出発する公知の方法では、引き続く研磨工程の間に無視できない量の材料が失われ、これが製造コストに悪影響を与えることは明白である。
【0015】
本発明による第2の解決策は材料損失の少ないドナーウエハの製造に寄与するものであり、従って出発材料(この場合は単結晶SiC)の一層有利な利用に寄与するものである。
【0016】
即ち、本発明による第2の解決策はドナーウエハから継続的に半導体材料の薄層の分離を繰り返しながら、分離された薄層を個々に受け側のベースウエハへ移し換える方法で使用するための前記ドナーウエハの製造方法を提供するものであり、この方法は、
(i)分離される複数の薄層の枚数に応じた厚さを有し、且つ電子工学、光電子工学、或いは光学用の回路や機能部品の製造に向いた品質の単結晶半導体からなる単層の厚手スライス片を製造する工程と、
(ii)前記厚手スライス片の背面側に機械的支持体を貼り合わせて、前記単結晶半導体のドナー層と、該ドナー層の背面側に接合された支持体層とからなるドナーウエハを形成する工程、
とを備えたことを特徴とするものである。
【0017】
以上の特徴を備えた方法の限定を意図しない好ましい形態を列記すれば以下の通りである。即ち、
・厚手スライス片をインゴットの鋸刃による切断で製造するか、或いは単結晶シード層上への厚膜エピタキシーで製造する。
・後者の場合、前記シード層を除去する後工程を更に付加する。
・前記工程(ii)に先立ち、
(i')厚手スライス片を、その機械的支持体と接する側となる表面についてのみ研磨する工程、
を更に実行する。
・前記工程(ii)に先立ち、
(i")厚手スライス片と機械的支持体とを、それぞれの互いに接する側となる表面について予め定められた厚さ精度まで研磨する工程、
を更に実行し、前記工程(ii)においては厚手スライス片と機械的支持体との間のウエハボンディング又は溶着が果たされる温度及び時間で貼り合わせを実行する。
・支持体が厚手スライス片の単結晶半導体と同一半導体の低品位単結晶、同一半導体の多結晶体、及び同一半導体の異種ポリタイプからなる群から選ばれた材料からなる
厚手スライス片の単結晶半導体がシリコン、炭化珪素、及びラージギャップ単一金属系又は多金属系窒化物からなる群から選ばれた材料からなる
厚手スライス片の単結晶半導体が窒化ガリウムからなる
・支持体層がシリコン、窒化ガリウム、炭化珪素、窒化アルミニウム、及びサファイアからなる群から選ばれた材料からなる
【0018】
本発明の上述及びそれ以外の特徴、目的及び利点を明らかにするため、限定を意図しない実施形態に関して添付図面と共に説明すれば以下の通りである。
【0019】
【発明の実施の形態】
まず、本発明による方法をその一般的な場合について説明する。
【0020】
ドナーウエハからの薄層の継続的な分離処理に先立ち、これに用いるためのドナーウエハはドナースライス片と機械的支持体との接合組み立てにより形成される。この組立操作は好ましくはウエハボンディングの手法により行なわれ、この場合、ドナースライス片及び/又は機械的支持体の適切な結合界面層に対してボンディング処理が行われる。
【0021】
機械的支持体は、ドナースライス片からの継続的な薄層分離の繰り返しに伴う処理条件、特に温度変化の繰り返しに適合するように選ばれる。
【0022】
これに関連して一つの重要な要素は、ドナースライス片の材料の熱膨張係数と機械的支持体の材料の熱膨張係数との関係である。ここで、ドナースライス片の材料と支持体の材料がほぼ同等の化学的及び機械的特性をもつものから成る組立体を「ホモ組立体」と称する。これは例えば以下のような積層体である。
・低品位単結晶又は多結晶SiC(支持体)上の単結晶SiC(ドナー)
・低品位単結晶又は多結晶GaN(支持体)上の単結晶GaN(ドナー)
・低品位単結晶又は多結晶Si(支持体)上の単結晶Si(ドナー)
【0023】
この場合、ドナーウエハの製造に供される熱的な計画に関する特段の制限はなく、これは二つの材料が温度変化に関して良好に整合し、ドナー層は拡散などによる妨害を受けることがないからである。
【0024】
一方、ドナースライス片の材料と支持体の材料が互いに異なる化学的及び/又は機械的特性をもつものから成る組立体を「ヘテロ組立体」と称する。これは例えば以下のような積層体である。
・Si(支持体)上の単結晶SiC(ドナー)
・Si上のリン化インジウム(InP)
・Si上のGaN
・その他
【0025】
この場合、熱的な計画、即ち組立体が曝される温度は一層制限され、これは温度変化に関する両材料の不整合が変形や破損をもたらすからである。例えばSi支持体層上にSiCドナー層を積層してなるドナーウエハの場合、温度が約900〜950℃を超えると困難になる。
【0026】
この他に重要な要素として、ドナースライス片/支持体組立体の厚さがあり、これは各処理工程に適合するものでなければならず、またいずれにせよドナースライス片の厚さの全てもしくは殆どを可能な限り使い切ることができるように選ぶ必要がある。
【0027】
以上のようにしてボンディングが実行され、必要に応じて適宜な処理により強度が増加されると、この組立体は、従来の全厚さに亘って均質な厚手ドナーウエハと同様に、以後の薄層分離の処理工程で取り扱われる完全に一人前のドナーウエハとなる。分離される薄層の枚数は本質的にドナー層の厚さと脆弱層の深さによって選択され、それにより最終的な分離が支持体層内に達することなく且つドナー層と支持体層との間の遷移領域に存在しがちな欠陥部位に達することなく実行されるようにする。
【0028】
必要な場合は、組立体の形成工程が完了した時点で得られたドナーウエハを背面側(支持体層側)から薄肉化し、ウエハ全体の厚さを調整して後工程の各技術的処理に適合できるようにすると共にプロセスの標準化にも対応できるようにしても良い。例えば、支持体層がシリコンの場合、薄肉化は機械的なラップ仕上げで極めて容易に実行可能である。
【0029】
【実施例】
実施例1:SiCの場合
単結晶SiCからなるドナースライス片を使用する場合、ドナースライス片は好ましくは多結晶SiCからなる支持体上に貼り合わされる。この処理操作は直接ボンディング、或いは貼り合わせ面に例えば酸化シリコン(SiO)からなる中間層を設けて行う接合処理により実行することができる。
【0030】
極性に関しては、例えば単結晶SiCはそのSi(シリコン)面で支持体に結合し、これに対して該単結晶のC(炭素)面はそこから薄層が連続的に分離される露出面であり、但しこれは逆の場合もあり得る。このことから、極性の問題はGaNやAlNのような六方晶構造をもつ全ての材料に生じることが判る。
【0031】
この露出面に対しては、初期研磨工程並びに継続する二つの分離工程の間の中間研磨工程を実行することが好ましい。
【0032】
ドナースライス片と機械的支持体の単結晶SiCの膨張係数は共にほぼ4.5×10−6/Kであるので、これらからなる組立体はなんらダメージを受けることなく薄層移し替えのためのスマートカット処理に付随する全ての再利用、化学研磨、被着、熱処理の各工程に付すことができる。
【0033】
一つの変形形態によれば機械的支持体はシリコン製である。この場合、熱に関する観点からの支持体とドナースライス片との間の適合性は低いと思われるが、特に処理中の組立体の到達温度の上限を規制し、更に特別には分離した薄層の支持体へのボンディグ処理に伴う酸化膜の形成のために該酸化膜を熱酸化によらずに被着によって形成すれば、支持体とドナースライス片との間の熱に関する適合性は好適な範囲内に維持することが可能である。
【0034】
本実施例において、ドナースライス片と支持体との組立体の製作プロセスは好ましくは以下の工程を含むものである。
【0035】
・厚手の単結晶SiCドナーウエハの通常の厚さよりも実質的に薄い厚さ、典型的には従来の1mm程度に代えて約500μm程度の厚さでスライス片をインゴットから切り出す工程。
【0036】
・スライス片の一方の表面にだけ研磨処理を実行する工程。
【0037】
・この研磨面を多結晶SiC支持ウエハの適切な平坦度を有する面に密着させて両者をウエハボンディングにより結合する工程。この場合、支持ウエハは典型的にはCVDで析出した例えば200〜300μm程度の厚さの厚膜である。また低品位の(従って安価な)単結晶SiCや、ドナー層とは異なるポリタイプのSiC(例えば支持体には6H SiC、ドナー層には4H SiC)も支持体に使用可能である。
【0038】
・次いでドナースライス片と支持ウエハとの間に適切な結合力を得るために組立体を適切な加熱条件下(例えば1100℃で2時間)に曝す工程。この場合、接触面の研磨の程度も上記加熱条件で適切なウエハボンディングが達成されるように考慮しておく必要がある。かくして単層の厚い単結晶SiC(ドナー層)と多結晶SiC(機械的支持体層)との組合せからなるドナーウエハが得られる。変形例として、単に二枚の各素材ウエハを重ねて溶着(典型的には2000℃以上の温度で)により一体に結合することも可能であるが、この方法は一層過酷である。
【0039】
・以上のようにして得られたドナーウエハの単結晶SiC自由表面を標準的な研磨度で研磨し、最終的に加工硬化部の無い適切な表面粗度をもつ単結晶SiC層を得る工程。
【0040】
このように、本実施例による方法では冒頭に述べた厚手スライス片を使用した従来技術に比べて高価な材料(単結晶SiC)の損失が格段に少なくなり、加えてウエハ製造ラインのかなり上流側の箇所でドナー層と支持体層とを有するドナーウエハを製造することができるので、ドナーウエハから薄層を移す処理工程には影響を与えずに済む利点がある。
【0041】
これにより達成される材料の節約は、SiCインゴット(特にHTCVD(高温化学蒸着デポジション)プロセスで得られる高純度の半絶縁SiCインゴットの場合)や転移及びマイクロパイプなどの固有の結晶欠陥の濃度が極めて低いSiCインゴットの製造に要する困難性及び/又は高価格を考慮すると極めて有益なことである。
【0042】
実施例2:GaNの場合
GaNドナーウエハを用いたスマートカット法において実行される各工程では温度はSiCの場合に比べて極めて低いのが一般的である。従って、支持体とドナーウエハの各材料の熱膨張係数の問題はさほど重要ではない。これにより支持体材料の選定には一層の自由度がある。
【0043】
本実施例においては、約100〜200μmの厚さのGaNスライス片を例えば多結晶又は単結晶SiC製の機械的支持体にウエハボンディングで貼り合わせている。SiCの場合と同様に、支持体側となるほうのGaNウエハ面の極性とそれとは逆極性となる反対側のGaNウエハ自由表面の極性、即ち薄層が分離される側の面の極性は事前に定められている。
【0044】
この場合も、上記支持体層とGaNドナー層との結合組立体は完全に一人前のウエハとなり、スマートカット処理工程の複数回のサイクルでドナー層が完全に又は殆ど完全に消費されるまで使用される。
【0045】
本発明の処理プロセスの全体流れの一例を図1のa〜eに模式的に示す。
【0046】
図1のaは、継続的に移される薄層を形成するための半導体材料製のスライス片10と支持ウエハ20とを示している。
【0047】
図1のbにおいて、スライス片と支持ウエハは前述の通りに組み合わされ、ドナー層10と支持体層20を備えたドナーウエハ30を形成している。
【0048】
図1のcにおいては、ドナー層10の自由表面から或る設定された深さ位置に脆弱層12が形成されている。この脆弱層12は薄層101をドナー層の残部厚さ部分102から仕切っている。
【0049】
図1のdでは、ドナーウエハ10の自由表面(必要ならこの自由表面に予め酸化膜を形成する)と受け側のベースウエハ40の一方の表面(この表面にも必要に応じて酸化膜を形成する)との間のウエハボンディングが実行されている。
【0050】
図1のeでは、熱及び/又は機械的応力により脆弱層12において分離が実行され、例えば電子工学、光電子工学、或いは光学用途向けの基板となる目的の組立体40、101と、残余のドナーウエハ30’とを得ている。この残余のドナーウエハのドナー層10は実質的に前記残部厚さ部分102に対応し、もとのドナー層の厚さに対してベースウエハ40へ移された薄層101の厚さ分だけ薄くなっている。
【0051】
特別な実施形態として、図1のaとbに示す工程はドナーウエハ加工機を前提にして実行しても良く、これに対してそれ以降の各工程は、電子工学、光電子工学、或いは光学用途向けの複合基板の加工機を前提に実行される別工程としてもよい。
【0052】
本発明は、例えば窒化アルミニウム及び更に一般的な半導体、特にラージギャップ単一金属系又は多金属系窒化物、ダイヤモンドなど、前記以外の材料からなるドナー層を備えたものや、その他ドナー層用に超高品質単結晶シリコンと支持体用に低品位単結晶又は多結晶シリコンを用いたウエハの製造に利用できることは述べるまでもない。
【0053】
【発明の効果】
以上に述べたように、本発明によれば、半導体材料からなる厚手スライス片を準備し、この厚手スライス片を支持体と貼り合わせて前記半導体材料のドナー層と支持体層とを備えたドナーウエハとしての機械的に安定した組立体を形成するので、材料損失の少ないドナーウエハの製造が可能となり、従って例えば高価な単結晶SiCなどの出発材料の一層有利な利用に寄与することができ、さらに薄層の移し換えに際しては、ドナーウエハ内に管理された深さで脆弱層を生成し、ドナーウエハのドナー層の自由表面側でドナーウエハをベースウエハに貼り合わせ、ドナーウエハの脆弱層における分離を実行して半導体材料の薄層をドナーウエハからベースウエハに移し換え、これらの工程をドナーウエハの支持体層を破断させることなく繰り返すので、ドナーウエハのドナー層を極限まで有効に消費することができ、薄層の移し替えの最中には薄層を支持体によって常に安定に機械的に支持した状態を維持できるので、従来のように移し換え途中における薄層の変形に起因する欠陥の発生や余分な薄肉化処理の必要性が無く、これも高価な材料の損失低減に寄与するものである。
【図面の簡単な説明】
【図1】本発明の処理プロセスの全体流れの一例を模式的に示す工程図である。
【符号の説明】
10:半導体スライス片(ドナー層)
12:脆弱層
20:支持体(支持体層)
30:ドナーウエハ
40:ベースウエハ
101:薄層
102:ドナー層残部厚さ部分

Claims (23)

  1. ドナーウエハの半導体材料から継続的に薄層の分離を繰り返しながら、分離された薄層を個々に受け側のベースウエハへ移し換える方法であって、
    (a)分離される複数の薄層の枚数に応じた厚さを有し、且つ電子工学、光電子工学、或いは光学用の回路や機能部品の製造に向いた品質の単結晶半導体からなる単層の厚手スライス片と、該厚手スライス片の背面側を支持するための支持体とを組み合わせ、前記単結晶半導体のドナー層と、該ドナー層の背面側に接合された支持体層とからなるドナーウエハを構成する機械的に安定した組立体を形成する工程と、
    (b)ドナーウエハのドナー層内に自由表面から管理された深さで脆弱層を生成する工程と、
    (c)ドナーウエハのドナー層の自由表面側でドナーウエハをベースウエハに貼り合わせる工程と、
    (d)ドナーウエハの脆弱層における分離を実行して前記単結晶半導体の薄層をドナーウエハからベースウエハに移し換える工程と、
    (e)ドナーウエハの支持体層を破断させることなく前記工程(b)〜(d)を繰り返す工程、
    とを備えたことを特徴とする半導体薄層の移し換え方法。
  2. 工程(a)を前記厚手スライス片の研磨面と支持体の研磨面との間のウエハボンディングにより実行することを特徴とする請求項1に記載の方法。
  3. 工程(a)を前記厚手スライス片の研磨面と支持体の研磨面との間の高温溶着により実行することを特徴とする請求項1に記載の方法。
  4. 工程(b)を気体原子種の埋め込みにより実行することを特徴とする請求項1に記載の方法。
  5. 工程(c)をウエハボンディングにより実行することを特徴とする請求項1に記載の方法。
  6. 工程(d)を熱応力及び/又は機械的応力の印加により実行することを特徴とする請求項1に記載の方法。
  7. 工程(a)〜(d)をドナー層の厚さ及び脆弱層の深さに応じて予め定められた最大回数だけ繰り返すことを特徴とする請求項1に記載の方法。
  8. 支持体が厚手スライス片の単結晶半導体と同一半導体の低品位単結晶、同一半導体の多結晶体、及び同一半導体の異種ポリタイプからなる群から選ばれた材料からなることを特徴とする請求項1に記載の方法。
  9. 厚手スライス片の単結晶半導体がシリコン、炭化珪素、及びラージギャップ単一金属系又は多金属系窒化物からなる群から選ばれた材料からなることを特徴とする請求項8に記載の方法。
  10. ドナー層の厚さを100〜300μmとすることを特徴とする請求項9に記載の方法。
  11. 支持体層の厚さを100〜300μmとすることを特徴とする請求項9又は10に記載の方法。
  12. 厚手スライス片の単結晶半導体が窒化ガリウムからなることを特徴とする請求項1に記載の方法。
  13. 支持体層がシリコン、窒化ガリウム、炭化珪素、窒化アルミニウム、及びサファイアからなる群から選ばれた材料からなることを特徴とする請求項12に記載の方法。
  14. ドナーウエハから継続的に半導体材料の薄層の分離を繰り返しながら、分離された薄層を個々に受け側のベースウエハへ移し換える方法で使用するための前記ドナーウエハの製造方法であって、
    (i)分離される複数の薄層の枚数に応じた厚さを有し、且つ電子工学、光電子工学、或いは光学用の回路や機能部品の製造に向いた品質の単結晶半導体からなる単層の厚手スライス片を製造する工程と、
    (ii)前記厚手スライス片の背面側に機械的支持体を貼り合わせて、前記単結晶半導体のドナー層と、該ドナー層の背面側に接合された支持体層とからなるドナーウエハを形成する工程、
    とを備えたことを特徴とするドナーウエハの製造方法。
  15. 厚手スライス片をインゴットの鋸刃による切断で製造することを特徴とする請求項14に記載の方法。
  16. 厚手スライス片を単結晶シード層上への厚膜エピタキシーで製造することを特徴とする請求項14に記載の方法。
  17. 前記シード層を除去する工程を含むことを特徴とする請求項16に記載の方法。
  18. 前記工程(ii)に先立ち、
    (i')厚手スライス片を、その機械的支持体と接する側となる表面についてのみ研磨する工程、を更に含むことを特徴とする請求項14に記載の方法。
  19. 前記工程(ii)に先立ち、
    (i")厚手スライス片と機械的支持体とを、それぞれの互いに接する側となる表面について予め定められた厚さ精度まで研磨する工程、を更に含み、
    前記工程(ii)においては厚手スライス片と機械的支持体との間のウエハボンディング又は溶着が果たされる温度及び時間で貼り合わせを実行することを特徴とする請求項14に記載の方法。
  20. 支持体が厚手スライス片の単結晶半導体と同一半導体の低品位単結晶、同一半導体の多結晶体、及び同一半導体の異種ポリタイプからなる群から選ばれた材料からなることを特徴とする請求項14に記載の方法。
  21. 厚手スライス片の単結晶半導体がシリコン、炭化珪素、及びラージギャップ単一金属系又は多金属系窒化物からなる群から選ばれた材料からなることを特徴とする請求項20に記載の方法。
  22. 厚手スライス片の単結晶半導体が窒化ガリウムからなることを特徴とする請求項14に記載の方法。
  23. 支持体層がシリコン、窒化ガリウム、炭化珪素、窒化アルミニウム、及びサファイアからなる群から選ばれた材料からなることを特徴とする請求項22に記載の方法。
JP2002371675A 2001-12-21 2002-12-24 半導体薄層の移し換え方法とそれに使用するドナーウエハの製造方法 Expired - Lifetime JP4388741B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0116713A FR2834123B1 (fr) 2001-12-21 2001-12-21 Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report
FR0116713 2001-12-21

Publications (2)

Publication Number Publication Date
JP2003224042A JP2003224042A (ja) 2003-08-08
JP4388741B2 true JP4388741B2 (ja) 2009-12-24

Family

ID=8870871

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002371675A Expired - Lifetime JP4388741B2 (ja) 2001-12-21 2002-12-24 半導体薄層の移し換え方法とそれに使用するドナーウエハの製造方法

Country Status (7)

Country Link
US (2) US6815309B2 (ja)
EP (1) EP1324385B1 (ja)
JP (1) JP4388741B2 (ja)
CN (1) CN100426468C (ja)
FR (1) FR2834123B1 (ja)
SG (1) SG120907A1 (ja)
TW (1) TWI251274B (ja)

Families Citing this family (229)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7238622B2 (en) * 2001-04-17 2007-07-03 California Institute Of Technology Wafer bonded virtual substrate and method for forming the same
US20050026432A1 (en) * 2001-04-17 2005-02-03 Atwater Harry A. Wafer bonded epitaxial templates for silicon heterostructures
CA2482258A1 (en) 2001-04-17 2002-10-24 California Institute Of Technology A method of using a germanium layer transfer to si for photovoltaic applications and heterostructure made thereby
SE525574C2 (sv) 2002-08-30 2005-03-15 Okmetic Oyj Lågdopat kiselkarbidsubstrat och användning därav i högspänningskomponenter
TWI233154B (en) * 2002-12-06 2005-05-21 Soitec Silicon On Insulator Method for recycling a substrate
US20040262686A1 (en) * 2003-06-26 2004-12-30 Mohamad Shaheen Layer transfer technique
FR2858715B1 (fr) * 2003-08-04 2005-12-30 Soitec Silicon On Insulator Procede de detachement de couche de semiconducteur
FR2858875B1 (fr) * 2003-08-12 2006-02-10 Soitec Silicon On Insulator Procede de realisation de couches minces de materiau semi-conducteur a partir d'une plaquette donneuse
US20050070048A1 (en) * 2003-09-25 2005-03-31 Tolchinsky Peter G. Devices and methods employing high thermal conductivity heat dissipation substrates
FR2864970B1 (fr) * 2004-01-09 2006-03-03 Soitec Silicon On Insulator Substrat a support a coefficient de dilatation thermique determine
US7390724B2 (en) * 2004-04-12 2008-06-24 Silicon Genesis Corporation Method and system for lattice space engineering
US20080211061A1 (en) * 2004-04-21 2008-09-04 California Institute Of Technology Method For the Fabrication of GaAs/Si and Related Wafer Bonded Virtual Substrates
FR2871172B1 (fr) * 2004-06-03 2006-09-22 Soitec Silicon On Insulator Support d'epitaxie hybride et son procede de fabrication
US9011598B2 (en) * 2004-06-03 2015-04-21 Soitec Method for making a composite substrate and composite substrate according to the method
US20060021565A1 (en) * 2004-07-30 2006-02-02 Aonex Technologies, Inc. GaInP / GaAs / Si triple junction solar cell enabled by wafer bonding and layer transfer
WO2006037783A1 (fr) * 2004-10-04 2006-04-13 S.O.I.Tec Silicon On Insulator Technologies Procédé de transfert d'une couche mince comprenant une perturbation controlée d'une structure cristalline
US7846759B2 (en) * 2004-10-21 2010-12-07 Aonex Technologies, Inc. Multi-junction solar cells and methods of making same using layer transfer and bonding techniques
EP1667223B1 (en) 2004-11-09 2009-01-07 S.O.I. Tec Silicon on Insulator Technologies S.A. Method for manufacturing compound material wafers
EP1681712A1 (en) * 2005-01-13 2006-07-19 S.O.I. Tec Silicon on Insulator Technologies S.A. Method of producing substrates for optoelectronic applications
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
JP2006210660A (ja) * 2005-01-28 2006-08-10 Hitachi Cable Ltd 半導体基板の製造方法
US10374120B2 (en) * 2005-02-18 2019-08-06 Koninklijke Philips N.V. High efficiency solar cells utilizing wafer bonding and layer transfer to integrate non-lattice matched materials
CN101248519B (zh) * 2005-02-28 2011-08-24 硅源公司 衬底硬化方法及所得器件
TW200707799A (en) * 2005-04-21 2007-02-16 Aonex Technologies Inc Bonded intermediate substrate and method of making same
DE102005052357A1 (de) 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
DE102005052358A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
KR100619549B1 (ko) * 2005-09-13 2006-09-01 (주)한비젼 다층 기판을 이용한 이미지 센서의 포토 다이오드 제조방법및 그 콘택방법 및 그 구조
WO2007032632A1 (en) * 2005-09-13 2007-03-22 Hanvision Co., Ltd. Method of fabricating silicon/dielectric multi-layer semiconductor structures using layer transfer technology and also a three-dimensional multi-layer semiconductor device and stacked layer type image sensor using the same method, and a method of manufacturing a three-dimensional multi- layer semiconductor device and the st
US20070194342A1 (en) * 2006-01-12 2007-08-23 Kinzer Daniel M GaN SEMICONDUCTOR DEVICE AND PROCESS EMPLOYING GaN ON THIN SAPHIRE LAYER ON POLYCRYSTALLINE SILICON CARBIDE
JP5042506B2 (ja) * 2006-02-16 2012-10-03 信越化学工業株式会社 半導体基板の製造方法
FR2899572B1 (fr) * 2006-04-05 2008-09-05 Commissariat Energie Atomique Protection de cavites debouchant sur une face d'un element microstructure
FR2899594A1 (fr) * 2006-04-10 2007-10-12 Commissariat Energie Atomique Procede d'assemblage de substrats avec traitements thermiques a basses temperatures
US20070243703A1 (en) * 2006-04-14 2007-10-18 Aonex Technololgies, Inc. Processes and structures for epitaxial growth on laminate substrates
DE102006061167A1 (de) * 2006-04-25 2007-12-20 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement
JP5003033B2 (ja) 2006-06-30 2012-08-15 住友電気工業株式会社 GaN薄膜貼り合わせ基板およびその製造方法、ならびにGaN系半導体デバイスおよびその製造方法
FR2914110B1 (fr) * 2007-03-20 2009-06-05 Soitec Silicon On Insulator Procede de fabrication d'un substrat hybride
FR2903808B1 (fr) 2006-07-11 2008-11-28 Soitec Silicon On Insulator Procede de collage direct de deux substrats utilises en electronique, optique ou opto-electronique
US7575988B2 (en) 2006-07-11 2009-08-18 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating a hybrid substrate
US7732301B1 (en) 2007-04-20 2010-06-08 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
FR2919960B1 (fr) * 2007-08-08 2010-05-21 Soitec Silicon On Insulator Procede et installation pour la fracture d'un substrat composite selon un plan de fragilisation
US20100244203A1 (en) * 2007-11-15 2010-09-30 S.O.I.Tec Silicon On Insulator Technologies Semiconductor structure having a protective layer
WO2009141724A1 (en) * 2008-05-23 2009-11-26 S.O.I.Tec Silicon On Insulator Technologies Formation of substantially pit free indium gallium nitride
KR101313486B1 (ko) * 2008-07-10 2013-10-01 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤 하이브리드 실리콘 웨이퍼 및 그 제조 방법
US8431419B2 (en) * 2008-08-28 2013-04-30 Soitec UV absorption based monitor and control of chloride gas stream
SG159484A1 (en) * 2008-09-05 2010-03-30 Semiconductor Energy Lab Method of manufacturing soi substrate
JP5667743B2 (ja) * 2008-09-29 2015-02-12 株式会社半導体エネルギー研究所 Soi基板の作製方法
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
JP5179401B2 (ja) * 2009-02-19 2013-04-10 信越化学工業株式会社 貼り合わせウェーハ及びその製造方法
US8669778B1 (en) * 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
JP5597933B2 (ja) * 2009-05-01 2014-10-01 住友電気工業株式会社 Iii族窒化物半導体層貼り合わせ基板およびその製造方法
US20120056201A1 (en) * 2009-05-11 2012-03-08 Sumitomo Electric Industries, Ltd. Insulated gate bipolar transistor
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
KR101731809B1 (ko) 2009-10-09 2017-05-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 재생 방법, 재생된 반도체 기판의 제조 방법, 및 soi 기판의 제조 방법
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
WO2011132654A1 (ja) * 2010-04-20 2011-10-27 住友電気工業株式会社 複合基板の製造方法
WO2011146015A1 (en) 2010-05-18 2011-11-24 Agency For Science, Technology And Research Method of forming a light emitting diode structure and a light emitting diode structure
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US8436363B2 (en) 2011-02-03 2013-05-07 Soitec Metallic carrier for layer transfer and methods for forming the same
US9082948B2 (en) 2011-02-03 2015-07-14 Soitec Methods of fabricating semiconductor structures using thermal spray processes, and semiconductor structures fabricated using such methods
US9142412B2 (en) 2011-02-03 2015-09-22 Soitec Semiconductor devices including substrate layers and overlying semiconductor layers having closely matching coefficients of thermal expansion, and related methods
JP2011193010A (ja) * 2011-04-28 2011-09-29 Hitachi Cable Ltd 半導体ウェハ及び高周波電子デバイス用半導体ウェハ
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
KR20130049484A (ko) * 2011-11-04 2013-05-14 삼성코닝정밀소재 주식회사 박막 접합 기판 제조방법
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
JP2014007325A (ja) * 2012-06-26 2014-01-16 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
FR2995136B1 (fr) 2012-09-04 2015-06-26 Soitec Silicon On Insulator Pseudo-substrat avec efficacite amelioree d'utilisation d'un materiau monocristallin
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US9875935B2 (en) 2013-03-08 2018-01-23 Infineon Technologies Austria Ag Semiconductor device and method for producing the same
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
WO2014157430A1 (ja) 2013-03-27 2014-10-02 日本碍子株式会社 半導体用複合基板のハンドル基板
TWI538018B (zh) 2013-03-27 2016-06-11 Ngk Insulators Ltd Semiconductor substrate for composite substrate
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
TWI629753B (zh) 2013-04-26 2018-07-11 日本碍子股份有限公司 半導體用複合基板之操作基板
WO2014192597A1 (ja) 2013-05-31 2014-12-04 日本碍子株式会社 複合基板用支持基板および複合基板
WO2014205353A2 (en) 2013-06-20 2014-12-24 Stratio, Inc. Gate-controlled charge modulated device for cmos image sensors
EP2916346B1 (en) 2013-07-18 2017-05-24 NGK Insulators, Ltd. Handle substrate for composite substrate for semiconductor
US9548247B2 (en) * 2013-07-22 2017-01-17 Infineon Technologies Austria Ag Methods for producing semiconductor devices
WO2015084858A1 (en) * 2013-12-02 2015-06-11 Stratio Layer transfer technology for silicon carbide
WO2015098609A1 (ja) 2013-12-25 2015-07-02 日本碍子株式会社 ハンドル基板、半導体用複合基板、半導体回路基板およびその製造方法
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
KR101642671B1 (ko) 2014-02-12 2016-07-25 엔지케이 인슐레이터 엘티디 반도체용 복합 기판의 핸들 기판 및 반도체용 복합 기판
EP3113211B1 (en) 2014-02-26 2020-12-02 NGK Insulators, Ltd. Handle substrate for composite substrate for semiconductor and composite substrate for semiconductor
CN105931997B (zh) * 2015-02-27 2019-02-05 胡迪群 暂时性复合式载板
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US20180033609A1 (en) * 2016-07-28 2018-02-01 QMAT, Inc. Removal of non-cleaved/non-transferred material from donor substrate
US20180019169A1 (en) * 2016-07-12 2018-01-18 QMAT, Inc. Backing substrate stabilizing donor substrate for implant or reclamation
CN109478493A (zh) * 2016-07-12 2019-03-15 Qmat股份有限公司 供体衬底进行回收的方法
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
FR3068508B1 (fr) * 2017-06-30 2019-07-26 Soitec Procede de transfert d'une couche mince sur un substrat support presentant des coefficients de dilatation thermique differents
FR3076292B1 (fr) * 2017-12-28 2020-01-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de transfert d'une couche utile sur un substrat support
DE102018111450B4 (de) * 2018-05-14 2024-06-20 Infineon Technologies Ag Verfahren zum Verarbeiten eines Breiter-Bandabstand-Halbleiterwafers, Verfahren zum Bilden einer Mehrzahl von dünnen Breiter-Bandabstand-Halbleiterwafern und Breiter-Bandabstand-Halbleiterwafer
CN112956030A (zh) 2018-10-09 2021-06-11 美光科技公司 包含具有增加阈值电压的晶体管的半导体装置及其相关方法与系统
CN109729639B (zh) * 2018-12-24 2020-11-20 奥特斯科技(重庆)有限公司 在无芯基板上包括柱体的部件承载件
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62179110A (ja) * 1986-02-03 1987-08-06 Toshiba Corp 直接接着型半導体基板の製造方法
EP0349532B2 (en) * 1986-12-09 2000-07-26 Polaroid Corporation Thermal imaging medium
US4839310A (en) * 1988-01-27 1989-06-13 Massachusetts Institute Of Technology High mobility transistor with opposed-gates
JPH02194519A (ja) * 1989-01-23 1990-08-01 Nippon Telegr & Teleph Corp <Ntt> 複合半導体基板およびその製造方法
US5395788A (en) * 1991-03-15 1995-03-07 Shin Etsu Handotai Co., Ltd. Method of producing semiconductor substrate
JP2726583B2 (ja) * 1991-11-18 1998-03-11 三菱マテリアルシリコン株式会社 半導体基板
JP2856030B2 (ja) * 1993-06-29 1999-02-10 信越半導体株式会社 結合ウエーハの製造方法
US5489539A (en) * 1994-01-10 1996-02-06 Hughes Aircraft Company Method of making quantum well structure with self-aligned gate
US6159825A (en) * 1997-05-12 2000-12-12 Silicon Genesis Corporation Controlled cleavage thin film separation process using a reusable substrate
CN1088541C (zh) * 1998-12-04 2002-07-31 中国科学院上海冶金研究所 以氮化铝为绝缘埋层的绝缘体上的硅材料制备方法
US6326279B1 (en) * 1999-03-26 2001-12-04 Canon Kabushiki Kaisha Process for producing semiconductor article
DE19943101C2 (de) * 1999-09-09 2002-06-20 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer gebondeten Halbleiterscheibe

Also Published As

Publication number Publication date
EP1324385A3 (fr) 2003-09-17
JP2003224042A (ja) 2003-08-08
FR2834123A1 (fr) 2003-06-27
FR2834123B1 (fr) 2005-02-04
CN1427449A (zh) 2003-07-02
CN100426468C (zh) 2008-10-15
US20030153163A1 (en) 2003-08-14
EP1324385A2 (fr) 2003-07-02
SG120907A1 (en) 2006-04-26
US6815309B2 (en) 2004-11-09
EP1324385B1 (fr) 2012-05-23
US20040241959A1 (en) 2004-12-02
US6908828B2 (en) 2005-06-21
TW200305208A (en) 2003-10-16
TWI251274B (en) 2006-03-11

Similar Documents

Publication Publication Date Title
JP4388741B2 (ja) 半導体薄層の移し換え方法とそれに使用するドナーウエハの製造方法
KR101007273B1 (ko) 배제 영역을 가지지 않는 에피택시를 위한 구조의 제조방법
US11557505B2 (en) Method of manufacturing a template wafer
JP6582779B2 (ja) SiC複合基板の製造方法
JP5031364B2 (ja) エピタキシャル成長層の形成方法
KR100712042B1 (ko) 웨이퍼의 제조 방법
US7887936B2 (en) Substrate with determinate thermal expansion coefficient
US20040187766A1 (en) Method of fabricating monocrystalline crystals
US20210050248A1 (en) Pseudo-substrate with improved efficiency of usage of single crystal material
JP6572694B2 (ja) SiC複合基板の製造方法及び半導体基板の製造方法
JP2016119489A (ja) 複合基板の製造方法
CN108140541B (zh) SiC复合基板的制造方法
CN102349148B (zh) 应变材料层的晶格参数的调节
US20230411151A1 (en) Method for producing a substrate for the epitaxial growth of a layer of a gallium-based iii-n alloy
US20230411140A1 (en) Method for producing a substrate for epitaxial growth of a gallium-based iii-n alloy layer
US20230374701A1 (en) Method for producing a substrate for the epitaxial growth of a layer of a galium-based iii-n alloy

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20021224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20030305

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050516

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060403

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081203

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090303

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090306

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090403

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090408

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090501

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090603

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090916

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091005

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4388741

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121009

Year of fee payment: 3

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090603

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121009

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121009

Year of fee payment: 3

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121009

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131009

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term