KR100712042B1 - 웨이퍼의 제조 방법 - Google Patents

웨이퍼의 제조 방법 Download PDF

Info

Publication number
KR100712042B1
KR100712042B1 KR1020050049858A KR20050049858A KR100712042B1 KR 100712042 B1 KR100712042 B1 KR 100712042B1 KR 1020050049858 A KR1020050049858 A KR 1020050049858A KR 20050049858 A KR20050049858 A KR 20050049858A KR 100712042 B1 KR100712042 B1 KR 100712042B1
Authority
KR
South Korea
Prior art keywords
wafer
substrate
layer
grown
growth
Prior art date
Application number
KR1020050049858A
Other languages
English (en)
Other versions
KR20060048325A (ko
Inventor
크리스토프 말빌르
엠마누엘 아렌느
Original Assignee
에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 (에스.에이.)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 (에스.에이.) filed Critical 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 (에스.에이.)
Publication of KR20060048325A publication Critical patent/KR20060048325A/ko
Application granted granted Critical
Publication of KR100712042B1 publication Critical patent/KR100712042B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Recrystallisation Techniques (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은 단결정 제 1 물질의 기판 및 제 1 물질 상에 에피택시로 성장되고 제 1 물질의 격자와는 다른 격자를 갖는 제 2 물질의 적어도 하나의 층을 포함하는 웨이퍼의 제조 방법에 관한 것이다. 따라서, 본 발명의 목적은 다른 격자를 갖는 기판 상에 성장되고 좋은 품질을 갖는 에피택셜층을 갖는 전술한 형태의 웨이퍼를 얻을 수 있는 방법을 제공하는 데 있다. 그러한 목적은, 제 2 물질의 성장을 기판의 마지막 표면 피니싱 전에 수행하는 특징을 갖는 전술한 형태의 방법에 의해서 달성된다.

Description

웨이퍼의 제조 방법{A method of manufacturing a wafer}
본 발명의 구체적인 실시예들은 하기의 도면을 참조한 하기의 상세한 설명으로부터 보다 명확해질 것이다.
도 1은 본 발명의 제 1 실시예에 따른 프로세스 순서를 개략적으로 보여주고;
도 2는 본 발명에서 이용된 기판을 개략적으로 보여주고;
도 3은 경사진 버퍼층의 성장 후의 도 2의 기판을 개략적으로 보여주고;
도 4는 이완층의 성장 후 도 3의 구조를 개략적으로 보여주고;
도 5는 CMP 스톡 제거 및 표면 피니싱 후의 도 4의 구조를 개략적으로 보여주고;
도 6은 본 발명의 제 2 실시예에 따른 방법을 개략적으로 보여주고;
도 7은 본 발명의 제 2 실시예에 따른 방법의 주입 단계 후의 도 5의 구조를 개략적으로 보여주고;
도 8은 본 발명의 제 2 실시예에 따른 방법의 접합 단계 후의 도 7의 구조를 개략적으로 보여주고;
도 9는 본 발명의 제 2 실시예에 따른 도 7의 구조의 절단 후의 도 8의 절단된 구조를 보여주고;
도 10은 본 발명의 제 2 실시예에 따른 쪼개진 층의 재-성장 후의 도 9의 구조를 개략적으로 보여주고;
도 11은 본 발명의 제 2 실시예에 따른 도 10의 재-성장된 에피택셜층의 표면 피니싱 후의 도 10의 구조를 개략적으로 보여주고;
도 12는 본 발명의 제 2 실시예에 따른 도 8의 구조의 절단 후의 도 8의 절단된 다른 것을 개략적으로 보여주고;
도 13은 본 발명의 제 2 실시예에 따른 도 12의 쪼개진 층의 재-성장 후의 도 12의 구조를 개략적으로 보여주고;
도 14는 본 발명의 제 2 실시예에 따른 도 13의 재-성장된 층의 피니싱 후의 도 13의 구조를 개략적으로 보여준다.
본 발명은, 단결정 제 1 물질의 기판 및 제 1 물질층 위에 에피택시로 성장되고 제 1 물질의 격자와 다른 격자를 갖는 적어도 하나의 제 2 물질층을 포함하는 웨이퍼의 제조 방법에 관한 것이다.
실리콘과 같은 단결정 기판 위에 성장된 SiGe과 같은 헤테로에피택셜(heteroepitaxial) 층들은, 반도체 기술에 있어서 매니폴드 응용장치에 있어서 높은 인기를 구가하고 있다. 그러나, 기판과 헤테로에피택시로 성장된 층 사이의 격자(lattice) 차이로 인해, 미스핏(misfit) 및 연관된 실모양(threading) 전위들 (dislocations)이 헤테로에피택셜 층의 성장 동안에 형성된다.
결함이 없는 헤테로에피택셜 층들을 성장시키는 하나의 접근법은, 실리콘 기판 위에 GeSi의 버퍼층을 성장시키는 것이다. 이때, GeSi층의 저마늄(germanium)의 퍼센트는 기판으로부터 시작하여 점차로 증가한다. 그 증가는 100% Ge 또는 그 이하까지 올라갈 수 있다. 그러나, 헤테로에피택셜층 스택의 경사(grading) 증가는, 결과물 구조에 높은 정도의 표면 거칠기 및 물결 모양을 초래한다. 특히, 그러한 구조의 표면은, 헤테로에피택셜 GeSi층의 성장 동안에 응력의 이완에 의해 초래된 이른바 "크로스-해치(cross-hatch)" 현상에 의해 심하게 경사지게 된다.
제어된 표면 나노형상(nanotopography) 및 낮은 거칠기는, 헤테로에피택셜 구조를 집적 회로에 이용하는 데에 있어서 열쇠가 되고 있기 때문에, 헤테로에피택셜 GeSi층의 거친 모양 및 물결 모양의 표면은 표면 나노형상을 제거하기 위해 평탄화 되어야 하고, 표면 미소형상을 동일한 수준으로 유지함으로써 표면 거칠기를 완전하게 하기 위해 화학적-기계적연마(CMP)에 의해 더 연마되어야 한다. 구조의 기하 및 평면 형상 특징들이 연마에 의해 나빠지기 때문에, 평탄화 및 연마의 효과를 균형 있게 하기란 매우 어렵다.
US 6,039,803은 잘려진 실리콘 기판 위에 그러한 층을 성장하는 것에 의해 헤테로에피택셜 층의 표면 거칠기 및 전위 축적 감소에 있어서 개선 방법을 보여주고 있다. 잘려진 기판은 [001] 방향으로부터 약 1o 내지 8o 이동된 방향으로 결정학상의 방향 오프-컷을 갖는다. 그러한 기판은 일반적으로 이용할 수 없고, 따라서 헤테로에피택셜층 제조에 적합성을 갖기에는 너무 비싸다.
따라서, 본 발명의 목적은 다른 격자를 갖는 기판 상에 성장되고 좋은 품질을 갖는 에피택셜층을 갖는 전술한 형태의 웨이퍼를 얻을 수 있는 방법을 제공하는 데 있다.
그러한 목적은, 제 2 물질의 성장을 기판의 마지막 표면 피니싱(finishing) 전에 수행하는 특징을 갖는 전술한 형태의 방법에 의해서 달성된다.
놀랍게도, 마지막 표면 피니싱 전의 기판의 준비되지 않은 표면이 기판 위에 제 2 물질의 첫 원자들을 결합시키는 데 도움이 되고, 그 결과 제 2 물질의 에피택셜층에 대한 적당한 결합 특성이 달성될 수 있다. 따라서, 제 2 물질의 에피택셜층은 시작부터 기판 상에서 적은 응력을 가지면서 성장되고, 그 결과 이러한 물질들의 격자 차이에도 불구하고 제 1 물질 상에 고 품질의 제 2 물질층의 에피택셜층이 만들어진다.
마지막 표면 피니싱 단계 전에 제 2 물질을 성장하게 하는 발명의 아이디어 덕분에, 기판의 마지막 표면 피니싱을 위한 프로세스 시간 및 비용이 절감되고, 그 결과 전체 헤테로에피택셜층 제조 프로세스의 시간 및 비용이 줄어든다.
본 발명의 유리한 실시예에서, 제 2 물질은 기판의 마지막 연마 단계 전에 성장된다. 놀랍게도, 마지막 연마 단계 전의 기판의 거친 표면이 제 1 물질 상에 제 2 물질의 고 품질 성장과 좋은 접착력의 매우 좋은 기초를 제공한다. 이것이 헤 테로에피택셜 웨이퍼 제조의 프로세스 시간 및 비용의 절감을 가능하게 하고, 제조된 웨이퍼의 훌륭한 특성을 만들어 낸다.
본 발명의 유리한 변형에 있어서, 제 2 물질은 온-축(on-axis) 실리콘 기판 상에 성장된다. 본 발명의 방법 덕분에, 통상적으로 이용 가능한 온-축, 잘려지지 않은 기판이 이용될 수 있고, 헤테로에피택셜 웨이퍼의 대량 제조에 있어서 상기 발명의 프로세스가 매우 매력적으로 보이도록 한다.
거울(mirror)-연마된 표면보다 높은 거칠기 및/또는 결함 밀도를 갖는 기판 표면상에 제 2 물질을 성장시키는 것은 더욱 유리하다. 거울-연마된 기판의 매우 높은 표면 품질에도 불구하고, 제 2 물질은 높은 거칠기 및/또는 결함 밀도를 갖는 기판 상에서 보다 쉽게 그리고 보다 낮은 응력을 가지면서 성장하는 것이 보여졌다.
본 발명의 유리한 실시예에서, 제 2 물질은 약 0.15 내지 약 0.4 나노미터 RMS의 표면 거칠기를 갖는 기판 위에서 성장된다. 이러한 범위의 표면 거칠기는 제 1 물질 상에 제 2 물질을 저 응력 성장시키는데 매우 효과적이다.
본 발명의 이로운 실시예에서, 제 2 물질은 제곱 밀리미터당 0.2 내지 약 1개의 0.12 마이크로미터 이상의 크기를 갖는 결함의 표면 결함 밀도를 갖는 기판 상에서 성장된다. 놀랍게도, 결함들은 제 2 물질의 보다 좋은 시작 층을 만드는 데에 있어서 도움이 된다.
도 1은 본 발명의 제 1 실시예에 따른 프로세스 순서를 개략적으로 보여준다.
단계(101)는 단결정 잉곳(ingot)으로부터 얇은 슬라이스 또는 특정 두께 및 휨(warpage)의 웨이퍼를 만들어 내는 웨이퍼 슬라이싱 또는 웨이퍼 절단을 포함한다. 예를 들어, 웨이퍼들은 내부 직경 블레이드를 이용하여 또는 잉곳을 관통하는 마모성 슬러리 어브레이딩(abrading)을 운반하는 수단으로서 미세한 고 인장의 와이어를 이용하는 와이어 톱에 의해 조각 내어진다. 잉곳 및 잘려진 웨이퍼들은 바람직하게는 실리콘이나, 그러나 또한 저마늄과 같은 다른 단결정 물질일 수 있다.
단계(102)를 참조하면, 단계(101)에서 잘려진 웨이퍼들의 적어도 하나의 웨이퍼(1)는 연마되고 그리고/또는 랩핑된다(lapped). 연마는 다이아몬드-도금 휠을 이용하여 웨이퍼의 가장자리를 둥글게 하기 위한 가장자리 연마를 포함할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 다이아몬드-도금 휠은 조각 내어진 또는 잘려진 웨이퍼(1)의 가장자리를 연마한다.
도 1의 단계(102)에서, 웨이퍼(1)는 또한 슬라이싱에 의해 남겨진 물리적인 불규칙 또는 결정 손상을 제거하기 위해 두 랩핑 평판들에 사이에 랩핑된다. 랩핑은 평탄화 표면의 그리고 균일한 두께의 웨이퍼(1)를 만들어 낸다.
연마 및 랩핑은 양자 택일적으로 사용될 수 있다. 300 mm 웨이퍼들은 좋은 평탄도를 갖기 위해 단지 알맞게 연마된다. 다른 크기의 웨이퍼들, 예컨대 200 mm 크기는 랩핑 단계를 포함하여 알맞게 제조된다.
도 1의 단계(103)에서, 랩핑된 또는 연마된 웨이퍼(1)는 화학적으로 식각된다. 웨이퍼(1)는 연마 또는 랩핑 단계(102)의 동안에 손상을 받은 랩핑된 또는 연마된 웨이퍼(1)로부터 층을 제거하기 위하여 정밀하게 제어된 파라미터를 갖는 화 학조(chemical bath)에 알맞게 잠겨지고 회전된다. 식각 단계 외에, 단계(103)는 세정(cleaning), 린징(rinsing), 건조(drying) 등을 더 포함한다. 웨이퍼 제조 단계에 일반적으로 사용되는 통상적인 식각 단계에 비해, 본 발명의 단계(103)는 축소된 알칼라인 식각을 포함하고, 그 결과 식각된 웨이퍼(1)의 표면은 통상적인 웨이퍼 제조방법의 식각 단계에 의해 제조된 표면 위의 손상이 없는 완벽한 결정 구조에 비해서 더욱 손상된다. 본 발명의 선택적인 단계에 따르면, 도 1의 단계(103a)에 도시된 바와 같이 식각 단계(103) 후에 에피택셜 성장이 적용될 수 있다. 프로세스의 이 스테이지에서, 웨이퍼는 이후의 이중 면(double-side) 연마 단계 후 보다 더 좋은 평탄도를 갖는다.
도 1의 단계(104)는 화학적-기계적연마(CMP)을 이용하는 연마 단계를 보여준다. 통상적인 웨이퍼 제조에 비해서, 연마 단계(104)는 축소된 방식으로 수행된다. 그것은 도 2의 웨이퍼(1)의 표면(4)의 증가된 거칠기에 의해 도시된 바와 같이, 웨이퍼(1)가 연마 단계(104) 후에도 증가된 표면 거칠기를 갖는다는 것을 의미한다. 연마 단계(104) 후의 웨이퍼(1)의 표면 거칠기는 약 0.15와 0.3 나노미터 RMS 사이이다. 단계(104) 후의 기판의 표면 결함 밀도는 제곱 밀리미터 당 0.12 마이크로미터 이상 크기의 결함을 기준으로 약 0.2 내지 1개이다. 그것은 8인치 및 300-mm 웨이퍼들에 대해서 웨이퍼 당 100개의 0.12 마이크로미터 크기 이상의 결함들에 해당한다. 비교컨대, 고 품질 실리콘-온-절연물(silicon-on-insulator; SOI) 웨이퍼들의 결함 밀도는 전형적으로 8인치 또는 300-mm 웨이퍼 당 0.13 마이크로미터 크기 이상의 약 25 결함들에 해당한다.
통상적인 웨이퍼 제조 프로세스에 있어서, 가장 엄격한 IC 제조 요구를 맞추기 위해 초미세로 평탄하고 어떠한 표면 손상 또는 스크래치와 같은 결함도 없는 초-평탄 거울 표면을 만들기 위해, 식각 및 연마 후에 화학적-기계적연마 프로세스가 여러 단계들로 이어질 것이다.
대조적으로, 본 발명에서, 단계(105)에서 도 3에 도시된 경사진 버퍼층(2)이 경사진 버퍼층(2)의 기판(4)을 형성하는 웨이퍼(10) 위에 성장될 것이다. 표면(4) 위의 결함 및/또는 거칠기는 경사진 버퍼층(2)의 첫 원자들의 웨이퍼(1) 위로 결합하는 것을 도와주는 좋은 초석이 된다. 이러한 방식에서, 경사진 버퍼층(2)의 시작층이 쉽게 형성될 수 있고, 웨이퍼(1) 위의 경사진 버퍼층(2)의 시작층 내의 응력은 최소화될 수 있다. 웨이퍼(1)의 준비되지 않은 표면(4)은 에피택셜 경사진 버퍼층(2)의 성장을 위한 적당한 접착 특성을 제공한다. 선택적으로, 결정 방향은 에피택셜 성장을 돕기 위하여 약간 오프-축(off-axis)일 수 있다. 결과적으로, 웨이퍼(1)는 경사진 버퍼층(2)의 고 품질 에피택셜 성장을 위한 매우 좋은 시작 물질이 된다. 통상적으로, 고 품질 층들은 매우-평탄하고 결함이 없는 거울 표면을 갖는 고 품질 기판 상에서 성장하기 때문에, 이것은 놀라운 결과이다.
제시된 실시예에서, 경사진 버퍼층(2)은 경사진 SiGe층(2)이고, 그것의 저마늄 농도는 웨이퍼(1)로부터 시작하여 약 100% 저마늄 또는 선택적으로 예컨대 20% 저마늄까지 점차 증가한다. 기판과 격자 매칭이 되지 않는 어떠한 물질, 예컨대 AsGa, GaN 또는 저마늄이 SiGe 대신에 이용될 수 있다.
단계(106)에서, 이완층(relaxed layer), 예컨대 도 4에 도시된 이완된 SiGe 층(3)이 경사진 버퍼층(2) 위에 성장된다. 이완층(3)은 그 표면(5)의 증가된 표면 거칠기를 제외하고는 매우 좋은 결정성을 갖고 있다.
본 발명의 제 1 실시예에서 단계(106)에 이어지는 단계(107)에서, CMP 스톡(stock) 제거는 이완층(3) 위에서 수행된다. 단계(107)에서, 500 나노미터 내지 수 ㎛ 두께일 수 있는 물질 두께가 이완층(3)의 표면(5)으로부터 제거된다.
본 발명의 선택에 따른 도 1의 단계(107a)를 참조하면, 사용된 웨이퍼, 예를 들어 도너(donor) 웨이퍼가 새롭게 충전되고, 단계(107)에서 CMP 스톡 제거와 단계(108)에서 CMP 마지막 연마 후의 사이의 프로세스에 부가될 수 있다. 사용된 웨이퍼는 처음 사용된 웨이퍼보다 약간 좋은 표면 품질을 갖는 스마트 컷(Smart Cut) 기술에 따른 층의 이송 후의 결과물이다. 사용된 웨이퍼의 충전 단계들은 EP 1 156 531 A1에 예시적으로 보여진다. 단계(107a)는 또한 이완층(3)의 재성장을 포함할 수 있다.
단계(108)에서, 이완층(3)의 마지막 CMP-연마가 이어지고, 1 x 1 마이크론 스캔에서 0.2 나노미터 RMS 이하의 거칠기를 갖는 이완층(3)의 표면을 형성한다.
마지막 세정 단계(109)에서, 물리적인 그리고 이온 오염, 예컨대 미소 입자들 및 금속/비금속 잔류물들이 제거되고, 도 5에 도시된 매우 깨끗한 표면(8)이 생성된다.
도 2는 도 1의 단계(104) 후의 웨이퍼 또는 기판(1)을 개략적으로 보여주고, 여기에서, 연마된 또는 랩핑된 웨이퍼는 단계들(103, 104)에서 축소된 식각 및 연마 단계를 거친다. 웨이퍼(1)의 표면(4)은 증가된 거칠기 및 증가된 표면 결함 밀 도를 갖는다.
도 3은 도 1의 단계(105) 후의 도 2의 웨이퍼를 개략적으로 보여주고, 여기에서 경사진 버퍼층(2)이 웨이퍼(1) 위에 성장되어 웨이퍼(20)를 형성한다. 경사진 버퍼층(2)의 물질은 웨이퍼 기판(1)의 물질과는 다르다. 웨이퍼(1)의 거칠고 결함을 갖는 표면(4)에도 불구하고, 경사진 버퍼층(2)은 웨이퍼(1) 상에서 매우 좋은 결정성을 갖고 거의 결함이 없다.
도 4는 도 1의 단계(106) 후의 웨이퍼(30)를 형성하는 도 3의 웨이퍼(20)를 개략적으로 보여준다. 단계(106)에서, 이완층(3)은 경사진 버퍼층(2) 위에서 에피택시로 성장하고 매우 좋은 결정성을 갖는다. 이완층(3)의 표면(5)은 증가된 표면 거칠기를 갖는다.
도 5는 도 1의 단계들(107, 108, 109) 후의 도 4의 구조(30)를 개략적으로 보여준다. 결과적인 구조(30')는 평탄하고(flat) 매끄러운(smooth) 표면(8)을 갖는다.
도 6은 본 발명의 제 2 실시예에 따른 방법의 프로세스 순서를 개략적으로 보여준다. 도 6의 단계들(110 내지 113)은 도 1의 단계들(101 내지 109)에 이어진다. 도 6의 단계(110)는 이완층(3)에 행해지는 주입 단계를 보여주고, 주입 단계는 이완층(3)에 도 7에 도시된 약해진 영역(weakened region, 6)을 형성한다. 약해진 영역(6)은 이완층(3)을 두 부분들(310, 320)로 나눈다.
단계(111)는 도 7에 도시된 웨이퍼(30')와 핸들(handle) 웨이퍼, 예컨대 실리콘 웨이퍼의 접합 단계를 포함한다. 접합은 핸들 웨이퍼(7)의 거울-평탄 표면과 이완층(3)의 연마되고 세정된 표면 사이에서 이루어진다.
단계(112)에서, 소위 "스마트 컷(Smart-Cutⓡ)프로세스" 단계에서, 어떤 양의 에너지, 예컨대 기계적인, 열, 어쿠스틱(acoustic) 또는 광학 에너지가 도 8의 접합 구조에 인가되고, 접합된 웨이퍼 합성물(4)의 두 부분으로의 쪼개짐 또는 절단을 초래한다. 두 부분들은 도 9 및 12에서 웨이퍼들(50, 60)로 도시되어 있다.
구조(50, 60)의 정상에는 그 전 이완층(3)의 층 부분들(310, 320)이 각각 있다. 쪼개짐 때문에, 웨이퍼들(50, 60)의 절단된 표면들(8, 11)은 증가된 표면 거칠기를 갖는다.
도 6의 단계(113)에서, 웨이퍼(50, 60)의 이완층 부분들(310, 320)은 높은 두께로 재-성장되어, 보다 두꺼운 이완층들(321, 311)을 갖는 웨이퍼들(51, 61)을 만들어 낸다. 도 6의 단계(114)에서, 도 10 및 도 13에서 구조들(51, 61)의 표면들(10, 13)은 CMP 프로세스를 이용하여 연마되고 이어서 세정되어, 도 11 및 도 14에 도시된 웨이퍼 구조들(52, 62)의 매끄럽고 거의 결함이 없는 표면들(11, 14)을 만들어 낸다.
도 7은 약해진 영역(6)을 이완층(3)에 갖는 웨이퍼(30')를 만들어 내는 도 6의 주입 단계(110) 후의 도 5의 웨이퍼(30)를 개략적으로 보여준다.
도 8은 도 6의 접합 단계(111) 후의 도 7의 웨이퍼(30')를 보여주고, 여기에서 웨이퍼(30')는 핸들 웨이퍼(7)와 상호 접합되어 접합된 웨이퍼 합성물(40)을 만들어 낸다.
도 9 및 도 12는 도 6의 단계(112)에서 행해진 쪼개짐 후의 도 8의 웨이퍼 합성물(40)의 부분들을 보여준다. 쪼개짐 단계(112) 동안에, 웨이퍼 합성물(40)은 소정의 쪼개짐 라인을 형성하는 약해진 영역(6)을 따라서 쪼개진다. 도 9 및 도 12의 웨이퍼들(50, 60)의 표면들(8, 11)은 쪼개짐 단계에서 제조되고, 따라서 비교적 거칠다. 웨이퍼(50)는 핸들 웨이퍼(7)와 그 전의 이완층(3)의 쪼개진 부분(320)으로 구성된다. 도 12의 웨이퍼(60)는 웨이퍼 또는 기판(1), 경사진 버퍼층(2) 및 쪼개진 이완층 부분(310)으로 구성된다.
도 10 및 도 13은 이완층 부분들(320, 310)이 보다 두꺼운 이완층 부분들(321, 311)로 재-성장한 후의 도 9 및 도 12의 웨이퍼들을 개략적으로 보여준다.
도 11 및 도 14는 마지막 웨이퍼 구조(52, 62)의 평탄하고 거의 결함이 없는 표면들(11, 14)을 만들어 내는 연마 및 세정 단계 후의 도 10 및 도 13의 웨이퍼들(51, 61)을 보여준다.
도 1 및 도 6에 도시된 모든 프로세스 단계들에 대해서, 그 단계들은 완전한 프로세스 흐름의 특징적인 단계들을 단지 대표하고 그 단계들만이 사용될 수 있다고 청구하지 않음을 이해해야 한다. 단계들 사이에, 부가적인 단계들, 예컨대 세정, 핸들링, 어닐링 및 층 증착 단계들이 적용될 수 있다. 경사진 버퍼층(2) 대신에 경사지지 않은 층이 또한 웨이퍼(1) 위에 성장될 수 있지만, 층(2)은 그 물질이 무엇이든지 간에 웨이퍼 또는 기판(1)과는 다른 물질이어야 한다.
모든 가능한 프로세스 흐름에서, 층(2)의 성장은 거울-연마된 표면을 갖는 통상적으로 이용 가능한 웨이퍼들과는 그 표면 품질 면에서 다른 준비되지 않은 기 판 위에서 수행된다.
본 발명에 따르면, 제 2 물질의 에피택셜층은 시작부터 기판 상에서 적은 응력을 가지면서 성장되고, 그 결과 이러한 물질들의 격자 차이에도 불구하고 제 1 물질 상에 고 품질의 제 2 물질층의 에피택셜층이 만들어질 수 있다.
또한, 마지막 표면 피니싱 단계 전에 제 2 물질을 성장하게 함으로써, 기판의 마지막 표면 피니싱을 위한 프로세스 시간 및 비용이 절감되고, 그 결과 전체 헤테로에피택셜층 제조 프로세스의 시간 및 비용이 줄어든다.
또한, 마지막 연마 단계 전의 기판의 거친 표면이 제 1 물질 상에 제 2 물질의 고 품질 성장과 좋은 접착력의 매우 좋은 기초를 제공한다. 이것이 헤테로에피택셜 웨이퍼 제조의 프로세스 시간 및 비용의 절감을 가능하게 하고, 제조된 웨이퍼의 훌륭한 특성을 만들어 낸다.또한, 본 발명에서는 통상적으로 이용 가능한 온-축, 잘려지지 않은 기판이 이용될 수 있다. 따라서, 헤테로에피택셜 웨이퍼의 대량 제조가 가능해진다.

Claims (6)

  1. 단결정 제 1 물질의 기판(1) 및 상기 제 1 물질 상에 에피택시로 성장되고 상기 제 1 물질의 격자와는 다른 격자를 갖는 제 2 물질의 하나 또는 그 이상의 층(2, 3)을 포함하는 웨이퍼(52, 62)의 제조 방법에 있어서,
    상기 제 2 물질의 성장은 상기 기판(1)의 마지막 표면 피니싱 단계 전에 수행되고,
    마지막 표면 연마 단계는 상기 제 2 물질의 성장 후에 수행되는 것을 특징으로 하는 웨이퍼 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 2 물질은 온-축(on-axis) 실리콘 기판 상에 성장되는 것을 특징으로 하는 웨이퍼 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 제 2 물질은 거울-연마된 기판보다 높은 거칠기 또는 결함 밀도를 갖는 상기 기판(1)의 표면(4) 상에 성장되는 것을 특징으로 하는 웨이퍼 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 2 물질은 0.15 내지 0.4 나노미터 RMS의 표면 거칠기를 갖는 기판(1) 상에 성장되는 것을 특징으로 하는 웨이퍼 제조 방법.
  6. 제 4 항에 있어서,
    상기 제 2 물질은 제곱 밀리미터 당 0.2 내지 1 개의 0.12 마이크로미터 크기 이상의 결함들을 갖는 기판(1) 상에 성장되는 것을 특징으로 하는 웨이퍼 제조 방법.
KR1020050049858A 2004-06-11 2005-06-10 웨이퍼의 제조 방법 KR100712042B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP04291473A EP1605498A1 (en) 2004-06-11 2004-06-11 A method of manufacturing a semiconductor wafer
EP04291473.9 2004-06-11

Publications (2)

Publication Number Publication Date
KR20060048325A KR20060048325A (ko) 2006-05-18
KR100712042B1 true KR100712042B1 (ko) 2007-04-27

Family

ID=34931173

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050049858A KR100712042B1 (ko) 2004-06-11 2005-06-10 웨이퍼의 제조 방법

Country Status (5)

Country Link
US (1) US7138325B2 (ko)
EP (1) EP1605498A1 (ko)
JP (2) JP2006054428A (ko)
KR (1) KR100712042B1 (ko)
CN (1) CN100413028C (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7175709B2 (en) * 2004-05-17 2007-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxy layer and method of forming the same
US9685524B2 (en) 2005-03-11 2017-06-20 Vishay-Siliconix Narrow semiconductor trench structure
TWI489557B (zh) 2005-12-22 2015-06-21 Vishay Siliconix 高移動率ｐ-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體
US8409954B2 (en) 2006-03-21 2013-04-02 Vishay-Silconix Ultra-low drain-source resistance power MOSFET
WO2008115848A1 (en) * 2007-03-19 2008-09-25 University Of Massachusetts Method of producing nanopatterned templates
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US8247033B2 (en) 2008-09-19 2012-08-21 The University Of Massachusetts Self-assembly of block copolymers on topographically patterned polymeric substrates
US8211737B2 (en) 2008-09-19 2012-07-03 The University Of Massachusetts Method of producing nanopatterned articles, and articles produced thereby
US8518837B2 (en) 2008-09-25 2013-08-27 The University Of Massachusetts Method of producing nanopatterned articles using surface-reconstructed block copolymer films
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
JP5287982B2 (ja) * 2009-04-13 2013-09-11 株式会社Ｓｕｍｃｏ シリコンエピタキシャルウェーハの製造方法
JP5381304B2 (ja) * 2009-05-08 2014-01-08 株式会社Ｓｕｍｃｏ シリコンエピタキシャルウェーハの製造方法
US9012253B2 (en) * 2009-12-16 2015-04-21 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
US9455146B2 (en) * 2009-12-17 2016-09-27 California Institute Of Technology Virtual substrates for epitaxial growth and methods of making the same
TWI510682B (zh) * 2011-01-28 2015-12-01 Sino American Silicon Prod Inc 晶棒表面奈米化製程、晶圓製造方法及其晶圓
US9156682B2 (en) 2011-05-25 2015-10-13 The University Of Massachusetts Method of forming oriented block copolymer line patterns, block copolymer line patterns formed thereby, and their use to form patterned articles
US8492187B2 (en) * 2011-09-29 2013-07-23 International Business Machines Corporation High throughput epitaxial liftoff for releasing multiple semiconductor device layers from a single base substrate
US9412883B2 (en) 2011-11-22 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for MOS capacitors in replacement gate process
US11515408B2 (en) * 2020-03-02 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Rough buffer layer for group III-V devices on silicon
US11555250B2 (en) 2020-04-29 2023-01-17 Applied Materials, Inc. Organic contamination free surface machining
JP7487655B2 (ja) 2020-12-23 2024-05-21 株式会社Sumco シリコンウェーハの抵抗率測定方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244272A (ja) * 1999-12-16 2001-09-07 Wacker Siltronic G Fuer Halbleitermaterialien Ag 半導体デイスク、その製法及びその使用

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7311470A (nl) * 1973-08-21 1975-02-25 Philips Nv Werkwijze voor het neerslaan van een epitaxiale
TW230822B (ko) * 1993-03-02 1994-09-21 Sumitomo Electric Industries
JP3120825B2 (ja) * 1994-11-14 2000-12-25 信越半導体株式会社 エピタキシャルウエーハ及びその製造方法
US6039803A (en) * 1996-06-28 2000-03-21 Massachusetts Institute Of Technology Utilization of miscut substrates to improve relaxed graded silicon-germanium and germanium layers on silicon
JP3482982B2 (ja) * 1996-12-12 2004-01-06 三菱住友シリコン株式会社 Ｅｇ層付きエピタキシャルウェーハの製造方法
JP3587031B2 (ja) * 1997-10-27 2004-11-10 ソニー株式会社 半導体装置の製造方法
US6174727B1 (en) * 1998-11-03 2001-01-16 Komatsu Electronic Metals, Co. Method of detecting microscopic defects existing on a silicon wafer
JP2000243699A (ja) * 1999-02-23 2000-09-08 Hitachi Ltd 半導体ウェハの製造方法および半導体装置の製造方法
JP3943782B2 (ja) * 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
US20020069816A1 (en) * 1999-12-13 2002-06-13 Thomas Gehrke Methods of fabricating gallium nitride layers on textured silicon substrates, and gallium nitride semiconductor structures fabricated thereby
JP3932756B2 (ja) * 2000-02-09 2007-06-20 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP2001257243A (ja) * 2000-03-09 2001-09-21 Mitsubishi Materials Silicon Corp シリコンウェーハ表面上の微粒子の測定方法
JP2003158075A (ja) * 2001-08-23 2003-05-30 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ
JP4330815B2 (ja) * 2001-03-26 2009-09-16 株式会社東芝 半導体装置の製造方法及び製造装置
US6488767B1 (en) * 2001-06-08 2002-12-03 Advanced Technology Materials, Inc. High surface quality GaN wafer and method of fabricating same
JP4325139B2 (ja) * 2001-11-07 2009-09-02 株式会社Ｓｕｍｃｏ 半導体基板の製造方法及び電界効果型トランジスタの製造方法
JP2003243404A (ja) * 2002-02-21 2003-08-29 Shin Etsu Handotai Co Ltd アニールウエーハの製造方法及びアニールウエーハ
JP2003347399A (ja) * 2002-05-23 2003-12-05 Sharp Corp 半導体基板の製造方法
US6995427B2 (en) * 2003-01-29 2006-02-07 S.O.I.Tec Silicon On Insulator Technologies S.A. Semiconductor structure for providing strained crystalline layer on insulator and method for fabricating same
JP2004342818A (ja) * 2003-05-15 2004-12-02 Toshiba Ceramics Co Ltd 半導体基板の製造方法
EP1519409B1 (en) * 2003-09-26 2008-08-20 S.O.I. Tec Silicon on Insulator Technologies S.A. A method of fabrication of a substrate for an epitaxial growth
EP1571241A1 (en) * 2004-03-01 2005-09-07 S.O.I.T.E.C. Silicon on Insulator Technologies Method of manufacturing a wafer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244272A (ja) * 1999-12-16 2001-09-07 Wacker Siltronic G Fuer Halbleitermaterialien Ag 半導体デイスク、その製法及びその使用

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
13244272 *

Also Published As

Publication number Publication date
US7138325B2 (en) 2006-11-21
JP5005740B2 (ja) 2012-08-22
CN100413028C (zh) 2008-08-20
CN1722367A (zh) 2006-01-18
EP1605498A1 (en) 2005-12-14
JP2010045362A (ja) 2010-02-25
US20050277278A1 (en) 2005-12-15
KR20060048325A (ko) 2006-05-18
JP2006054428A (ja) 2006-02-23

Similar Documents

Publication Publication Date Title
KR100712042B1 (ko) 웨이퍼의 제조 방법
JP4388741B2 (ja) 半導体薄層の移し換え方法とそれに使用するドナーウエハの製造方法
CN101355013B (zh) 制备无排除区的外延用结构的工艺
KR100746182B1 (ko) 합성재료 웨이퍼의 제조 방법
JP6067801B2 (ja) 高品質ホモエピタキシ用微傾斜窒化ガリウム基板
US7268060B2 (en) Method for fabricating a substrate with useful layer on high resistivity support
KR100746179B1 (ko) 에피택셜 기판의 준비 방법
US7465646B2 (en) Methods for fabricating a wafer structure having a strained silicon utility layer
US20030060020A1 (en) Method and apparatus for finishing substrates for wafer to wafer bonding
KR20050084568A (ko) 버퍼층이 없는 웨이퍼로부터 완화된 유용층을 형성하는방법
CN107099844B (zh) Ramo4基板及其制造方法
KR100467909B1 (ko) 사파이어 웨이퍼의 화학-기계적 광택공정에서의 표면처리공정방법
TW200425303A (en) Recycling by mechanical means of a wafer comprising a multi-layer structure after taking-off a thin layer thereof
JP5032743B2 (ja) バッファ層を有しないウエハからの緩和された有用層の形成
JP2016222525A (ja) 単結晶基板から層を移動させるための方法
JP2004165484A (ja) 半導体ウェハの加工方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160411

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190401

Year of fee payment: 13