CN100413028C - 制备晶片的方法 - Google Patents

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Abstract

本发明涉及一种制备晶片的方法，该晶片含有单晶第一材料的基材和至少一层第二材料，所述第二材料外延生长于第一材料上，并且具有与第一材料不同的晶格。因此，本发明的目的是，提供一种上述类型的方法，用该方法可得到具有良好质量外延层的晶片，外延层生长在具有不同晶格的基材上。所述目的通过上述方法达到，所述方法的特征是第二材料的生长是在基材的最后表面抛光之前进行的。

Description

制备晶片的方法
技术领域
本发明涉及一种制备晶片的方法，所述晶片含有单晶第一材料的基材和至少一层第二材料，所述第二材料外延生长于第一材料上，并且具有与第一材料不同的晶格。
背景技术
在单晶基材(例如硅)上生长的异质外延层(例如硅锗层(SiGe))被越来越广泛地用于半导体技术的多种应用中。但是，由于基材和异质外延生长层在晶格上的差异，在异质外延层的生长过程中造成失配及伴生的连在一起的失配位错。
制备无缺陷的异质外延层的一个途径是在硅基材上生长硅锗的渐变缓冲层，在此硅锗层中的锗百分比从基材起逐渐增加，并可以增加至100％或100％以下的锗百分比。然而，异质外延层堆的增厚增加了所获得的结构表面的粗糙度和波度。特别地这样一种结构的表面通过所谓的“交叉影线(cross-hatch)”现象而被高度的退化，这种“交叉影线”现象是在异质外延的硅锗层的生长过程中的应力释放而引起的。
因为受控制的表面纳米波纹和低的粗糙度是异质外延结构在集成电路中应用的关键因素，所以必须整平粗糙、波状的异质外延硅锗层的表面以去除表面纳米波纹，并且必须通过化学-机械抛光(CMP)步骤进一步抛光，以保持表面纳米波纹在同一水平上，从而完善表面的粗糙度。因为结构的几何形状特性和表面纳米波纹特性将由于抛光而退化，所以平衡整平和抛光效果是非常困难的。
US 6,039,803描述了这样一种方法，该方法以斜切(miscut)硅为基材，在其上生长一层异质外延层，从而达到改善异质外延层表面粗糙度、减少其位错积累密度的目的。所述斜切基材具有晶体学取向的斜边(off-cut)，该斜边与[001]方向有约10至约80的偏移。这样的基材通常是不容易获得的，所以价格昂贵，不适用于异质外延层的制备。
文献DE 19960823 A1公开了一种可以将诸如硅/锗等异质外延层沉积在硅基材上的方法。所述外延层被沉积在粗糙度值为约0.05-0.29纳米RMS的基材表面上。
文献US 2002/0069816 A1描述了这样一种技术，其中原先为经镜面抛光的光滑表面的硅晶片表面随后被粗糙化或纹理化，以暴露可在其上更好地沉积镓氮化物层的晶体学平面晶格。
文献US 5639299 A描述了以低成本制造半导体基材的方法，所述半导体基材降低了在输送过程中从手持工具(例如镊子)中滑落的可能性。US 5639299 A的发明人利用切片步骤后表面粗糙度高的GaAs晶片的未准备好的表面，所述粗糙度在1mm的线性长度上在约1cm2的面积内为1-4微米。
文献FR 2246067描述了这样一种方法，根据该方法，异质外延层被沉积在沉积前经过化学粗糙化的基材上。
文献EP 0711854 A1描述了制备外延晶片的方法，其中在单晶硅晶片的镜面抛光表面上形成硅外延层。与常规方法不同的是，所述镜面抛光只包括初级抛光，随后并没有包括使表面粗糙度RMS值增加到0.3-1.2纳米的步骤。
文献JP 10172976 A公开了这样一种方法，其中硅外延层是在表面粗糙度不超过1.2纳米的表面上形成的。
文献EP 1156531 A1描述了剥离晶片的再生方法，所述剥离晶片是作为剥离工序的副产品而产生的。
发明内容
所以本发明的任务是，提供一种上述类型的方法，通过该方法可以获得具有良好质量外延层的晶片，外延层生长在具有不同的晶格的基材上。
所述任务用上述类型的方法完成，其特征在于第二材料的生长是在基材的最后表面抛光之前进行的。
令人惊奇的是，在最后表面抛光之前，未准备好的基材表面有助于在其上键合第二材料的第一原子，因而第二材料的外延层具有良好的粘附特性。所以第二材料的外延层可以在较小的应力条件下即可开始生长于基材上。因此尽管这二种材料具有不同的晶格，在第一种材料上仍然能够形成第二材料的高质量的外延层。
由于使用了在最后表面抛光步骤之前生长第二材料这种独创性方法，所以可以减少基材最后表面抛光的加工时间和成本，从而降低了整个异质外延层制备工序的加工时间和成本。
在本发明的优选的实施方案中，在基材抛光的最后步骤之前生长第二材料。令人惊奇地，未经最后抛光的基材其粗糙的表面为第二材料在第一材料上具有良好的附着性和获得高质量的生长提供了一个非常理想的基底，使第二材料在其上具有良好的粘附特性，生长质量高。这使得异质外延晶片的制备工序花费的时间和成本减少，而且所制得的晶片具有非常优良的性能。
在本发明的优选的变化实施方案中，第二材料生长在一个轴上(on-axis)硅基材上。根据本发明的方法，可以使用传统可得到的轴上非斜切基材，这使得本发明的工艺过程对于大规模地生产异质外延晶片非常诱人。
本发明另外一个优选实施方案是，第二材料生长在一种基材的表面上，该基材比镜面-抛光基材具有更高的粗糙度和/或缺陷密度。已经表明，经过镜面-抛光的基材虽然表面质量卓越，但是第二材料在粗糙度和/或缺陷密度高的基材上更容易生长，并具有更低的应力。
在本发明的一个优选实施例中，第二材料生长在表面粗糙度约0.15-0.4纳米RMS的基材上。这个表面粗糙度范围对于第二材料在第一材料上低应力条件下生长特别有效。
在本发明的一个优选实施方案中，第二材料生长在大于0.12微米缺陷的缺陷密度约为0.2-1个/平方毫米的基材表面上。令人惊奇地，这些缺陷有助于形成更好的第二材料起始层。
附图说明
参考以下的附图，本发明具体实施方案的详细描述将更清楚。附图如下：
图1本发明第一实施方案的工艺示图；
图2本发明使用的一种基材示图；
图3图2所述基材上生长渐变缓冲层后的结构示图；
图4图3结构在生长了驰豫层后的结构示图；
图5图4结构经化学机械抛光材料去除和表面抛光后的结构示图
图6本发明的第二实施方案的方法示图；
图7本发明的第二实施方案图5结构经注入步骤后的示图；
图8本发明的第二实施方案图7结构经粘合步骤后的结构示图；
图9本发明的第二实施方案图7结构剥离后的图8结构剥离部分示图；
图10本发明的第二实施方案图9的结构剥离层再生长后示图；
图11本发明的第二实施方案的图10结构的再生长外延层的表面抛光后的结构示图；
图12本发明的第二实施方案的图8结构的剥离后的另一剥离部分结构示图；
图13本发明的第二实施方案图12剥离层再生长后的结构示图；
图14本发明的第二实施方案图13再生长层抛光后的结构。
具体实施方式
图1是本发明的第一实施方案的工艺示图。
步骤101包括从单晶锭上进行晶片切片或晶片切割，结果制成特定厚度和翘曲度的薄片或晶片。晶片可利用例如内径刀片(internal diameterblade)或通过线锯摩擦通过锭进行切片，线锯使用精制的、高张力的钢线，携带研磨剂作为介质。锭和切片得到的晶片优选是硅，但也可以是其他的单晶材料，如锗。
参见步骤102，在步骤101中已切片的晶片中，至少一片晶片1被打磨和/或研磨。打磨可涉及边缘打磨，采用金刚石盘轮打磨晶片的边缘成圆形，如图2中所示出的，金刚石盘轮打磨经切片或切割的晶片1的边缘。
在图1的步骤102中，晶片1也可以在二个研磨片之间研磨以除去由切片留下的物理的不规则部分或晶体损伤层。通过研磨使晶片1表面平滑、厚度均匀。
打磨和研磨可以选择其中之一。300mm晶片优选只打磨以获得平整度优良的晶片。其他尺寸的晶片，如200mm大小的晶片优选都进行打磨和研磨两个步骤。
在图1的步骤103中，经研磨或打磨的晶片1进行化学蚀刻。晶片1优选浸入参数精确控制的化学槽中并旋转，从研磨或打磨过的晶片1上去除一层，以消除晶片1在步骤102打磨或研磨中受到的破损。除了蚀刻外，步骤103还包括清洁、冲洗和干燥等步骤。与制备晶片的常规工艺的传统蚀刻步骤比较，本发明的步骤103包括了一个简化的(reduced)碱液蚀刻步骤。与传统晶片制造方法中的蚀刻步骤获得的没有破损、表面晶体结构完好的晶片比较，蚀刻的晶片1表面进一步受到损伤。根据本发明的选择实施方案，在蚀刻步骤103后可以应用如在图1的步骤103a中所示的外延生长。在本工艺阶段，晶片平整度优于经过随后双面抛光步骤后获得的晶片。
在图1中步骤104中示出了采用CMP的抛光步骤。与传统的晶片制备比较，抛光步骤104为简化形式。这意味着晶片1在抛光步骤104后具有更高的表面粗糙度，如图2中所示。在抛光步骤104后的晶片1的表面粗糙度为约0.15-0.3纳米RMS。在步骤104后基材的表面大于0.12微米缺陷的缺陷密度为约0.2-1个/平方毫米。这相当于每个8-英寸和300-mm晶片具有大于0.12微米缺陷的缺陷密度为100个的级别。作为比较，高质量的、绝缘层上硅(SOI)晶片的缺陷密度一般地为每个8-英寸或300-mm晶片大于0.13微米的缺陷有约25个。
在传统的晶片制备工艺中，在蚀刻和抛光后是化学-机械抛光，经过化学-机械抛光的几个步骤后可获得超平的镜面表面，这样的表面显微平滑而且没有任何表面损伤或瑕疵，比如擦伤，满足最严格的IC生产要求。
与此相反，在本发明中，如图3中步骤105的渐变缓冲层2，在晶片1上生长后形成了具有渐变缓冲层2的基材20。在表面4上的缺陷和/或粗糙度形成了非常良好的基底，使晶片1上渐变缓冲层2的第一原子能够很好地键合。这样，晶片1上的渐变缓冲层2的第一原子层中的应力尽管减到很小，渐变缓冲层2的起始层也容易形成。晶片1上未准备好的表面4具有良好的粘附特性，外延渐变缓冲层2可以很好地生长。另外一个选择是，晶体取向可以稍微偏离晶轴，以利于外延生长。结果晶片1成为渐变缓冲层2高质量外延生长的良好起始材料。这是令人惊奇的效果，因为传统上认为，具有超平的和无损伤的镜面表面的高质基材上才能生长出高质量的外延层。
在所示的实施方案中，渐变缓冲层2是渐变硅锗层，锗含量从晶片1开始逐渐增加直至约100％，或可选择较少的，如20％。任何与基材的晶格不匹配的材料，如AsGa、GaN或锗都可使用来代替硅锗。
在步骤106中，弛豫层，如在图4中所示的弛豫硅锗层，在渐变缓冲层2上生长。弛豫层3具有非常良好的结晶度，尽管它的表面5具有较高的表面粗糙度。
本发明的第一实施方案跟随步骤106的步骤107中，进行弛豫层3上的CMP材料去除。在步骤107中，可能有500纳米至几个微米厚度的材料从弛豫层3的表面5去除。
参见图1的步骤107a，根据本发明的一个选择，一片用过的晶片，比如一片按照智能剥离技术转移后得到的供试晶片，该晶片表面质量稍微好于第一次使用的晶片，可以被翻新，该翻新步骤在步骤107中的CMP材料去除和在步骤108中CMP的最后抛光步骤之间。在EP 1 156 531 A1中有旧晶片的更新步骤实施例。步骤107a还可包括弛豫层3的再生长。
在步骤108中，接着的是弛豫层3的最后一道CMP-抛光工艺，在弛豫层3的表面1×1微米的区域内获得低于0.2纳米RMS的粗糙度。
在最后的清洁步骤109中，物理的和离子的污染，如显微颗粒和金属/非金属残留物将被除去，获得一个非常清洁的表面8，如在图5中所示的表面。
图2示出，在图1步骤104后的晶片或基材1，打磨或研磨了的晶片经过步骤103和步骤104的简化蚀刻和抛光步骤处理。晶片1的表面4的粗糙度和表面缺陷密度都增大。
图3示出，在图1步骤105后的图2晶片，渐变缓冲层2生长在晶片1上形成晶片20。渐变缓冲层2的材料不同于晶片基材1的材料。尽管晶片1表面4粗糙的、有缺陷，但是渐变缓冲层2在晶片1上具有非常良好的结晶度，并几乎没有缺陷。
图4示出，在图1的步骤106后图3的晶片20形成了晶片30。在步骤106中，驰豫层3具有良好的结晶度，并在渐变缓冲层2上外延生长，驰豫层3的表面5粗糙度增大。
图5示出，在图1的步骤107、108和109后的图4的结构30。得到的结构30’具有平整、光滑的表面8。
图6是本发明的第二实施方案的工艺步骤程序图。图6的步骤110至113跟随在图1的步骤101至109之后。图6的步骤110示出了一个在驰豫层3上进行的注入步骤，在驰豫层3中形成如图7所示的弱化的区域6。该弱化区域6将驰豫层3分成310和320两部分。
步骤111包括在图7中示出的晶片30’的键合步骤，采用商购晶片(handle wafer)7，如硅晶片。键合是在商购晶片7的镜平表面和经过抛光和清洁后的驰豫层3的表面8之间进行。
在步骤112中，是所谓的“智能剥离技术”(Smart cut process)步骤，在图8键合了的结构40中使用一定量的能量，如机械能、热能、声能或光能，使键合的晶片联合体40分裂或切割成两部分，如在图9和12中所示出的晶片50和60。
在结构50、60的顶部位置分别是前面所述的驰豫层3的层部分310、320。由于分裂，晶片50、60的切割表面9、12表面粗糙度增加。
在图6的步骤113中，晶片50、60的驰豫层部分310、320经过再生长，形成晶片51、61上更厚的驰豫层321、311。在图6的步骤114中，图10、13中的结构51、61的表面10、13经过化学机械抛光(CMP)，然后清洁，形成图11和图14中所示的晶片结构52、62，其表面11、14光滑，并几乎没有缺陷。
图7示出，图5的晶片30经过图6的注入步骤110后，形成了在驰豫层3中具有弱化区域6的晶片30’。
图8示出，在图6的键合步骤111后的图7的晶片30’，晶片30’与商购晶片7键合后，形成键合晶片联合体40。
图9和12示出，图8的晶片联合体40在经过图6的步骤112剥离后形成的部分。弱化区域6形成了预定的剥离线，在剥离步骤112过程中，晶片联合体40沿着该线分离。因此经此剥离后，得到的图9和12的晶片50、60的表面9、12较为粗糙。晶片50包括商购晶片7和前述驰豫层3的剥离部分320。图12的晶片60包括晶片或基材1、渐变缓冲层2和剥离的缓冲层部分310。
图10和13示出，驰豫层部分320、310经过再生长，形成较厚的驰豫层部分321、311后的图9和12的晶片。
图11和14示出，在抛光和清洁后，图10和13的晶片51、61形成最后晶片结构52、62，其表面11、14平滑，几无缺陷。
对于图1和6所示的所有的工艺步骤，应认为这些步骤只代表完整的工艺流程的特征步骤，而不是必须应用的唯一步骤。在这些步骤之间，也可以应用其他的步骤，如清洁、处理、干燥和层沉积等步骤。在晶片1上生长的渐变缓冲层2也可以用非渐变缓冲层代替。层2的材料应该包括与晶片或基材1不同的任何其它材料。
在所有的可能的工艺流程中，层2的生长都是在未准备好的基材上进行的，该基材在其表面质量方面是不同于传统可得到的具有镜面抛光表面的晶片。

Claims (11)

1. 一种制备晶片(52、62)的方法，所述晶片含有单晶第一材料的基材(1)和至少一层第二材料(2、3)，第二材料外延生长在第一材料上并且具有与第一材料不同的晶格，其特征在于，第二材料的生长是在蚀刻步骤(103)或抛光步骤(104)与最后抛光步骤(108)之间进行的，所述蚀刻步骤(103)或抛光步骤(104)是以简化方式在刚经过切片和打磨和/或研磨的基材(1)的未准备好的表面(4)上进行，从而使基材(1)的表面粗糙度为0.15-0.4纳米RMS，所述最后抛光步骤(108)形成在1×1微米的区域内表面粗糙度低于0.2纳米RMS的至少一层第二材料(2，3)的最后表面(8)。
2. 根据权利要求1所述的制备晶片的方法，其特征在于，第二材料的生长包括渐变缓冲层(2)的生长和驰豫层(3)在渐变缓冲层(2)上的生长。
3. 根据权利要求2所述的制备晶片的方法，其特征在于，渐变缓冲层(2)的生长包括渐变硅锗层的生长，其中锗的含量从基材(1)开始逐渐增加。
4. 根据权利要求2所述的制备晶片的方法，其特征在于，在进行最后抛光步骤(108)之前通过进行CMP材料去除步骤(107)去除一定材料厚度的驰豫层(3)。
5. 根据前述权利要求任一项所述的制备晶片的方法，其特征在于，所述第二材料生长在轴上硅基材上。
6. 根据权利要求3或4所述的制备晶片的方法，其特征在于，所述第二材料生长在基材(1)上，所述基材表面上大于0.12微米缺陷的缺陷密度为0.2-1个/平方毫米。
7. 根据权利要求1所述的方法，其特征在于，所述第一材料为硅或锗，并且所述第二材料为SiGe、AsGa、GaN或锗。
8. 一种晶片(52，62)，所述晶片含有单晶第一材料的基材(1)和至少一层第二材料(2、3)，所述第二材料外延生长在第一材料上并且具有与第一材料不同的晶格，其特征在于，其上生长至少一层第二材料(2、3)的基材(1)表面是刚经过切片和打磨和/或研磨的基材(1)的未准备好的表面(4)，该表面的表面粗糙度为0.15-0.4纳米RMS，至少一层第二材料(2，3)的表面(8)经过抛光而在1×1微米的区域内具有低于0.2纳米RMS的粗糙度。
9. 如权利要求8所述的晶片，其特征在于，至少一层第二材料(2、3)包含渐变缓冲层(2)和在渐变缓冲层(2)上生长的驰豫层(3)。
10. 如权利要求9所述的晶片，其特征在于，渐变缓冲层(2)包含渐变硅锗层，其中锗的含量从基材(1)开始逐渐增加。
11. 如权利要求8所述的晶片，其特征在于，所述第一材料为硅或锗，并且所述第二材料为SiGe、AsGa、GaN或锗。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7175709B2 (en) * 2004-05-17 2007-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxy layer and method of forming the same
US9685524B2 (en) 2005-03-11 2017-06-20 Vishay-Siliconix Narrow semiconductor trench structure
TWI489557B (zh) 2005-12-22 2015-06-21 Vishay Siliconix 高移動率ｐ-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體
US8409954B2 (en) * 2006-03-21 2013-04-02 Vishay-Silconix Ultra-low drain-source resistance power MOSFET
US8361337B2 (en) * 2007-03-19 2013-01-29 The University Of Massachusetts Method of producing nanopatterned templates
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US8211737B2 (en) 2008-09-19 2012-07-03 The University Of Massachusetts Method of producing nanopatterned articles, and articles produced thereby
US8247033B2 (en) * 2008-09-19 2012-08-21 The University Of Massachusetts Self-assembly of block copolymers on topographically patterned polymeric substrates
US8518837B2 (en) * 2008-09-25 2013-08-27 The University Of Massachusetts Method of producing nanopatterned articles using surface-reconstructed block copolymer films
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
MY154627A (en) * 2009-04-13 2015-07-15 Sumco Corp Method for producing silicon epitaxial wafer
JP5381304B2 (ja) * 2009-05-08 2014-01-08 株式会社Ｓｕｍｃｏ シリコンエピタキシャルウェーハの製造方法
US9012253B2 (en) * 2009-12-16 2015-04-21 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
US9455146B2 (en) * 2009-12-17 2016-09-27 California Institute Of Technology Virtual substrates for epitaxial growth and methods of making the same
TWI510682B (zh) * 2011-01-28 2015-12-01 Sino American Silicon Prod Inc 晶棒表面奈米化製程、晶圓製造方法及其晶圓
US9156682B2 (en) 2011-05-25 2015-10-13 The University Of Massachusetts Method of forming oriented block copolymer line patterns, block copolymer line patterns formed thereby, and their use to form patterned articles
US8492187B2 (en) 2011-09-29 2013-07-23 International Business Machines Corporation High throughput epitaxial liftoff for releasing multiple semiconductor device layers from a single base substrate
US9412883B2 (en) 2011-11-22 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for MOS capacitors in replacement gate process
US11515408B2 (en) * 2020-03-02 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Rough buffer layer for group III-V devices on silicon
US11555250B2 (en) 2020-04-29 2023-01-17 Applied Materials, Inc. Organic contamination free surface machining

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6039803A (en) * 1996-06-28 2000-03-21 Massachusetts Institute Of Technology Utilization of miscut substrates to improve relaxed graded silicon-germanium and germanium layers on silicon
US6174727B1 (en) * 1998-11-03 2001-01-16 Komatsu Electronic Metals, Co. Method of detecting microscopic defects existing on a silicon wafer
JP2001244272A (ja) * 1999-12-16 2001-09-07 Wacker Siltronic G Fuer Halbleitermaterialien Ag 半導体デイスク、その製法及びその使用
US20020069816A1 (en) * 1999-12-13 2002-06-13 Thomas Gehrke Methods of fabricating gallium nitride layers on textured silicon substrates, and gallium nitride semiconductor structures fabricated thereby
US6596610B1 (en) * 1999-11-29 2003-07-22 Shin-Etsu Handotai Co. Ltd. Method for reclaiming delaminated wafer and reclaimed delaminated wafer

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7311470A (nl) * 1973-08-21 1975-02-25 Philips Nv Werkwijze voor het neerslaan van een epitaxiale
TW230822B (zh) * 1993-03-02 1994-09-21 Sumitomo Electric Industries
JP3120825B2 (ja) * 1994-11-14 2000-12-25 信越半導体株式会社 エピタキシャルウエーハ及びその製造方法
JP3482982B2 (ja) * 1996-12-12 2004-01-06 三菱住友シリコン株式会社 Ｅｇ層付きエピタキシャルウェーハの製造方法
JP3587031B2 (ja) * 1997-10-27 2004-11-10 ソニー株式会社 半導体装置の製造方法
JP2000243699A (ja) * 1999-02-23 2000-09-08 Hitachi Ltd 半導体ウェハの製造方法および半導体装置の製造方法
JP3932756B2 (ja) * 2000-02-09 2007-06-20 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP2001257243A (ja) * 2000-03-09 2001-09-21 Mitsubishi Materials Silicon Corp シリコンウェーハ表面上の微粒子の測定方法
JP2003158075A (ja) * 2001-08-23 2003-05-30 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ
JP4330815B2 (ja) * 2001-03-26 2009-09-16 株式会社東芝 半導体装置の製造方法及び製造装置
US6488767B1 (en) * 2001-06-08 2002-12-03 Advanced Technology Materials, Inc. High surface quality GaN wafer and method of fabricating same
JP4325139B2 (ja) * 2001-11-07 2009-09-02 株式会社Ｓｕｍｃｏ 半導体基板の製造方法及び電界効果型トランジスタの製造方法
JP2003243404A (ja) * 2002-02-21 2003-08-29 Shin Etsu Handotai Co Ltd アニールウエーハの製造方法及びアニールウエーハ
JP2003347399A (ja) * 2002-05-23 2003-12-05 Sharp Corp 半導体基板の製造方法
US6995427B2 (en) * 2003-01-29 2006-02-07 S.O.I.Tec Silicon On Insulator Technologies S.A. Semiconductor structure for providing strained crystalline layer on insulator and method for fabricating same
JP2004342818A (ja) * 2003-05-15 2004-12-02 Toshiba Ceramics Co Ltd 半導体基板の製造方法
DE60323098D1 (de) * 2003-09-26 2008-10-02 Soitec Silicon On Insulator Verfahren zur Herstellung vonn Substraten für epitakitisches Wachstum
EP1571241A1 (en) * 2004-03-01 2005-09-07 S.O.I.T.E.C. Silicon on Insulator Technologies Method of manufacturing a wafer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6039803A (en) * 1996-06-28 2000-03-21 Massachusetts Institute Of Technology Utilization of miscut substrates to improve relaxed graded silicon-germanium and germanium layers on silicon
US6174727B1 (en) * 1998-11-03 2001-01-16 Komatsu Electronic Metals, Co. Method of detecting microscopic defects existing on a silicon wafer
US6596610B1 (en) * 1999-11-29 2003-07-22 Shin-Etsu Handotai Co. Ltd. Method for reclaiming delaminated wafer and reclaimed delaminated wafer
US20020069816A1 (en) * 1999-12-13 2002-06-13 Thomas Gehrke Methods of fabricating gallium nitride layers on textured silicon substrates, and gallium nitride semiconductor structures fabricated thereby
JP2001244272A (ja) * 1999-12-16 2001-09-07 Wacker Siltronic G Fuer Halbleitermaterialien Ag 半導体デイスク、その製法及びその使用

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Publication number Publication date
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