JP2000243699A - 半導体ウェハの製造方法および半導体装置の製造方法 - Google Patents
半導体ウェハの製造方法および半導体装置の製造方法Info
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- JP2000243699A JP2000243699A JP11044270A JP4427099A JP2000243699A JP 2000243699 A JP2000243699 A JP 2000243699A JP 11044270 A JP11044270 A JP 11044270A JP 4427099 A JP4427099 A JP 4427099A JP 2000243699 A JP2000243699 A JP 2000243699A
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Abstract
(57)【要約】
【課題】 ＣＯＰのようなｇｒｏｗｎ−ｉｎ欠陥の発生
がなく、かつ、表面ラフネスが非常に小さい半導体ウェ
ハを提供する。 【解決手段】 バルクウェハ１の鏡面研磨された主面
に、エピタキシャル層２を形成した後、このエピタキシ
ャル層２の表面を、当該エピタキシャル層２が残るよう
に鏡面研磨して、主面が鏡面研磨面３を呈する半導体ウ
ェハ４を製造する。この半導体ウェハ４の鏡面研磨面３
は、ＣＯＰのようなｇｒｏｗｎ−ｉｎ欠陥の発生がな
く、かつ、表面ラフネスが非常に小さいので、ＭＯＳデ
バイスにおけるＣＯＰ欠陥起因の酸化膜との界面のリー
ク不良を防止できるとともに、ヘイズに代表されるよう
な主面のラフネスの影響に起因するゲート酸化膜バラツ
キ等の不良が防止され、ＭＯＳデバイスの動作の安定化
や歩留向上を実現できる。
がなく、かつ、表面ラフネスが非常に小さい半導体ウェ
ハを提供する。 【解決手段】 バルクウェハ１の鏡面研磨された主面
に、エピタキシャル層２を形成した後、このエピタキシ
ャル層２の表面を、当該エピタキシャル層２が残るよう
に鏡面研磨して、主面が鏡面研磨面３を呈する半導体ウ
ェハ４を製造する。この半導体ウェハ４の鏡面研磨面３
は、ＣＯＰのようなｇｒｏｗｎ−ｉｎ欠陥の発生がな
く、かつ、表面ラフネスが非常に小さいので、ＭＯＳデ
バイスにおけるＣＯＰ欠陥起因の酸化膜との界面のリー
ク不良を防止できるとともに、ヘイズに代表されるよう
な主面のラフネスの影響に起因するゲート酸化膜バラツ
キ等の不良が防止され、ＭＯＳデバイスの動作の安定化
や歩留向上を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、エピタキシャルウ
ェハの製造技術および半導体装置の製造技術に関し、特
に、ＭＯＳデバイス等の半導体装置の製造工程等に適用
して有効な技術に関する。
ェハの製造技術および半導体装置の製造技術に関し、特
に、ＭＯＳデバイス等の半導体装置の製造工程等に適用
して有効な技術に関する。
【０００２】
【従来の技術】ＭＯＳデバイス等の微細化、高集積化に
伴い基板となるシリコンウェハの品質要求も一段と高ま
っている。特にデバイスを作るウェハ表面や、その近傍
の品質要求は厳しくなっており、従来のバルクウェハで
は対応出来なくなっている。そこで、近年ではＳｉ表面
に数μｍ程度のエピタキシャル層を成長させたエピタキ
シャルウェハや、バルクウェハでもＣＯＰ（Ｃｒｙｓｔ
ａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）のよ
うなｇｒｏｗｎ−ｉｎ欠陥を少なくした低ＣＯＰウェハ
を用いる動きが出ている。
伴い基板となるシリコンウェハの品質要求も一段と高ま
っている。特にデバイスを作るウェハ表面や、その近傍
の品質要求は厳しくなっており、従来のバルクウェハで
は対応出来なくなっている。そこで、近年ではＳｉ表面
に数μｍ程度のエピタキシャル層を成長させたエピタキ
シャルウェハや、バルクウェハでもＣＯＰ（Ｃｒｙｓｔ
ａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）のよ
うなｇｒｏｗｎ−ｉｎ欠陥を少なくした低ＣＯＰウェハ
を用いる動きが出ている。
【０００３】
【発明が解決しようとする課題】しかしながら、これら
のウェハにも種々の技術的課題があることが実験の中か
ら明らかになってきた。たとえば図６のように、エピタ
キシャルウェハ（ａｓ−Ｅpiウェハ）はバルクウェハに
比べてＣＯＰのようなｇｒｏｗｎ−ｉｎ欠陥や酸素析出
起因の欠陥がないのでマクロ的にはウェハ表面や、その
近傍の完全性は高いといえるが、エピタキシャルウェハ
であるが故の不完全性もみられる。たとえば、パーティ
クルやそれに起因する突起物、ヘイズのような表面のマ
イクロラフネスなどが挙げられる。また、低ＣＯＰウェ
ハでは、結晶成長時の熱履歴の影響等によってバルク結
晶成長位置（インゴットからの切り出し位置）によって
ＣＯＰ数に大きなバラツキがあるという技術的課題があ
る。
のウェハにも種々の技術的課題があることが実験の中か
ら明らかになってきた。たとえば図６のように、エピタ
キシャルウェハ（ａｓ−Ｅpiウェハ）はバルクウェハに
比べてＣＯＰのようなｇｒｏｗｎ−ｉｎ欠陥や酸素析出
起因の欠陥がないのでマクロ的にはウェハ表面や、その
近傍の完全性は高いといえるが、エピタキシャルウェハ
であるが故の不完全性もみられる。たとえば、パーティ
クルやそれに起因する突起物、ヘイズのような表面のマ
イクロラフネスなどが挙げられる。また、低ＣＯＰウェ
ハでは、結晶成長時の熱履歴の影響等によってバルク結
晶成長位置（インゴットからの切り出し位置）によって
ＣＯＰ数に大きなバラツキがあるという技術的課題があ
る。
【０００４】本発明の目的は、ＣＯＰのようなｇｒｏｗ
ｎ−ｉｎ欠陥の発生がなく、かつ、表面ラフネスが非常
に小さい半導体ウェハを提供することにある。
ｎ−ｉｎ欠陥の発生がなく、かつ、表面ラフネスが非常
に小さい半導体ウェハを提供することにある。
【０００５】本発明の他の目的は、ＭＯＳデバイスの基
板として用いたときにリーク不良やゲート酸化膜バラツ
キ等の不良が減少し、デバイスの歩留向上を実現するこ
とが可能な半導体ウェハを提供することにある。
板として用いたときにリーク不良やゲート酸化膜バラツ
キ等の不良が減少し、デバイスの歩留向上を実現するこ
とが可能な半導体ウェハを提供することにある。
【０００６】本発明の他の目的は、ＭＯＳデバイス等の
半導体装置の歩留向上による原価低減を実現することが
可能な半導体装置の製造技術を提供することにある。
半導体装置の歩留向上による原価低減を実現することが
可能な半導体装置の製造技術を提供することにある。
【０００７】本発明の他の目的は、外観検査装置の性能
評価や機能調整を迅速かつ高精度に行うことで、半導体
装置の製造工程におけるスループットや歩留りを向上さ
せることが可能な半導体装置の製造技術を提供すること
にある。
評価や機能調整を迅速かつ高精度に行うことで、半導体
装置の製造工程におけるスループットや歩留りを向上さ
せることが可能な半導体装置の製造技術を提供すること
にある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】本発明の半導体ウェハの製造方法では、半
導体基板の一主面に半導体薄膜を形成する第１の工程
と、この薄膜の表面を平坦化する第２の工程とを経て得
られた半導体ウェハを提供する。
導体基板の一主面に半導体薄膜を形成する第１の工程
と、この薄膜の表面を平坦化する第２の工程とを経て得
られた半導体ウェハを提供する。
【００１１】また、本発明の半導体装置の製造方法で
は、半導体基板の一主面に半導体薄膜を形成した後、薄
膜の表面を平坦化して得られた半導体ウェハを用いてウ
ェハプロセスを実行することにより、半導体ウェハの一
主面側に半導体装置を形成する。
は、半導体基板の一主面に半導体薄膜を形成した後、薄
膜の表面を平坦化して得られた半導体ウェハを用いてウ
ェハプロセスを実行することにより、半導体ウェハの一
主面側に半導体装置を形成する。
【００１２】より具体的には、バルクウェハにエピタキ
シャル層を成長させたエピタキシャルウェハを用いて、
その表面をエピタキシャル層を残して鏡面研磨すること
で半導体ウェハを得る。また、こうして得られた半導体
ウェハに対してウェハプロセスを実行することで、半導
体装置を形成するものである。
シャル層を成長させたエピタキシャルウェハを用いて、
その表面をエピタキシャル層を残して鏡面研磨すること
で半導体ウェハを得る。また、こうして得られた半導体
ウェハに対してウェハプロセスを実行することで、半導
体装置を形成するものである。
【００１３】本発明によれば、ＣＯＰのようなｇｒｏｗ
ｎ−ｉｎ欠陥の発生がなく、且つ、表面ラフネスが非常
に小さい半導体ウェハが得られる。このため、たとえ
ば、ＭＯＳデバイスの製造プロセスの基板として用いた
ときにリーク不良やゲート酸化膜バラツキ等の不良が減
少し、デバイスの歩留向上が可能となる。従って、ＭＯ
Ｓデバイスの歩留向上による原価低減を実現することが
できる。
ｎ−ｉｎ欠陥の発生がなく、且つ、表面ラフネスが非常
に小さい半導体ウェハが得られる。このため、たとえ
ば、ＭＯＳデバイスの製造プロセスの基板として用いた
ときにリーク不良やゲート酸化膜バラツキ等の不良が減
少し、デバイスの歩留向上が可能となる。従って、ＭＯ
Ｓデバイスの歩留向上による原価低減を実現することが
できる。
【００１４】たとえば、半導体ウェハにデバイスを形成
する際に、その領域にＣＯＰ欠陥があると酸化膜との界
面にリーク不良等を起こす可能性がある。また、ヘイズ
に代表されるような表面のラフネスの影響によりゲート
酸化膜バラツキ等の不良が起こるため歩留低下につなが
る。それに対し、本発明の半導体ウェハは、エピタキシ
ャル層を有するためデバイス形成領域のＣＯＰ欠陥がな
く、かつ、その表面を鏡面研磨するため表面ラフネスが
小さく、前述の不良発生がなく、デバイスの歩留向上が
可能である。
する際に、その領域にＣＯＰ欠陥があると酸化膜との界
面にリーク不良等を起こす可能性がある。また、ヘイズ
に代表されるような表面のラフネスの影響によりゲート
酸化膜バラツキ等の不良が起こるため歩留低下につなが
る。それに対し、本発明の半導体ウェハは、エピタキシ
ャル層を有するためデバイス形成領域のＣＯＰ欠陥がな
く、かつ、その表面を鏡面研磨するため表面ラフネスが
小さく、前述の不良発生がなく、デバイスの歩留向上が
可能である。
【００１５】また、本発明の半導体ウェハは、その表面
にＣＯＰ等の欠陥が全くなく、かつ高度に平坦であるの
で、たとえば、その表面に粒径が既知の標準粒子を意図
的に付着させて外観検査装置の検査性能の評価や機能調
整を行う場合に、標準粒子以外の下地部分からの検出ノ
イズが減少し、標準粒子から発生する異物検出信号のみ
を用いた高精度の性能評価や機能調整を迅速に行うこと
が可能になり、半導体装置の製造工程におけるスループ
ットや歩留り向上を実現することができる。
にＣＯＰ等の欠陥が全くなく、かつ高度に平坦であるの
で、たとえば、その表面に粒径が既知の標準粒子を意図
的に付着させて外観検査装置の検査性能の評価や機能調
整を行う場合に、標準粒子以外の下地部分からの検出ノ
イズが減少し、標準粒子から発生する異物検出信号のみ
を用いた高精度の性能評価や機能調整を迅速に行うこと
が可能になり、半導体装置の製造工程におけるスループ
ットや歩留り向上を実現することができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【００１７】図１の（ａ）〜（ｄ）は、本発明の半導体
ウェハの製造方法の実施の形態の一例を工程順に例示し
た略断面図であり、図２は、本実施の形態の半導体ウェ
ハの製造方法の各工程を示すフローチャートである。
ウェハの製造方法の実施の形態の一例を工程順に例示し
た略断面図であり、図２は、本実施の形態の半導体ウェ
ハの製造方法の各工程を示すフローチャートである。
【００１８】本実施の形態の半導体ウェハの製造方法で
は、たとえば、単結晶引上げ法等にてＳｉ等の半導体の
円柱状の単結晶インゴットを製造し（ステップ１０
１）、この単結晶インゴットの外形を真円に整形した
り、結晶方位の特定のための目印となるオリエンテーシ
ョンフラットやノッチ等を形成する外形整形を行い（ス
テップ１０２）、さらに外形整形された単結晶インゴッ
トをスライスしてウェハを作る（ステップ１０３）。
は、たとえば、単結晶引上げ法等にてＳｉ等の半導体の
円柱状の単結晶インゴットを製造し（ステップ１０
１）、この単結晶インゴットの外形を真円に整形した
り、結晶方位の特定のための目印となるオリエンテーシ
ョンフラットやノッチ等を形成する外形整形を行い（ス
テップ１０２）、さらに外形整形された単結晶インゴッ
トをスライスしてウェハを作る（ステップ１０３）。
【００１９】さらに、スライスされた個々のウェハの外
周を所定の角度に面取りする等の加工を行うベベリング
を行い（ステップ１０４）、ベベリングされたウェハに
対して、加工歪みやそり等の変形を取り除くべく、両面
のラッピングを行い（ステップ１０５）、さらに加工歪
み等をより完全に取り除くべくエッチングを行う（ステ
ップ１０６）。
周を所定の角度に面取りする等の加工を行うベベリング
を行い（ステップ１０４）、ベベリングされたウェハに
対して、加工歪みやそり等の変形を取り除くべく、両面
のラッピングを行い（ステップ１０５）、さらに加工歪
み等をより完全に取り除くべくエッチングを行う（ステ
ップ１０６）。
【００２０】その後、将来、半導体装置が形成されるウ
ェハの主面側を、粗研磨、仕上げ研磨、超仕上げ研磨等
を組み合わせた研磨方法により鏡面研磨する（ステップ
１０７）。次に、鏡面研磨されたウェハの洗浄を行った
後（ステップ１０８）、異物等を検査する外観検査を行
う（ステップ１０９）。そして、外観検査に合格したウ
ェハが、図１の（ａ）のバルクウェハ１である。
ェハの主面側を、粗研磨、仕上げ研磨、超仕上げ研磨等
を組み合わせた研磨方法により鏡面研磨する（ステップ
１０７）。次に、鏡面研磨されたウェハの洗浄を行った
後（ステップ１０８）、異物等を検査する外観検査を行
う（ステップ１０９）。そして、外観検査に合格したウ
ェハが、図１の（ａ）のバルクウェハ１である。
【００２１】本実施の形態の場合には、このバルクウェ
ハ１の主面に対してエピタキシャル成長により、たとえ
ば厚さ数μｍ〜１０μｍ程度のエピタキシャル層２を形
成し（ステップ１１０）（図１の（ｂ））、さらにこの
エピタキシャル層２の表面を、当該エピタキシャル層２
が残るように、仕上げ研磨（たとえば加工代約２μ
ｍ）、超仕上げ研磨（たとえば加工代１μｍ以下）等に
より鏡面研磨することで鏡面研磨面３が形成される（ス
テップ１１１）（図１の（ｃ））。
ハ１の主面に対してエピタキシャル成長により、たとえ
ば厚さ数μｍ〜１０μｍ程度のエピタキシャル層２を形
成し（ステップ１１０）（図１の（ｂ））、さらにこの
エピタキシャル層２の表面を、当該エピタキシャル層２
が残るように、仕上げ研磨（たとえば加工代約２μ
ｍ）、超仕上げ研磨（たとえば加工代１μｍ以下）等に
より鏡面研磨することで鏡面研磨面３が形成される（ス
テップ１１１）（図１の（ｃ））。
【００２２】上述の加工工程におけるバルクウェハの寸
法変化および加工条件の一例を示す。たとえば口径８イ
ンチのウェハの場合、８５５μｍの厚さにスライスされ
たウェハは、ラッピング工程で厚さ７６０μｍとなり、
さらにエッチングで厚さ７３７μｍとなる。そして、鏡
面研磨においては、粗研磨加工では、厚さ７２８μｍ
（加工代約９μｍ）となり、仕上げ研磨では７２６μｍ
（加工代約２μｍ）となり、超仕上げ研磨では７２５μ
ｍ（加工代１μｍ以下）となる。
法変化および加工条件の一例を示す。たとえば口径８イ
ンチのウェハの場合、８５５μｍの厚さにスライスされ
たウェハは、ラッピング工程で厚さ７６０μｍとなり、
さらにエッチングで厚さ７３７μｍとなる。そして、鏡
面研磨においては、粗研磨加工では、厚さ７２８μｍ
（加工代約９μｍ）となり、仕上げ研磨では７２６μｍ
（加工代約２μｍ）となり、超仕上げ研磨では７２５μ
ｍ（加工代１μｍ以下）となる。
【００２３】また、研磨加工において使用される研磨ク
ロスおよび研磨剤の組み合わせは、一例として、粗研磨
加工ではＳＵＢＡ６００（ロデールニッタ製）と、シリ
カNo.1とＫＯＨ溶液の混合物（フジミ研磨剤）の組み合
わせが用いられ、仕上げ研磨加工では、シーガル７３５
５ＦＭ（千代田加工製）と、シリカNo.1とＫＯＨ溶液の
混合物（フジミ研磨剤）の組み合わせが用いられ、超仕
上げ研磨加工では、シーガル７３５５ＦＭ（千代田加工
製）と、グランゾックス３９００とＫＯＨ溶液の混合物
（フジミ研磨剤）が用いられる。
ロスおよび研磨剤の組み合わせは、一例として、粗研磨
加工ではＳＵＢＡ６００（ロデールニッタ製）と、シリ
カNo.1とＫＯＨ溶液の混合物（フジミ研磨剤）の組み合
わせが用いられ、仕上げ研磨加工では、シーガル７３５
５ＦＭ（千代田加工製）と、シリカNo.1とＫＯＨ溶液の
混合物（フジミ研磨剤）の組み合わせが用いられ、超仕
上げ研磨加工では、シーガル７３５５ＦＭ（千代田加工
製）と、グランゾックス３９００とＫＯＨ溶液の混合物
（フジミ研磨剤）が用いられる。
【００２４】これにより、エピタキシャル層の形成およ
び鏡面研磨が施されたバルクウェハ１は、バルクウエハ
の欠点である主面でのＣＯＰ欠陥がなく、かつ、エピタ
キシャル層が形成されたままのａｓ−Ｅpiウエハの欠点
である主面のラフネス（ヘイズ）が小さい利点をもつ、
超高品質の半導体ウェハ４が得られる（図１の
（ｄ））。
び鏡面研磨が施されたバルクウェハ１は、バルクウエハ
の欠点である主面でのＣＯＰ欠陥がなく、かつ、エピタ
キシャル層が形成されたままのａｓ−Ｅpiウエハの欠点
である主面のラフネス（ヘイズ）が小さい利点をもつ、
超高品質の半導体ウェハ４が得られる（図１の
（ｄ））。
【００２５】そして、この超高品質の半導体ウェハ４
が、出荷され、所望のウェハプロセスに供される（ステ
ップ１１２）。
が、出荷され、所望のウェハプロセスに供される（ステ
ップ１１２）。
【００２６】そして、本実施の形態の超高品質の半導体
ウェハ４をＭＯＳデバイスの製造プロセスに用いた場
合、主面がエピタキシャル層２に覆われているためＣＯ
Ｐ等の欠陥がなく、ＣＯＰ欠陥に起因する酸化膜との界
面におけるリーク不良等が回避され、ＭＯＳデバイスの
動作の安定化や信頼性の向上を実現できる。さらに、エ
ピタキシャル層２の表面の鏡面研磨によってヘイズに代
表されるような表面のラフネスがない状態なので、ヘイ
ズ等のラフネスの影響によるゲート酸化膜バラツキ等の
不良が起こることが少なくなり、歩留向上を実現でき
る。
ウェハ４をＭＯＳデバイスの製造プロセスに用いた場
合、主面がエピタキシャル層２に覆われているためＣＯ
Ｐ等の欠陥がなく、ＣＯＰ欠陥に起因する酸化膜との界
面におけるリーク不良等が回避され、ＭＯＳデバイスの
動作の安定化や信頼性の向上を実現できる。さらに、エ
ピタキシャル層２の表面の鏡面研磨によってヘイズに代
表されるような表面のラフネスがない状態なので、ヘイ
ズ等のラフネスの影響によるゲート酸化膜バラツキ等の
不良が起こることが少なくなり、歩留向上を実現でき
る。
【００２７】また、本実施の形態の超高品質の半導体ウ
ェハ４は、主面にＣＯＰ等の欠陥がなく、かつ高度に平
坦なので、たとえば、ＣＯＰや異物等の外観検査工程に
おける検査装置の性能評価や機能調整のための標準ウェ
ハとして使用することができる。すなわち、標準ウェハ
としての本実施の形態の超高品質の半導体ウェハ４の表
面に粒径が既知の標準粒子を意図的に付着させて外観検
査装置の検査性能の評価や機能調整を行う場合に、標準
粒子以外の下地部分からの検出ノイズが減少し、標準粒
子から発生する異物検出信号のみを用いた高精度の性能
評価や機能調整を迅速に行うことが可能になる。この結
果、外観検査工程を含む半導体装置の製造工程における
スループットや歩留り向上を実現することができる。
ェハ４は、主面にＣＯＰ等の欠陥がなく、かつ高度に平
坦なので、たとえば、ＣＯＰや異物等の外観検査工程に
おける検査装置の性能評価や機能調整のための標準ウェ
ハとして使用することができる。すなわち、標準ウェハ
としての本実施の形態の超高品質の半導体ウェハ４の表
面に粒径が既知の標準粒子を意図的に付着させて外観検
査装置の検査性能の評価や機能調整を行う場合に、標準
粒子以外の下地部分からの検出ノイズが減少し、標準粒
子から発生する異物検出信号のみを用いた高精度の性能
評価や機能調整を迅速に行うことが可能になる。この結
果、外観検査工程を含む半導体装置の製造工程における
スループットや歩留り向上を実現することができる。
【００２８】次に、本発明の半導体装置の製造方法の実
施の形態を説明する。図３は本発明の半導体装置の製造
方法の実施の形態の各工程を示すフローチャートであ
る。
施の形態を説明する。図３は本発明の半導体装置の製造
方法の実施の形態の各工程を示すフローチャートであ
る。
【００２９】本実施の形態の半導体装置の製造方法で
は、バルクウェハ１の主面に対してエピタキシャル成長
によりエピタキシャル層２を形成し、さらにこのエピタ
キシャル層２の表面を、当該エピタキシャル層２が残る
ように鏡面研磨することで鏡面研磨面３を形成し、超高
品質の半導体ウェハ４を得るところまでは、上述の図２
のフローチャートと共通である。
は、バルクウェハ１の主面に対してエピタキシャル成長
によりエピタキシャル層２を形成し、さらにこのエピタ
キシャル層２の表面を、当該エピタキシャル層２が残る
ように鏡面研磨することで鏡面研磨面３を形成し、超高
品質の半導体ウェハ４を得るところまでは、上述の図２
のフローチャートと共通である。
【００３０】そして、本実施の形態の半導体装置の製造
方法の場合には、超高品質の半導体ウェハ４に対して、
周知のフォトリソグラフィによる回路パターン形成等を
行うウェハプロセスを実行し、所定の半導体回路パター
ンを形成した後（ステップ１１３）、半導体ウェハ４を
個々のペレット毎に分割するダイシング工程（ステップ
１１４）、ペレットボンディングやワイヤボンディング
等のボンディング工程（ステップ１１５）、ペレットの
封止を行うパッケージング工程（ステップ１１６）、図
示しない出荷前テスト等を実行して、所望の半導体装置
として出荷する。
方法の場合には、超高品質の半導体ウェハ４に対して、
周知のフォトリソグラフィによる回路パターン形成等を
行うウェハプロセスを実行し、所定の半導体回路パター
ンを形成した後（ステップ１１３）、半導体ウェハ４を
個々のペレット毎に分割するダイシング工程（ステップ
１１４）、ペレットボンディングやワイヤボンディング
等のボンディング工程（ステップ１１５）、ペレットの
封止を行うパッケージング工程（ステップ１１６）、図
示しない出荷前テスト等を実行して、所望の半導体装置
として出荷する。
【００３１】ここで、ステップ１１２のウェハプロセス
において、半導体装置としてたとえば、ＭＯＳデバイス
を形成する場合、その領域である半導体ウェハ４の主面
にＣＯＰ欠陥があると酸化膜との界面にリーク不良等を
起こす可能性がある。また、ヘイズに代表されるような
主面のラフネスの影響によりゲート酸化膜バラツキ等の
不良が起こるため歩留低下につながる。
において、半導体装置としてたとえば、ＭＯＳデバイス
を形成する場合、その領域である半導体ウェハ４の主面
にＣＯＰ欠陥があると酸化膜との界面にリーク不良等を
起こす可能性がある。また、ヘイズに代表されるような
主面のラフネスの影響によりゲート酸化膜バラツキ等の
不良が起こるため歩留低下につながる。
【００３２】それに対して、本実施の形態の半導体ウェ
ハ４は、その主面にエピタキシャル層２が形成されてい
るためデバイス形成領域のＣＯＰ欠陥がなく、かつ、そ
の主面は高度に平坦な鏡面研磨面３となっているため表
面ラフネスが小さく、前述のような主面のラフネス等に
起因する不良発生がなく、デバイスの歩留向上が可能で
ある。
ハ４は、その主面にエピタキシャル層２が形成されてい
るためデバイス形成領域のＣＯＰ欠陥がなく、かつ、そ
の主面は高度に平坦な鏡面研磨面３となっているため表
面ラフネスが小さく、前述のような主面のラフネス等に
起因する不良発生がなく、デバイスの歩留向上が可能で
ある。
【００３３】なお、上述の各実施の形態では、バルクウ
ェハ１を得るまでに、ステップ１０７の主面側の鏡面研
磨を行っているが、最終的にＣＯＰ欠陥がなく、表面ラ
フネス（ヘイズ）が小さければ問題ないのでバルクウェ
ハ１の製造過程におけるいくつかの工程は必要に応じて
省略してもよい。
ェハ１を得るまでに、ステップ１０７の主面側の鏡面研
磨を行っているが、最終的にＣＯＰ欠陥がなく、表面ラ
フネス（ヘイズ）が小さければ問題ないのでバルクウェ
ハ１の製造過程におけるいくつかの工程は必要に応じて
省略してもよい。
【００３４】たとえば、図４のフローチャートに例示さ
れる半導体ウェハの製造工程や、図５のフローチャート
に例示される半導体装置の製造工程、において、バルク
ウェハ１の製造工程を、ラッピング工程（ステップ１０
５）またはエッチング工程（ステップ１０６）までに省
略する（すなわちバルクウェハ１の主面を鏡面研磨しな
い）。そして、ラッピング工程（ステップ１０５）また
はエッチング工程（ステップ１０６）までの表面にエピ
タキシャル層２を成長させ、エピタキシャル層２の表面
をエピタキシャル層２を残して仕上げ研磨、超仕上げ研
磨により鏡面研磨し鏡面研磨面３とする。
れる半導体ウェハの製造工程や、図５のフローチャート
に例示される半導体装置の製造工程、において、バルク
ウェハ１の製造工程を、ラッピング工程（ステップ１０
５）またはエッチング工程（ステップ１０６）までに省
略する（すなわちバルクウェハ１の主面を鏡面研磨しな
い）。そして、ラッピング工程（ステップ１０５）また
はエッチング工程（ステップ１０６）までの表面にエピ
タキシャル層２を成長させ、エピタキシャル層２の表面
をエピタキシャル層２を残して仕上げ研磨、超仕上げ研
磨により鏡面研磨し鏡面研磨面３とする。
【００３５】このようにすることで、バルクウェハ１の
製造工程を減らすことができ、製造工程の削減により、
ＣＯＰ等のｇｒｏｗｎ−ｉｎ欠陥がなく、かつヘイズ等
の表面ラフネスのない超高品質の半導体ウェハ４をより
安価に製造でき、超高品質の半導体ウェハ４の製造工程
における製造原価の低減を実現できる。さらに、この超
高品質の半導体ウェハ４を用いる半導体装置の製造工程
における半導体装置の製造原価の低減を実現できる。
製造工程を減らすことができ、製造工程の削減により、
ＣＯＰ等のｇｒｏｗｎ−ｉｎ欠陥がなく、かつヘイズ等
の表面ラフネスのない超高品質の半導体ウェハ４をより
安価に製造でき、超高品質の半導体ウェハ４の製造工程
における製造原価の低減を実現できる。さらに、この超
高品質の半導体ウェハ４を用いる半導体装置の製造工程
における半導体装置の製造原価の低減を実現できる。
【００３６】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００３７】たとえば、上述の説明では、バルクウェハ
の主面に形成されたエピタキシャル層等の薄膜の平坦化
方法として鏡面研磨を用いる場合を例示したが、薄膜を
残して平坦化できるのであれば、鏡面研磨に限らず、種
々の平坦化方法を用いることができる。
の主面に形成されたエピタキシャル層等の薄膜の平坦化
方法として鏡面研磨を用いる場合を例示したが、薄膜を
残して平坦化できるのであれば、鏡面研磨に限らず、種
々の平坦化方法を用いることができる。
【００３８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３９】本発明の半導体ウェハの製造方法によれ
ば、ＣＯＰのようなｇｒｏｗｎ−ｉｎ欠陥の発生がな
く、かつ、表面ラフネスが非常に小さい半導体ウェハを
提供することができる、という効果が得られる。
ば、ＣＯＰのようなｇｒｏｗｎ−ｉｎ欠陥の発生がな
く、かつ、表面ラフネスが非常に小さい半導体ウェハを
提供することができる、という効果が得られる。
【００４０】また、ＭＯＳデバイスの基板として用いた
ときにリーク不良やゲート酸化膜バラツキ等の不良が減
少し、デバイスの歩留向上を実現することが可能な半導
体ウェハを提供することができる、という効果が得られ
る。
ときにリーク不良やゲート酸化膜バラツキ等の不良が減
少し、デバイスの歩留向上を実現することが可能な半導
体ウェハを提供することができる、という効果が得られ
る。
【００４１】本発明の半導体装置の製造方法によれば、
ＭＯＳデバイス等の半導体装置の歩留向上による原価低
減を実現することができる、という効果が得られる。
ＭＯＳデバイス等の半導体装置の歩留向上による原価低
減を実現することができる、という効果が得られる。
【００４２】また、本発明の半導体装置の製造方法によ
れば、外観検査装置の性能評価や機能調整を迅速かつ高
精度に行うことで、半導体装置の製造工程におけるスル
ープットや歩留りを向上させることができる、という効
果が得られる。
れば、外観検査装置の性能評価や機能調整を迅速かつ高
精度に行うことで、半導体装置の製造工程におけるスル
ープットや歩留りを向上させることができる、という効
果が得られる。
【図１】（ａ）〜（ｄ）は、本発明の半導体ウェハの製
造方法の実施の形態の一例を工程順に例示した略断面図
である。
造方法の実施の形態の一例を工程順に例示した略断面図
である。
【図２】本発明の一実施の形態である半導体ウェハの製
造方法の各工程を示すフローチャートである。
造方法の各工程を示すフローチャートである。
【図３】本発明の半導体装置の製造方法の実施の形態の
各工程を示すフローチャートである。
各工程を示すフローチャートである。
【図４】本発明の半導体ウェハの製造方法の変形例を示
すフローチャートである。
すフローチャートである。
【図５】本発明の半導体装置の製造方法の実施の形態の
変形例を示すフローチャートである。
変形例を示すフローチャートである。
【図６】本発明の一実施の形態である半導体ウェハの製
造方法および半導体装置の製造方法の作用を示す線図で
ある。
造方法および半導体装置の製造方法の作用を示す線図で
ある。
１ バルクウェハ ２ エピタキシャル層 ３ 鏡面研磨面 ４ 超高品質の半導体ウェハ １０１〜１１２ 半導体ウェハの製造工程の処理ステッ
プ １０１〜１１１，１１３〜１１６ 半導体装置の製造工
程の処理ステップ
プ １０１〜１１１，１１３〜１１６ 半導体装置の製造工
程の処理ステップ
Claims (8)
- 【請求項１】 半導体基板の一主面に半導体薄膜を形成
する第１の工程と、前記薄膜の表面を平坦化する第２の
工程と、を含むことを特徴とする半導体ウェハの製造方
法。 - 【請求項２】 請求項１記載の半導体ウェハの製造方法
において、前記第１の工程で前記半導体基板に形成され
る前記薄膜はエピタキシャル層であり、前記第２の工程
では、前記エピタキシャル層の表面を鏡面研磨すること
で平坦化することを特徴とする半導体ウェハの製造方
法。 - 【請求項３】 請求項１または２記載の半導体ウェハの
製造方法において、前記半導体基板は、少なくとも、半
導体単結晶からなるインゴットを製造する単結晶引上げ
工程と、前記インゴットの外形を整形するとともに結晶
方位を特定する目印を加工する外形整形工程と、前記イ
ンゴットから複数の基板を切り出すスライス工程と、切
り出された前記基板の外周部を整形するベベリング工程
と、前記基板の両面を研磨するラッピング工程と、前記
基板の表面をエッチングするエッチング工程と、前記基
板の一主面を鏡面研磨する鏡面研磨工程と、を経て得ら
れたものであることを特徴とする半導体ウェハの製造方
法。 - 【請求項４】 請求項３記載の半導体ウェハの製造方法
において、前記ラッピング工程よりも後の工程、または
前記エッチング工程よりも後の工程を省略して得られた
前記半導体基板に対して、前記エピタキシャル層の形成
および前記エピタキシャル層の鏡面研磨を行うことを特
徴とする半導体ウェハの製造方法。 - 【請求項５】 半導体基板の一主面に半導体薄膜を形成
した後、前記薄膜の表面を平坦化して得られた半導体ウ
ェハを用いてウェハプロセスを実行することにより、前
記半導体ウェハの前記一主面側に半導体装置を形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、前記薄膜はエピタキシャル層であることを特徴
とする半導体装置の製造方法。 - 【請求項７】 請求項５記載の半導体装置の製造方法に
おいて、前記半導体装置はＭＯＳデバイスであることを
特徴とする半導体装置の製造方法。 - 【請求項８】 請求項５記載の半導体装置の製造方法に
おいて、前記半導体基板の一主面に前記薄膜を形成した
後、前記薄膜の表面を平坦化して得られた前記半導体ウ
ェハを、前記ウェハプロセスにおいて必要に応じて実行
される異物検査工程の標準ウェハとして用いることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11044270A JP2000243699A (ja) | 1999-02-23 | 1999-02-23 | 半導体ウェハの製造方法および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11044270A JP2000243699A (ja) | 1999-02-23 | 1999-02-23 | 半導体ウェハの製造方法および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243699A true JP2000243699A (ja) | 2000-09-08 |
Family
ID=12686835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11044270A Pending JP2000243699A (ja) | 1999-02-23 | 1999-02-23 | 半導体ウェハの製造方法および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000243699A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281140B1 (en) * | 2000-06-12 | 2001-08-28 | Taiwan Semiconductor Manufacturing Company | Method of reducing the roughness of a gate insulator layer after exposure of the gate insulator layer to a threshold voltage implantation procedure |
| JP2010045362A (ja) * | 2004-06-11 | 2010-02-25 | Soi Tec Silicon On Insulator Technologies | ウェーハおよびウェーハの製造方法 |
| WO2010128671A1 (ja) * | 2009-05-08 | 2010-11-11 | 株式会社Sumco | シリコンエピタキシャルウェーハの製造方法 |
-
1999
- 1999-02-23 JP JP11044270A patent/JP2000243699A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281140B1 (en) * | 2000-06-12 | 2001-08-28 | Taiwan Semiconductor Manufacturing Company | Method of reducing the roughness of a gate insulator layer after exposure of the gate insulator layer to a threshold voltage implantation procedure |
| JP2010045362A (ja) * | 2004-06-11 | 2010-02-25 | Soi Tec Silicon On Insulator Technologies | ウェーハおよびウェーハの製造方法 |
| WO2010128671A1 (ja) * | 2009-05-08 | 2010-11-11 | 株式会社Sumco | シリコンエピタキシャルウェーハの製造方法 |
| JP2010263095A (ja) * | 2009-05-08 | 2010-11-18 | Sumco Corp | シリコンエピタキシャルウェーハの製造方法 |
| US8999061B2 (en) | 2009-05-08 | 2015-04-07 | Sumco Corporation | Method for producing silicon epitaxial wafer |
| DE112010002274B4 (de) * | 2009-05-08 | 2020-02-13 | Sumco Corp. | Verfahren zur Herstellung eines Siliziumepitaxialwafers |
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