JPH09251934A - 半導体集積回路装置の製造方法および半導体ウエハ - Google Patents
半導体集積回路装置の製造方法および半導体ウエハInfo
- Publication number
- JPH09251934A JPH09251934A JP6070296A JP6070296A JPH09251934A JP H09251934 A JPH09251934 A JP H09251934A JP 6070296 A JP6070296 A JP 6070296A JP 6070296 A JP6070296 A JP 6070296A JP H09251934 A JPH09251934 A JP H09251934A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- semiconductor wafer
- semiconductor
- manufacturing
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【課題】 両面ミラーウエハの表裏を容易に判別する方
法を提供する。 【解決手段】 インゴットから切り出した半導体ウエハ
１に面取り加工を施す際、表側と裏側とで面取り角度を
異ならせる。
法を提供する。 【解決手段】 インゴットから切り出した半導体ウエハ
１に面取り加工を施す際、表側と裏側とで面取り角度を
異ならせる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、両面を鏡面研磨した半導体
ウエハに適用して有効な技術に関するものである。
置の製造技術に関し、特に、両面を鏡面研磨した半導体
ウエハに適用して有効な技術に関するものである。
【０００２】
【従来の技術】シリコン単結晶のインゴットからスライ
スされた半導体ウエハは、ラッピング（またはグライン
ディング）と面取り工程とを経た後、ポリシング工程で
鏡面（ミラー）ウエハに加工され、その後、所定のＬＳ
Ｉを形成するためのウエハプロセスに投入される。
スされた半導体ウエハは、ラッピング（またはグライン
ディング）と面取り工程とを経た後、ポリシング工程で
鏡面（ミラー）ウエハに加工され、その後、所定のＬＳ
Ｉを形成するためのウエハプロセスに投入される。
【０００３】従来、ウエハのポリシング（鏡面研磨）加
工は、ウエハの片面にだけ施されてきたが、近年、ウエ
ハの平坦度やウエハ表面の清浄度に対する要求が一層き
びしくなっていることから、両面を鏡面研磨した、いわ
ゆる両面ミラーウエハの導入が検討されている。
工は、ウエハの片面にだけ施されてきたが、近年、ウエ
ハの平坦度やウエハ表面の清浄度に対する要求が一層き
びしくなっていることから、両面を鏡面研磨した、いわ
ゆる両面ミラーウエハの導入が検討されている。
【０００４】
【発明が解決しようとする課題】前記両面ミラーウエハ
を量産ラインで使用する場合は、ウエハのハンドリング
時にウエハの表裏が容易に判別できなければならない。
を量産ラインで使用する場合は、ウエハのハンドリング
時にウエハの表裏が容易に判別できなければならない。
【０００５】ウエハの表裏を判別するには、例えばオリ
エンテーションフラット（オリフラ）部の曲率をウエハ
の表側と裏側とで非対称にしたり、ウエハの裏面にエッ
チングでマーキングを施したりするなどの方法が考えら
れる。
エンテーションフラット（オリフラ）部の曲率をウエハ
の表側と裏側とで非対称にしたり、ウエハの裏面にエッ
チングでマーキングを施したりするなどの方法が考えら
れる。
【０００６】しかし、前者の方法は曲率差の視認が容易
でなく、後者の方法はウエハに歪みや熱応力転位が発生
して素子特性に悪影響を及ぼす虞れがある。また、ウエ
ハにマーキングを施す工程を追加することは、ウエハプ
ロセス投入前の工程が煩雑化することを意味し、ウエハ
のコスト上昇につながる。
でなく、後者の方法はウエハに歪みや熱応力転位が発生
して素子特性に悪影響を及ぼす虞れがある。また、ウエ
ハにマーキングを施す工程を追加することは、ウエハプ
ロセス投入前の工程が煩雑化することを意味し、ウエハ
のコスト上昇につながる。
【０００７】本発明の目的は、半導体ウエハの表裏を容
易に判別することのできる技術を提供することにある。
易に判別することのできる技術を提供することにある。
【０００８】本発明の他の目的は、ウエハプロセス投入
前の工程を煩雑化することなく、上記目的を達成するこ
とのできる技術を提供することにある。
前の工程を煩雑化することなく、上記目的を達成するこ
とのできる技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】本発明は、両面を鏡面研磨した半導体ウエ
ハに素子を形成する工程に先立って、ウエハの表面側の
面取り角度と裏面側の面取り角度を異ならせておくこと
により、表裏の判別を容易にするものである。
ハに素子を形成する工程に先立って、ウエハの表面側の
面取り角度と裏面側の面取り角度を異ならせておくこと
により、表裏の判別を容易にするものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳細に説明する。
を用いて詳細に説明する。
【００１３】図１は、ウエハプロセス投入前の半導体ウ
エハ（表面側）を示す平面図、図２は、図１のII−II'
線に沿った半導体ウエハの拡大断面図である。
エハ（表面側）を示す平面図、図２は、図１のII−II'
線に沿った半導体ウエハの拡大断面図である。
【００１４】この半導体ウエハ１は、表側と裏側とを鏡
面研磨（ポリシング）した両面ミラーウエハであり、そ
の外周部には面取り加工が施されている。図２に示すよ
うに、この半導体ウエハ１の特徴は、表側の面取り角度
（θa)と裏側の面取り角度（θb)を異ならせたことにあ
る。表側の面取り角度（θa)は、例えば２２度（°）で
あり、裏側の面取り角度（θb)は、例えば１１度であ
る。
面研磨（ポリシング）した両面ミラーウエハであり、そ
の外周部には面取り加工が施されている。図２に示すよ
うに、この半導体ウエハ１の特徴は、表側の面取り角度
（θa)と裏側の面取り角度（θb)を異ならせたことにあ
る。表側の面取り角度（θa)は、例えば２２度（°）で
あり、裏側の面取り角度（θb)は、例えば１１度であ
る。
【００１５】この半導体ウエハ１を得るには、図３に示
すように、まずシリコン単結晶のインゴットをダイヤモ
ンド砥石でスライスした後、両面をラッピング（または
グラインディング）し、次いでウエハのハンドリング時
に微少欠け（チッピング）が生じるのを防ぐために面取
り加工を施す。このとき、前述したように、表側と裏側
とで面取り角度を異ならせておく。その後、両面ポリシ
ング工程を経た半導体ウエハ１は、所定のＬＳＩを形成
するためのウエハプロセスに投入される。このウエハプ
ロセスにおいて、半導体ウエハ１は、面取り部の外観形
状の違いにより、その表裏を容易に判別することができ
るので、表裏面を逆にセットするなどといったハンドリ
ングミスを確実に防止することができる。
すように、まずシリコン単結晶のインゴットをダイヤモ
ンド砥石でスライスした後、両面をラッピング（または
グラインディング）し、次いでウエハのハンドリング時
に微少欠け（チッピング）が生じるのを防ぐために面取
り加工を施す。このとき、前述したように、表側と裏側
とで面取り角度を異ならせておく。その後、両面ポリシ
ング工程を経た半導体ウエハ１は、所定のＬＳＩを形成
するためのウエハプロセスに投入される。このウエハプ
ロセスにおいて、半導体ウエハ１は、面取り部の外観形
状の違いにより、その表裏を容易に判別することができ
るので、表裏面を逆にセットするなどといったハンドリ
ングミスを確実に防止することができる。
【００１６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００１７】本発明は、シリコン単結晶からなる半導体
ウエハのみならず、ガリウムヒ素などの化合物半導体ウ
エハに適用することもできる。また、片面ミラーウエハ
に適用することもできる。
ウエハのみならず、ガリウムヒ素などの化合物半導体ウ
エハに適用することもできる。また、片面ミラーウエハ
に適用することもできる。
【００１８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００１９】本発明によれば、半導体ウエハ、特に両面
ミラーウエハの表裏を容易に判別することができるの
で、ウエハプロセスにおいて、半導体ウエハの表裏誤認
を確実に防止することができる。
ミラーウエハの表裏を容易に判別することができるの
で、ウエハプロセスにおいて、半導体ウエハの表裏誤認
を確実に防止することができる。
【００２０】また、従来から行われている面取り加工工
程で表裏の面取り角度を異ならせるので、ウエハプロセ
ス投入前の工程が煩雑化することもない。
程で表裏の面取り角度を異ならせるので、ウエハプロセ
ス投入前の工程が煩雑化することもない。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体ウエハの平面
図である。
図である。
【図２】図１のII−II' 線に沿った半導体ウエハの拡大
断面図である。
断面図である。
【図３】本発明の実施の形態である半導体ウエハの製造
方法を示すフロー図である。
方法を示すフロー図である。
１ 半導体ウエハ θa 表側の面取り角度 θb 裏側の面取り角度
Claims (5)
- 【請求項１】 表面側の面取り角度と裏面側の面取り角
度を異ならせた半導体ウエハを用いることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記半導体ウエハの両面を鏡面研磨す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法であって、前記半導体ウエハの一方の面
の面取り角度が２２度程度であり、他方の面の面取り角
度が１１度程度であることを特徴とする半導体集積回路
装置の製造方法。 - 【請求項４】 表面側の面取り角度と裏面側の面取り角
度を異ならせたことを特徴とする半導体ウエハ。 - 【請求項５】 請求項４記載の半導体ウエハであって、
両面が鏡面研磨されていることを特徴とする半導体ウエ
ハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6070296A JPH09251934A (ja) | 1996-03-18 | 1996-03-18 | 半導体集積回路装置の製造方法および半導体ウエハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6070296A JPH09251934A (ja) | 1996-03-18 | 1996-03-18 | 半導体集積回路装置の製造方法および半導体ウエハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09251934A true JPH09251934A (ja) | 1997-09-22 |
Family
ID=13149895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6070296A Pending JPH09251934A (ja) | 1996-03-18 | 1996-03-18 | 半導体集積回路装置の製造方法および半導体ウエハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09251934A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001073831A1 (fr) * | 2000-03-29 | 2001-10-04 | Shin-Etsu Handotai Co., Ltd. | Procede d'obtention de tranches de silicium ou de soi et tranches ainsi obtenues |
| JP2002334855A (ja) * | 2001-05-10 | 2002-11-22 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US6583029B2 (en) | 2000-03-29 | 2003-06-24 | Shin-Etsu Handotai Co., Ltd. | Production method for silicon wafer and SOI wafer, and SOI wafer |
| WO2003060965A1 (fr) * | 2002-01-11 | 2003-07-24 | Nikko Materials Co., Ltd. | Plaquette a semi-conducteurs et son procede de fabrication |
| JPWO2010035510A1 (ja) * | 2008-09-29 | 2012-02-23 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
| JP2020145272A (ja) * | 2019-03-05 | 2020-09-10 | トヨタ自動車株式会社 | 半導体ウエハ |
-
1996
- 1996-03-18 JP JP6070296A patent/JPH09251934A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001073831A1 (fr) * | 2000-03-29 | 2001-10-04 | Shin-Etsu Handotai Co., Ltd. | Procede d'obtention de tranches de silicium ou de soi et tranches ainsi obtenues |
| US6583029B2 (en) | 2000-03-29 | 2003-06-24 | Shin-Etsu Handotai Co., Ltd. | Production method for silicon wafer and SOI wafer, and SOI wafer |
| KR100789205B1 (ko) * | 2000-03-29 | 2007-12-31 | 신에쯔 한도타이 가부시키가이샤 | 실리콘 웨이퍼 및 에스오아이 웨이퍼의 제조방법, 그리고그 에스오아이 웨이퍼 |
| JP2002334855A (ja) * | 2001-05-10 | 2002-11-22 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| WO2003060965A1 (fr) * | 2002-01-11 | 2003-07-24 | Nikko Materials Co., Ltd. | Plaquette a semi-conducteurs et son procede de fabrication |
| US6900522B2 (en) | 2002-01-11 | 2005-05-31 | Nikko Materials Co., Ltd. | Chamfered semiconductor wafer and method of manufacturing the same |
| JPWO2010035510A1 (ja) * | 2008-09-29 | 2012-02-23 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
| JP5569392B2 (ja) * | 2008-09-29 | 2014-08-13 | 株式会社Ｓｕｍｃｏ | シリコンウェーハの製造方法 |
| JP2020145272A (ja) * | 2019-03-05 | 2020-09-10 | トヨタ自動車株式会社 | 半導体ウエハ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4846915B2 (ja) | 貼り合わせウェーハの製造方法 | |
| US5756399A (en) | Process for making semiconductor wafer | |
| US5851924A (en) | Method for fabricating semiconductor wafers | |
| TW200300977A (en) | Dicing method using cleaved wafer | |
| US6933211B2 (en) | Semiconductor device whose semiconductor chip has chamfered backside surface edges and method of manufacturing the same | |
| KR101645634B1 (ko) | 접합 웨이퍼의 제조 방법 | |
| JP3328193B2 (ja) | 半導体ウエーハの製造方法 | |
| US6234873B1 (en) | Semiconductor mirror-polished surface wafers and method for manufacturing the same | |
| JPH0624200B2 (ja) | 半導体デバイス用基板の加工方法 | |
| JPH09251934A (ja) | 半導体集積回路装置の製造方法および半導体ウエハ | |
| EP0860862B1 (en) | Method of manufacturing a bonding substrate | |
| TW200301931A (en) | Semiconductor wafer and method of manufacturing the same | |
| JP4492293B2 (ja) | 半導体基板の製造方法 | |
| JP2001144274A (ja) | 半導体基板の製造方法 | |
| JPH10209408A (ja) | Ｓｏｉ基板の製造方法 | |
| JPH05226305A (ja) | 張合せウェハの製造方法 | |
| JP2001076981A (ja) | 半導体ウェーハおよびその製造方法 | |
| JPH01201922A (ja) | ウェハーの製造方法 | |
| JPS6058579B2 (ja) | 半導体ウエ−ハの製造方法 | |
| JP2010040549A (ja) | 半導体ウェーハ及びその製造方法 | |
| JP5515253B2 (ja) | 半導体ウェーハの製造方法 | |
| JP2003151939A (ja) | Ｓｏｉ基板の製造方法 | |
| JP3996557B2 (ja) | 半導体接合ウエーハの製造方法 | |
| JP4959878B2 (ja) | ウエファの製造方法 | |
| JP2001230166A (ja) | 半導体基板およびその製造方法 |