JP4959878B2 - ウエファの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にウエファの薄膜化を実現する半導体装置の製造方法に関する。
【0002】
【従来の技術】
現在主流となっているウエファ仕上げ厚は150μm程度であるが、高効率、低ロスの半導体素子を形成するために、ウエファの薄膜化が望まれている。例えばトランジスタはパッケージ厚が500μm以下にするため、形成される素子部分の厚みや、ボンディングワイヤの高さなどを考慮するとウエファの薄膜化は必須となる。
【0003】
図3に従来の半導体装置の製造方法を仕上げ厚150μm以上のウエファを例に示す。
【0004】
図3(A)は、入荷時のウエファ断面図である。ウエファ11は、厚みが725μm程度で、側面が放物線に近い形状に面取りされている。この面取りは、半導体素子形成工程でウエファをハンドリングする際に角の部分から欠けたり、熱処理などで側面部分から結晶欠陥が入るのを避けるために施され、ウエファ表面では角度αが10〜25度で、長さが100〜500μm程度に研削され、ウエファ裏面では角度βが10〜25度で、長さが100〜700μm程度に研削されている。以後、図3(A)に示すようにウエファ11表面の面取りの長さを面取り量12と示す。
【0005】
この面取り量12はウエファ11上に半導体素子を形成後、B/G工程でウエファ11の厚みを150μm以上に仕上げる場合には特に問題はない。
【0006】
図3(B)は、鏡面研磨(CMP:Chemical Mechanical Polishing)後のウエファを示す。半導体素子を形成する前に傷や汚れ及び微小なシリコン欠陥を除くためウエファ11表面を化学機械的に研磨して鏡面仕上げする。これにより厚み30〜130μm程度のMP研磨部15が除去される。
【0007】
図3(C)は、エピタキシャル層を形成したウエファ11を示す。ウエファ11を900℃程度の高温雰囲気に晒し、シリコンとSiH2CL2(ジクロールシラン)を反応させてウエファ11表面にシリコン成長によるエピタキシャル層16を50〜60μm成長させる。
【0008】
このとき、ウエファ周端部17でも、ウエファ11の形状に沿ってエピタキシャル層16が形成される。ウエファ11は、入荷してからエピタキシャル層16形成まで、10〜50μm程度の鏡面研磨しかされておらず、図3(C)からも明らかなように面取りの形状も入荷時と変わらず、その斜面ではエピタキシャル層のダレが発生する。
【0009】
その後、エピタキシャル層16には、不純物拡散および熱処理、フォトレジストによるパターン形成などの工程を経てウエファ11表面に半導体素子が形成される。
【0010】
図3(D)は素子形成後のウエファ11を示す。ウエファ11表面の半導体素子が形成された面に表面保護シート18を張り、ウエファ11を裏返してウエファ11裏面をB/G研削する。研削するB/G研削部19の厚みにより例えば150μm等所望の厚みのウエファ11を仕上げる。
【0011】
【発明が解決しようとする課題】
従来の技術では、ウエファ11のハンドリングや熱処理などによる欠陥からの割れを防ぐ面取り量12は、エピタキシャル層16形成前でも100〜500μmであった。この面取り量12は、ウエファ仕上げ厚が150μm以上の製品に関しては問題がなかったが、市場要求であるウエファの薄膜化を進めると、問題がでることが判った。
【0012】
これは、ウエファ周端部17では、面取りされたウエファの形状に沿って形成されるエピタキシャル層16がダレるため、表面保護シート18とエピタキシャル層16の間に隙間ができる。更に、ウェファ周端部17でエピタキシャル層16が王冠のように突起する場合もあり、表面保護シート18との密着性が悪くなる。更に、エピタキシャル層16のダレにより、ウエファ周端部が反った形状となり、表面保護シート18やウエファに隙間ができる。この隙間に研削屑排出用の水が侵入し、更に研削砥石の圧力によりウエファ周端部17が振動を起こし、ウエファ11の強度が不足するためである。従来のようにウエファ11の仕上げ厚みが150μm程度であればこのウエファ11の強度不足は影響がなかったが、市場要求に応えて高効率、低ロスのウエファとするため仕上げ厚みを150μm以下にすると、ウエファの厚みに対して、ウエファの強度不足が大きく影響し、ウエファ割れが多発することが判った。
【0013】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、表面と裏面を有し、裏面が周部端部から100〜700μmの長さで研削されて側面が放物線に近い形状に面取りされたウエファを準備し、該ウエファの表面をグラインディング研削する工程と、前記グラインディング研削に引き続き前記ウエファの表面を鏡面研磨して該ウエファの周部端部の表面の面取り量を10〜50μmにする工程と、前記ウエファの表面にエピタキシャル層を形成する工程と、前記ウエファの表面に半導体素子領域を形成後前記ウエファの裏面をB/G研削して該ウエファを120μm〜150μmの仕上げ厚みにする工程とを具備することを特徴とし、エピタキシャル層形成前の研削量を従来より多くすることにより、面取り量を低減し、ウエファ周端部でのエピタキシャル層のダレを低減するものである。エピタキシャル層は30μm以下に形成されており、エピタキシャル層のダレおよびクラウン突起の発生をより低減し、表面保護シートとの密着性が向上する。また、エピタキシャル層のダレによるウエファ周端部での反りも抑制できるため、表面保護シートや、ウエファの間の隙間が低減できる。つまり、研削屑排出用の水の侵入や研削砥石の圧力によりウエファ周端部がばたつかず、十分なウエファ強度を確保できる。これにより、ウエファの薄膜化を進めてもウエファ割れを抑制できる半導体装置の製造方法を提供できるものである。
【0014】
【発明の実施の形態】
本発明の実施の形態を図1を参照して説明する。
【0015】
本発明の半導体装置の製造方法は、ウエファ表面を研削して該ウエファ周端部の面取り量を仕入れ時の半分以下まで縮小する工程と、ウエファ表面を鏡面研磨して面取り量をさらに縮小して仕入れ時の1/10程度にする工程と、ウエファ表面にエピタキシャル層を形成する工程と、ウエファ表面に半導体素子領域を形成後ウエファの裏面をB/G研削してウエファを所望の仕上げ厚みにする工程とから構成される。
【0016】
図1(A)および図1(B)は、本発明の第1の工程であり、第1の特徴となる工程である、ウエファ表面を研削して該ウエファ周部端部の面取り量を仕入れ時の半分以下まで縮小する工程を示す。
【0017】
図1(A)は、入荷時のウエファ断面図である。ウエファ1は、厚みが725μm程度で、側面が放物線に近い形状に面取りされている。この面取りは、半導体素子形成工程でウエファをハンドリングする際に角の部分から欠けたり、熱処理などで側面部分から結晶欠陥が入るのを避けるために施され、ウエファ1表面では角度αが10〜25度で、長さが100〜500μm程度に研削され、ウエファ1裏面では角度βが10〜25度で、長さが100〜700μm程度に研削されている。以後、図1(A)に示すようにウエファ1表面の面取りの長さを面取り量2と示す。
【0018】
図1(B)にはグラインディング研削時のウエファ1を示す。入荷後のウエファ1裏面を保護テープで保護し、表面をグラインディング研削する。約20〜100μmのグラインディング研削部4が除かれるので、これにより100〜500μmあった面取り量2が30〜80μmになる。
【0019】
図1(C)は本発明の第2の工程である、ウエファ表面を鏡面研磨して前記面取り量をさらに縮小して仕入れ時の1/10程度にする工程を示す。半導体素子を形成する前に傷や汚れを除くためウエファ1表面を化学機械的に研磨(CMP:Chemical Mechanical Polishing)して鏡面仕上げする。これにより10〜30μm程度の厚みの鏡面研磨部5が除去され、面取り量2もさらに縮小して仕入れ時の1/10程度、つまり10〜50μm程度となる。
【0020】
図1(D)は本発明の第3の工程である、ウエファ表面にエピタキシャル層を形成する工程を示す。本工程は、本発明の第2の特徴となる工程であり、ウエファ1を900℃程度の高温雰囲気に晒し、シリコンとSiH2CL2(ジクロールシラン)を反応させてウエファ1表面にシリコン成長によるエピタキシャル層6を30μm以下に成長させる。
【0021】
このとき、ウエファ1の面取り量2が10〜50μmの少量であり、エピタキシャル層6の成長量も30μm以下であるため、ウエファ周端部7でのエピタキシャル層6のダレを従来よりも大幅に抑制でき、ダレによる反りを抑制できる。また、この厚みであれば、エピタキシャル層6が王冠のように突起するクラウン突起が発生してもその後の不純物拡散、フォトレジストによるパターン形成などで問題にはならなくなる。
【0022】
図1(E)は本発明の第4の工程である、前記ウエファ表面に半導体素子領域を形成後前記ウエファの裏面をB/G研削して該ウエファを所望の仕上げ厚みにする工程を示す。ウエファ1は、不純物拡散および熱処理、フォトレジストによるパターン形成などの工程を経て、ウエファ1表面に半導体素子が形成される。
【0023】
ウエファ1表面の半導体素子が形成された面には表面保護シート8を張り、ウエファ1を裏返してウエファ1裏面をB/G研削する。研削するB/G研削部9の厚みにより所望の厚みのウエファ1を仕上げる。
【0024】
このとき、エピタキシャル層6は従来と比較してウエファ周端部7のダレが大幅に抑制され、また、クラウン突起も半導体素子形成工程で問題の無い程度に取り除かれている。これにより、表面保護シート8との密着性がよくなり、ほぼウエファ周端部まで密着するようになる。更に、ウエファ周端部7でのエピタキシャル層6のダレによる反りも大幅に低減されているので、ウエファ周端部の表面保護シートやウエファの隙間に研削屑排出用の水の侵入を防ぐことができ、研削砥石の圧力がかかってもウエファ周端部7のばたつきが低減できるため、ウエファの強度が保てる。つまり、市場要求に応えてウエファを薄膜化し、150μm以下の仕上げ厚みにする場合でも十分なウエファ強度があるので、ウエファ割れを起こすことが無くなる。
【0025】
図2にはウエファの仕上げ厚みと面取り量2の関係を示す。これによれば、従来面取り量が100μm以上のウエファについてウエファ仕上げ厚みを130μmとすると不良の発生が12.6%であったが、本発明の製造方法により、面取り量を10μm〜50μmにするとウエファ仕上げ厚みを120μmまで薄くしても不良が検出されないことが判った。面取り量2を0にすると、ハンドリングの際や熱処理等でウエファに欠陥が生じやすく、又マスク合わせでマスクに傷をつけてしまう問題があるため、これらを考慮して、本発明の実施の形態では従来よりも面取り量2を低減し、10〜50μmとすることでウエファの薄膜化を進めても不良が低減する半導体装置の製造方法を実現した。
【0026】
【発明の効果】
本発明の製造方法に依れば、入荷後のウエファに研削および鏡面研磨を施してウエファ表面の面取り量を入荷時の1/10程度まで縮小し、且つエピタキシャル層を30μm以下にすることにより、ウエファ周端部におけるエピタキシャル層のダレおよびクラウン突起の影響を抑制できる。ダレの量を大幅に抑制し、クラウン突起が発生してもその後の製造工程において問題とならない程度に抑制できる。つまり、ウエファ仕上げ厚みに加工するB/G研削時の表面保護シートとの密着性が高まり、ダレによるウエファ周端部での反りが低減できるため、ウエファ周端部での表面保護シートやウエファの隙間が抑制でき、研削屑排出用の水の侵入を防げる。水の侵入がなければ研削砥石の圧力がかかってもウエファ周端部の振動を低減でいるためウエファ強度が低下しなくなるものである。つまり、製品を市場要求に応えた高効率、低ロスのウエファを提供するため、120μm以下まで薄膜化しても、ウエファ不良を起こさない半導体装置の製造方法を提供できる。
【0027】
具体的には従来の面取り量100μmでは、ウエファ仕上げ厚み130μmでで12.6%の不良率を検出していたが、面取り量を10〜50μmにすることにより、ウエファ仕上げ厚みを120μmまで薄くしても不良率が検出されない結果が得られている。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法を説明する断面図である。
【図2】本発明の半導体装置を説明する特性図である。
【図3】従来の半導体装置の製造方法を説明する断面図である。
Claims (4)
- 表面と裏面を有し、裏面が周部端部から100〜700μmの長さで研削されて側面が放物線に近い形状に面取りされたウエファを準備し、該ウエファの表面をグラインディング研削する工程と、
前記グラインディング研削に引き続き前記ウエファの表面を鏡面研磨して該ウエファの周部端部の表面の面取り量を10〜50μmにする工程と、
前記ウエファの表面にエピタキシャル層を形成する工程と、
前記ウエファの表面に半導体素子領域を形成後前記ウエファの裏面をB/G研削して該ウエファを120μm〜150μmの仕上げ厚みにする工程とを具備することを特徴とするウエファの製造方法。 - 前記B/G研削時に前記ウエファの表面に貼り付ける表面保護シートがほぼウエファ周端部まで密着することを特徴とする請求項1に記載のウエファの製造方法。
- 前記ウエファの表面に対する前記面取りの角度は10〜25度であることを特徴とする請求項1に記載のウエファの製造方法。
- 前記ウエファの裏面に対する前記面取りの角度は10〜25度であることを特徴とする請求項1に記載のウエファの製造方法。
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