JP2002334855A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】高効率、低ロスの半導体装置を製造するために
ウエファの薄膜化が進められているが、面取り量が１０
０〜５００μｍのウエファにエピタキシャル層を形成す
ると、ウエファ周端部で面取り部分に沿ってエピタキシ
ャル層が放物線状にだれてしまう。１５０μｍ以下のウ
エファ厚に仕上げる場合にだれの部分で表面保護シート
とウエファの間に隙間ができ、強度が不充分となるので
ウエファ割れの原因になる。 【解決手段】本発明は入荷後のウエファをグラインディ
ング研削し、その後ミラーポリッシュを施して面取り量
を１０〜５０μｍまで縮小し、且つエピタキシャル層を
３０μｍ以下に形成するもので、これによりウエファ周
端部のエピタキシャル層によるダレやクラウン突起の影
響を抑制でき、素子形成後にＢ／Ｇ研削する場合に十分
な強度があるのでウエファの薄膜化に寄与できる。
ウエファの薄膜化が進められているが、面取り量が１０
０〜５００μｍのウエファにエピタキシャル層を形成す
ると、ウエファ周端部で面取り部分に沿ってエピタキシ
ャル層が放物線状にだれてしまう。１５０μｍ以下のウ
エファ厚に仕上げる場合にだれの部分で表面保護シート
とウエファの間に隙間ができ、強度が不充分となるので
ウエファ割れの原因になる。 【解決手段】本発明は入荷後のウエファをグラインディ
ング研削し、その後ミラーポリッシュを施して面取り量
を１０〜５０μｍまで縮小し、且つエピタキシャル層を
３０μｍ以下に形成するもので、これによりウエファ周
端部のエピタキシャル層によるダレやクラウン突起の影
響を抑制でき、素子形成後にＢ／Ｇ研削する場合に十分
な強度があるのでウエファの薄膜化に寄与できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特にウエファの薄膜化を実現する半導体装置
の製造方法に関する。
法に係り、特にウエファの薄膜化を実現する半導体装置
の製造方法に関する。
【０００２】
【従来の技術】現在主流となっているウエファ仕上げ厚
は１５０μｍ程度であるが、高効率、低ロスの半導体素
子を形成するために、ウエファの薄膜化が望まれてい
る。例えばトランジスタはパッケージ厚が５００μｍ以
下にするため、形成される素子部分の厚みや、ボンディ
ングワイヤの高さなどを考慮するとウエファの薄膜化は
必須となる。
は１５０μｍ程度であるが、高効率、低ロスの半導体素
子を形成するために、ウエファの薄膜化が望まれてい
る。例えばトランジスタはパッケージ厚が５００μｍ以
下にするため、形成される素子部分の厚みや、ボンディ
ングワイヤの高さなどを考慮するとウエファの薄膜化は
必須となる。
【０００３】図３に従来の半導体装置の製造方法を仕上
げ厚１５０μｍ以上のウエファを例に示す。
げ厚１５０μｍ以上のウエファを例に示す。
【０００４】図３（Ａ）は、入荷時のウエファ断面図で
ある。ウエファ１１は、厚みが７２５μｍ程度で、側面
が放物線に近い形状に面取りされている。この面取り
は、半導体素子形成工程でウエファをハンドリングする
際に角の部分から欠けたり、熱処理などで側面部分から
結晶欠陥が入るのを避けるために施され、ウエファ表面
では角度αが１０〜２５度で、長さが１００〜５００μ
ｍ程度に研削され、ウエファ裏面では角度βが１０〜２
５度で、長さが１００〜７００μｍ程度に研削されてい
る。以後、図３（Ａ）に示すようにウエファ１１表面の
面取りの長さを面取り量１２と示す。
ある。ウエファ１１は、厚みが７２５μｍ程度で、側面
が放物線に近い形状に面取りされている。この面取り
は、半導体素子形成工程でウエファをハンドリングする
際に角の部分から欠けたり、熱処理などで側面部分から
結晶欠陥が入るのを避けるために施され、ウエファ表面
では角度αが１０〜２５度で、長さが１００〜５００μ
ｍ程度に研削され、ウエファ裏面では角度βが１０〜２
５度で、長さが１００〜７００μｍ程度に研削されてい
る。以後、図３（Ａ）に示すようにウエファ１１表面の
面取りの長さを面取り量１２と示す。
【０００５】この面取り量１２はウエファ１１上に半導
体素子を形成後、Ｂ／Ｇ工程でウエファ１１の厚みを１
５０μｍ以上に仕上げる場合には特に問題はない。
体素子を形成後、Ｂ／Ｇ工程でウエファ１１の厚みを１
５０μｍ以上に仕上げる場合には特に問題はない。
【０００６】図３（Ｂ）は、鏡面研磨（ＣＭＰ：Chemic
al Mechanical Polishing）後のウエファを示す。半
導体素子を形成する前に傷や汚れ及び微小なシリコン欠
陥を除くためウエファ１１表面を化学機械的に研磨して
鏡面仕上げする。これにより厚み３０〜１３０μｍ程度
のＭＰ研磨部１５が除去される。
al Mechanical Polishing）後のウエファを示す。半
導体素子を形成する前に傷や汚れ及び微小なシリコン欠
陥を除くためウエファ１１表面を化学機械的に研磨して
鏡面仕上げする。これにより厚み３０〜１３０μｍ程度
のＭＰ研磨部１５が除去される。
【０００７】図３（Ｃ）は、エピタキシャル層を形成し
たウエファ１１を示す。ウエファ１１を900℃程度の高
温雰囲気に晒し、シリコンとＳｉＨ2ＣＬ2（ジクロール
シラン）を反応させてウエファ１１表面にシリコン成長
によるエピタキシャル層１６を５０〜６０μｍ成長させ
る。
たウエファ１１を示す。ウエファ１１を900℃程度の高
温雰囲気に晒し、シリコンとＳｉＨ2ＣＬ2（ジクロール
シラン）を反応させてウエファ１１表面にシリコン成長
によるエピタキシャル層１６を５０〜６０μｍ成長させ
る。
【０００８】このとき、ウエファ周端部１７でも、ウエ
ファ１１の形状に沿ってエピタキシャル層１６が形成さ
れる。ウエファ１１は、入荷してからエピタキシャル層
１６形成まで、１０〜５０μｍ程度の鏡面研磨しかされ
ておらず、図３（Ｃ）からも明らかなように面取りの形
状も入荷時と変わらず、その斜面ではエピタキシャル層
のダレが発生する。
ファ１１の形状に沿ってエピタキシャル層１６が形成さ
れる。ウエファ１１は、入荷してからエピタキシャル層
１６形成まで、１０〜５０μｍ程度の鏡面研磨しかされ
ておらず、図３（Ｃ）からも明らかなように面取りの形
状も入荷時と変わらず、その斜面ではエピタキシャル層
のダレが発生する。
【０００９】その後、エピタキシャル層１６には、不純
物拡散および熱処理、フォトレジストによるパターン形
成などの工程を経てウエファ１１表面に半導体素子が形
成される。
物拡散および熱処理、フォトレジストによるパターン形
成などの工程を経てウエファ１１表面に半導体素子が形
成される。
【００１０】図３（Ｄ）は素子形成後のウエファ１１を
示す。ウエファ１１表面の半導体素子が形成された面に
表面保護シート１８を張り、ウエファ１１を裏返してウ
エファ１１裏面をＢ／Ｇ研削する。研削するＢ／Ｇ研削
部１９の厚みにより例えば１５０μｍ等所望の厚みのウ
エファ１１を仕上げる。
示す。ウエファ１１表面の半導体素子が形成された面に
表面保護シート１８を張り、ウエファ１１を裏返してウ
エファ１１裏面をＢ／Ｇ研削する。研削するＢ／Ｇ研削
部１９の厚みにより例えば１５０μｍ等所望の厚みのウ
エファ１１を仕上げる。
【００１１】
【発明が解決しようとする課題】従来の技術では、ウエ
ファ１１のハンドリングや熱処理などによる欠陥からの
割れを防ぐ面取り量１２は、エピタキシャル層１６形成
前でも１００〜５００μｍであった。この面取り量１２
は、ウエファ仕上げ厚が１５０μｍ以上の製品に関して
は問題がなかったが、市場要求であるウエファの薄膜化
を進めると、問題がでることが判った。
ファ１１のハンドリングや熱処理などによる欠陥からの
割れを防ぐ面取り量１２は、エピタキシャル層１６形成
前でも１００〜５００μｍであった。この面取り量１２
は、ウエファ仕上げ厚が１５０μｍ以上の製品に関して
は問題がなかったが、市場要求であるウエファの薄膜化
を進めると、問題がでることが判った。
【００１２】これは、ウエファ周端部１７では、面取り
されたウエファの形状に沿って形成されるエピタキシャ
ル層１６がダレるため、表面保護シート１８とエピタキ
シャル層１６の間に隙間ができる。更に、ウェファ周端
部１７でエピタキシャル層１６が王冠のように突起する
場合もあり、表面保護シート１８との密着性が悪くな
る。更に、エピタキシャル層１６のダレにより、ウエフ
ァ周端部が反った形状となり、表面保護シート１８やウ
エファに隙間ができる。この隙間に研削屑排出用の水が
侵入し、更に研削砥石の圧力によりウエファ周端部１７
が振動を起こし、ウエファ１１の強度が不足するためで
ある。従来のようにウエファ１１の仕上げ厚みが１５０
μｍ程度であればこのウエファ１１の強度不足は影響が
なかったが、市場要求に応えて高効率、低ロスのウエフ
ァとするため仕上げ厚みを１５０μｍ以下にすると、ウ
エファの厚みに対して、ウエファの強度不足が大きく影
響し、ウエファ割れが多発することが判った。
されたウエファの形状に沿って形成されるエピタキシャ
ル層１６がダレるため、表面保護シート１８とエピタキ
シャル層１６の間に隙間ができる。更に、ウェファ周端
部１７でエピタキシャル層１６が王冠のように突起する
場合もあり、表面保護シート１８との密着性が悪くな
る。更に、エピタキシャル層１６のダレにより、ウエフ
ァ周端部が反った形状となり、表面保護シート１８やウ
エファに隙間ができる。この隙間に研削屑排出用の水が
侵入し、更に研削砥石の圧力によりウエファ周端部１７
が振動を起こし、ウエファ１１の強度が不足するためで
ある。従来のようにウエファ１１の仕上げ厚みが１５０
μｍ程度であればこのウエファ１１の強度不足は影響が
なかったが、市場要求に応えて高効率、低ロスのウエフ
ァとするため仕上げ厚みを１５０μｍ以下にすると、ウ
エファの厚みに対して、ウエファの強度不足が大きく影
響し、ウエファ割れが多発することが判った。
【００１３】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、ウエファ表面を研削して該ウエファ周部端
部の面取り量を仕入れ時の半分以下まで縮小する工程
と、前記ウエファ表面を鏡面研磨して前記面取り量をさ
らに縮小して仕入れ時の１／１０程度にする工程と、前
記ウエファ表面にエピタキシャル層を形成する工程と、
前記ウエファ表面に半導体素子領域を形成後前記ウエフ
ァの裏面をＢ／Ｇ研削して該ウエファを所望の仕上げ厚
みにする工程とを具備することを特徴とし、エピタキシ
ャル層形成前の研削量を従来より多くすることにより、
面取り量を低減し、ウエファ周端部でのエピタキシャル
層のダレを低減するものである。エピタキシャル層は３
０μｍ以下に形成されており、エピタキシャル層のダレ
およびクラウン突起の発生をより低減し、表面保護シー
トとの密着性が向上する。また、エピタキシャル層のダ
レによるウエファ周端部での反りも抑制できるため、表
面保護シートや、ウエファの間の隙間が低減できる。つ
まり、研削屑排出用の水の侵入や研削砥石の圧力により
ウエファ周端部がばたつかず、十分なウエファ強度を確
保できる。これにより、ウエファの薄膜化を進めてもウ
エファ割れを抑制できる半導体装置の製造方法を提供で
きるものである。
みてなされ、ウエファ表面を研削して該ウエファ周部端
部の面取り量を仕入れ時の半分以下まで縮小する工程
と、前記ウエファ表面を鏡面研磨して前記面取り量をさ
らに縮小して仕入れ時の１／１０程度にする工程と、前
記ウエファ表面にエピタキシャル層を形成する工程と、
前記ウエファ表面に半導体素子領域を形成後前記ウエフ
ァの裏面をＢ／Ｇ研削して該ウエファを所望の仕上げ厚
みにする工程とを具備することを特徴とし、エピタキシ
ャル層形成前の研削量を従来より多くすることにより、
面取り量を低減し、ウエファ周端部でのエピタキシャル
層のダレを低減するものである。エピタキシャル層は３
０μｍ以下に形成されており、エピタキシャル層のダレ
およびクラウン突起の発生をより低減し、表面保護シー
トとの密着性が向上する。また、エピタキシャル層のダ
レによるウエファ周端部での反りも抑制できるため、表
面保護シートや、ウエファの間の隙間が低減できる。つ
まり、研削屑排出用の水の侵入や研削砥石の圧力により
ウエファ周端部がばたつかず、十分なウエファ強度を確
保できる。これにより、ウエファの薄膜化を進めてもウ
エファ割れを抑制できる半導体装置の製造方法を提供で
きるものである。
【００１４】
【発明の実施の形態】本発明の実施の形態を図１を参照
して説明する。
して説明する。
【００１５】本発明の半導体装置の製造方法は、ウエフ
ァ表面を研削して該ウエファ周端部の面取り量を仕入れ
時の半分以下まで縮小する工程と、ウエファ表面を鏡面
研磨して面取り量をさらに縮小して仕入れ時の１／１０
程度にする工程と、ウエファ表面にエピタキシャル層を
形成する工程と、ウエファ表面に半導体素子領域を形成
後ウエファの裏面をＢ／Ｇ研削してウエファを所望の仕
上げ厚みにする工程とから構成される。
ァ表面を研削して該ウエファ周端部の面取り量を仕入れ
時の半分以下まで縮小する工程と、ウエファ表面を鏡面
研磨して面取り量をさらに縮小して仕入れ時の１／１０
程度にする工程と、ウエファ表面にエピタキシャル層を
形成する工程と、ウエファ表面に半導体素子領域を形成
後ウエファの裏面をＢ／Ｇ研削してウエファを所望の仕
上げ厚みにする工程とから構成される。
【００１６】図１（Ａ）および図１（Ｂ）は、本発明の
第1の工程であり、第１の特徴となる工程である、ウエ
ファ表面を研削して該ウエファ周部端部の面取り量を仕
入れ時の半分以下まで縮小する工程を示す。
第1の工程であり、第１の特徴となる工程である、ウエ
ファ表面を研削して該ウエファ周部端部の面取り量を仕
入れ時の半分以下まで縮小する工程を示す。
【００１７】図１（Ａ）は、入荷時のウエファ断面図で
ある。ウエファ１は、厚みが７２５μｍ程度で、側面が
放物線に近い形状に面取りされている。この面取りは、
半導体素子形成工程でウエファをハンドリングする際に
角の部分から欠けたり、熱処理などで側面部分から結晶
欠陥が入るのを避けるために施され、ウエファ１表面で
は角度αが１０〜２５度で、長さが１００〜５００μｍ
程度に研削され、ウエファ１裏面では角度βが１０〜２
５度で、長さが１００〜７００μｍ程度に研削されてい
る。以後、図１（Ａ）に示すようにウエファ１表面の面
取りの長さを面取り量２と示す。
ある。ウエファ１は、厚みが７２５μｍ程度で、側面が
放物線に近い形状に面取りされている。この面取りは、
半導体素子形成工程でウエファをハンドリングする際に
角の部分から欠けたり、熱処理などで側面部分から結晶
欠陥が入るのを避けるために施され、ウエファ１表面で
は角度αが１０〜２５度で、長さが１００〜５００μｍ
程度に研削され、ウエファ１裏面では角度βが１０〜２
５度で、長さが１００〜７００μｍ程度に研削されてい
る。以後、図１（Ａ）に示すようにウエファ１表面の面
取りの長さを面取り量２と示す。
【００１８】図１（Ｂ）にはグラインディング研削時の
ウエファ１を示す。入荷後のウエファ１裏面を保護テー
プで保護し、表面をグラインディング研削する。約２０
〜１００μｍのグラインディング研削部４が除かれるの
で、これにより１００〜５００μｍあった面取り量２が
３０〜８０μｍになる。
ウエファ１を示す。入荷後のウエファ１裏面を保護テー
プで保護し、表面をグラインディング研削する。約２０
〜１００μｍのグラインディング研削部４が除かれるの
で、これにより１００〜５００μｍあった面取り量２が
３０〜８０μｍになる。
【００１９】図１（Ｃ）は本発明の第２の工程である、
ウエファ表面を鏡面研磨して前記面取り量をさらに縮小
して仕入れ時の１／１０程度にする工程を示す。半導体
素子を形成する前に傷や汚れを除くためウエファ１表面
を化学機械的に研磨（ＣＭＰ：Chemical Mechanical
Polishing）して鏡面仕上げする。これにより１０〜３
０μｍ程度の厚みの鏡面研磨部５が除去され、面取り量
２もさらに縮小して仕入れ時の１／１０程度、つまり１
０〜５０μｍ程度となる。
ウエファ表面を鏡面研磨して前記面取り量をさらに縮小
して仕入れ時の１／１０程度にする工程を示す。半導体
素子を形成する前に傷や汚れを除くためウエファ１表面
を化学機械的に研磨（ＣＭＰ：Chemical Mechanical
Polishing）して鏡面仕上げする。これにより１０〜３
０μｍ程度の厚みの鏡面研磨部５が除去され、面取り量
２もさらに縮小して仕入れ時の１／１０程度、つまり１
０〜５０μｍ程度となる。
【００２０】図１（Ｄ）は本発明の第３の工程である、
ウエファ表面にエピタキシャル層を形成する工程を示
す。本工程は、本発明の第２の特徴となる工程であり、
ウエファ１を９００℃程度の高温雰囲気に晒し、シリコ
ンとＳｉＨ2ＣＬ2（ジクロールシラン）を反応させてウ
エファ１表面にシリコン成長によるエピタキシャル層６
を３０μｍ以下に成長させる。
ウエファ表面にエピタキシャル層を形成する工程を示
す。本工程は、本発明の第２の特徴となる工程であり、
ウエファ１を９００℃程度の高温雰囲気に晒し、シリコ
ンとＳｉＨ2ＣＬ2（ジクロールシラン）を反応させてウ
エファ１表面にシリコン成長によるエピタキシャル層６
を３０μｍ以下に成長させる。
【００２１】このとき、ウエファ１の面取り量２が１０
〜５０μｍの少量であり、エピタキシャル層６の成長量
も３０μｍ以下であるため、ウエファ周端部７でのエピ
タキシャル層６のダレを従来よりも大幅に抑制でき、ダ
レによる反りを抑制できる。また、この厚みであれば、
エピタキシャル層６が王冠のように突起するクラウン突
起が発生してもその後の不純物拡散、フォトレジストに
よるパターン形成などで問題にはならなくなる。
〜５０μｍの少量であり、エピタキシャル層６の成長量
も３０μｍ以下であるため、ウエファ周端部７でのエピ
タキシャル層６のダレを従来よりも大幅に抑制でき、ダ
レによる反りを抑制できる。また、この厚みであれば、
エピタキシャル層６が王冠のように突起するクラウン突
起が発生してもその後の不純物拡散、フォトレジストに
よるパターン形成などで問題にはならなくなる。
【００２２】図１（Ｅ）は本発明の第４の工程である、
前記ウエファ表面に半導体素子領域を形成後前記ウエフ
ァの裏面をＢ／Ｇ研削して該ウエファを所望の仕上げ厚
みにする工程を示す。ウエファ１は、不純物拡散および
熱処理、フォトレジストによるパターン形成などの工程
を経て、ウエファ１表面に半導体素子が形成される。
前記ウエファ表面に半導体素子領域を形成後前記ウエフ
ァの裏面をＢ／Ｇ研削して該ウエファを所望の仕上げ厚
みにする工程を示す。ウエファ１は、不純物拡散および
熱処理、フォトレジストによるパターン形成などの工程
を経て、ウエファ１表面に半導体素子が形成される。
【００２３】ウエファ１表面の半導体素子が形成された
面には表面保護シート８を張り、ウエファ１を裏返して
ウエファ１裏面をＢ／Ｇ研削する。研削するＢ／Ｇ研削
部９の厚みにより所望の厚みのウエファ１を仕上げる。
面には表面保護シート８を張り、ウエファ１を裏返して
ウエファ１裏面をＢ／Ｇ研削する。研削するＢ／Ｇ研削
部９の厚みにより所望の厚みのウエファ１を仕上げる。
【００２４】このとき、エピタキシャル層６は従来と比
較してウエファ周端部７のダレが大幅に抑制され、ま
た、クラウン突起も半導体素子形成工程で問題の無い程
度に取り除かれている。これにより、表面保護シート８
との密着性がよくなり、ほぼウエファ周端部まで密着す
るようになる。更に、ウエファ周端部７でのエピタキシ
ャル層６のダレによる反りも大幅に低減されているの
で、ウエファ周端部の表面保護シートやウエファの隙間
に研削屑排出用の水の侵入を防ぐことができ、研削砥石
の圧力がかかってもウエファ周端部７のばたつきが低減
できるため、ウエファの強度が保てる。つまり、市場要
求に応えてウエファを薄膜化し、１５０μｍ以下の仕上
げ厚みにする場合でも十分なウエファ強度があるので、
ウエファ割れを起こすことが無くなる。
較してウエファ周端部７のダレが大幅に抑制され、ま
た、クラウン突起も半導体素子形成工程で問題の無い程
度に取り除かれている。これにより、表面保護シート８
との密着性がよくなり、ほぼウエファ周端部まで密着す
るようになる。更に、ウエファ周端部７でのエピタキシ
ャル層６のダレによる反りも大幅に低減されているの
で、ウエファ周端部の表面保護シートやウエファの隙間
に研削屑排出用の水の侵入を防ぐことができ、研削砥石
の圧力がかかってもウエファ周端部７のばたつきが低減
できるため、ウエファの強度が保てる。つまり、市場要
求に応えてウエファを薄膜化し、１５０μｍ以下の仕上
げ厚みにする場合でも十分なウエファ強度があるので、
ウエファ割れを起こすことが無くなる。
【００２５】図２にはウエファの仕上げ厚みと面取り量
２の関係を示す。これによれば、従来面取り量が１００
μｍ以上のウエファについてウエファ仕上げ厚みを１３
０μｍとすると不良の発生が１２．６％であったが、本
発明の製造方法により、面取り量を１０μｍ〜５０μｍ
にするとウエファ仕上げ厚みを１２０μｍまで薄くして
も不良が検出されないことが判った。面取り量２を０に
すると、ハンドリングの際や熱処理等でウエファに欠陥
が生じやすく、又マスク合わせでマスクに傷をつけてし
まう問題があるため、これらを考慮して、本発明の実施
の形態では従来よりも面取り量２を低減し、１０〜５０
μｍとすることでウエファの薄膜化を進めても不良が低
減する半導体装置の製造方法を実現した。
２の関係を示す。これによれば、従来面取り量が１００
μｍ以上のウエファについてウエファ仕上げ厚みを１３
０μｍとすると不良の発生が１２．６％であったが、本
発明の製造方法により、面取り量を１０μｍ〜５０μｍ
にするとウエファ仕上げ厚みを１２０μｍまで薄くして
も不良が検出されないことが判った。面取り量２を０に
すると、ハンドリングの際や熱処理等でウエファに欠陥
が生じやすく、又マスク合わせでマスクに傷をつけてし
まう問題があるため、これらを考慮して、本発明の実施
の形態では従来よりも面取り量２を低減し、１０〜５０
μｍとすることでウエファの薄膜化を進めても不良が低
減する半導体装置の製造方法を実現した。
【００２６】
【発明の効果】本発明の製造方法に依れば、入荷後のウ
エファに研削および鏡面研磨を施してウエファ表面の面
取り量を入荷時の１／１０程度まで縮小し、且つエピタ
キシャル層を３０μｍ以下にすることにより、ウエファ
周端部におけるエピタキシャル層のダレおよびクラウン
突起の影響を抑制できる。ダレの量を大幅に抑制し、ク
ラウン突起が発生してもその後の製造工程において問題
とならない程度に抑制できる。つまり、ウエファ仕上げ
厚みに加工するＢ／Ｇ研削時の表面保護シートとの密着
性が高まり、ダレによるウエファ周端部での反りが低減
できるため、ウエファ周端部での表面保護シートやウエ
ファの隙間が抑制でき、研削屑排出用の水の侵入を防げ
る。水の侵入がなければ研削砥石の圧力がかかってもウ
エファ周端部の振動を低減でいるためウエファ強度が低
下しなくなるものである。つまり、製品を市場要求に応
えた高効率、低ロスのウエファを提供するため、１２０
μｍ以下まで薄膜化しても、ウエファ不良を起こさない
半導体装置の製造方法を提供できる。
エファに研削および鏡面研磨を施してウエファ表面の面
取り量を入荷時の１／１０程度まで縮小し、且つエピタ
キシャル層を３０μｍ以下にすることにより、ウエファ
周端部におけるエピタキシャル層のダレおよびクラウン
突起の影響を抑制できる。ダレの量を大幅に抑制し、ク
ラウン突起が発生してもその後の製造工程において問題
とならない程度に抑制できる。つまり、ウエファ仕上げ
厚みに加工するＢ／Ｇ研削時の表面保護シートとの密着
性が高まり、ダレによるウエファ周端部での反りが低減
できるため、ウエファ周端部での表面保護シートやウエ
ファの隙間が抑制でき、研削屑排出用の水の侵入を防げ
る。水の侵入がなければ研削砥石の圧力がかかってもウ
エファ周端部の振動を低減でいるためウエファ強度が低
下しなくなるものである。つまり、製品を市場要求に応
えた高効率、低ロスのウエファを提供するため、１２０
μｍ以下まで薄膜化しても、ウエファ不良を起こさない
半導体装置の製造方法を提供できる。
【００２７】具体的には従来の面取り量１００μｍで
は、ウエファ仕上げ厚み１３０μｍでで１２．６％の不
良率を検出していたが、面取り量を１０〜５０μｍにす
ることにより、ウエファ仕上げ厚みを１２０μｍまで薄
くしても不良率が検出されない結果が得られている。
は、ウエファ仕上げ厚み１３０μｍでで１２．６％の不
良率を検出していたが、面取り量を１０〜５０μｍにす
ることにより、ウエファ仕上げ厚みを１２０μｍまで薄
くしても不良率が検出されない結果が得られている。
【図１】本発明の半導体装置の製造方法を説明する断面
図である。
図である。
【図２】本発明の半導体装置を説明する特性図である。
【図３】従来の半導体装置の製造方法を説明する断面図
である。
である。
Claims (6)
- 【請求項１】 ウエファ表面を研削して該ウエファ周部
端部の面取り量を仕入れ時の半分以下まで縮小する工程
と、 前記ウエファ表面を鏡面研磨して前記面取り量をさらに
縮小して仕入れ時の１／１０程度にする工程と、 前記ウエファ表面にエピタキシャル層を形成する工程
と、 前記ウエファ表面に半導体素子領域を形成後前記ウエフ
ァの裏面をＢ／Ｇ研削して該ウエファを所望の仕上げ厚
みにする工程とを具備することを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記Ｂ／Ｇ研削時に前記ウエファ表面に
貼り付ける表面保護シートがほぼウエファ周端部まで密
着することを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 前記エピタキシャル層の厚みは３０μｍ
以下であることを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項４】 前記ウエファの仕上げ厚みは１５０μｍ
以下であることを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項５】 前記第１のＢ／Ｇ研削後の面取り量は３
０〜８０μｍであることを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項６】 前記鏡面研磨後の面取り量は１０〜５０
μｍであることを特徴とする請求項１に記載の半導体装
置の製造方法。
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- 2001-05-10 JP JP2001140113A patent/JP4959878B2/ja not_active Expired - Fee Related
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