JP2014036153A - エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ - Google Patents

エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ Download PDF

Info

Publication number
JP2014036153A
JP2014036153A JP2012177317A JP2012177317A JP2014036153A JP 2014036153 A JP2014036153 A JP 2014036153A JP 2012177317 A JP2012177317 A JP 2012177317A JP 2012177317 A JP2012177317 A JP 2012177317A JP 2014036153 A JP2014036153 A JP 2014036153A
Authority
JP
Japan
Prior art keywords
silicon wafer
epitaxial
epitaxial layer
value
orientation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012177317A
Other languages
English (en)
Other versions
JP6035982B2 (ja
Inventor
Kazuhiro Narahara
和宏 楢原
Sumihisa Masuda
純久 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Priority to JP2012177317A priority Critical patent/JP6035982B2/ja
Priority to PCT/JP2013/004506 priority patent/WO2014024404A1/ja
Priority to US14/414,487 priority patent/US9631297B2/en
Priority to KR1020157002970A priority patent/KR101659380B1/ko
Priority to CN201380040947.9A priority patent/CN104584191B/zh
Priority to TW102127355A priority patent/TWI531692B/zh
Publication of JP2014036153A publication Critical patent/JP2014036153A/ja
Application granted granted Critical
Publication of JP6035982B2 publication Critical patent/JP6035982B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02021—Edge treatment, chamfering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479—Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • Y10T428/24488—Differential nonuniformity at margin

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Vapour Deposition (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

【課題】周縁部における平坦度が高いエピタキシャルシリコンウェーハの製造方法およびこれにより得られるエピタキシャルシリコンウェーハを提供する。
【解決手段】おもて面２３の面方位が（１００）面または（１１０）面であり、おもて面２３側の端部の面取り幅Ａ１が２００μｍ以下であるシリコンウェーハ２のおもて面２３上にエピタキシャル層３を形成することを特徴とするエピタキシャルシリコンウェーハの製造方法。
【選択図】図１

Description

本発明は、シリコンウェーハの片面上にエピタキシャル層を形成するエピタキシャルシリコンウェーハの製造方法およびこれにより得られるエピタキシャルウェーハに関する。
エピタキシャルシリコンウェーハは、基板となるシリコンウェーハの片面にシリコンソースガスを吹き付けてエピタキシャル層を成長させたウェーハであり、メモリー系素子、ロジック系素子、撮像素子などの幅広い用途に使用されている。
これらの半導体素子の集積度の向上のためには、エピタキシャルシリコンウェーハの平坦度は重要な要素の一つであるため、平坦度の高いエピタキシャルシリコンウェーハが強く求められている。さらに、エピタキシャルシリコンウェーハ１枚からより多くの半導体素子を作るためにも、ウェーハの全面、特にエッジ部（ウェーハ端部）まで平坦な形状が要求されるようになってきている。ウェーハ面のフラットネス（平坦度）を測定するときのエッジ除外領域（Edge Exclusion）は、従来、ウェーハエッジから３ｍｍであったものが、現状では、２ｍｍへと進んでおり、さらには１ｍｍまでの縮小化も要求されつつある。
ここで、図１０（Ａ），（Ｂ）を用いて、シリコンウェーハの（１００）面上にエピタキシャル層を成長させた場合のエピタキシャル層の膜厚分布について説明する。
図１０（Ｂ）に示した＜１１０＞方位を基準結晶方位とする。図１０（Ｂ）における＜１１０＞方位は、図１０（Ａ）において、０度（３６０度），９０度，１８０度，２７０度に対応し、図１０（Ｂ）における＜１００＞方位は、図１０（Ａ）における４５度，１３５度，２２５度，３１５度に対応する。また、図１０（Ａ）では、エピタキシャルウェーハの外周端から内側にそれぞれ１ｍｍ，２ｍｍ，３ｍｍ入ったところの周方向のエピタキシャル層の膜厚プロファイルを示している。
図１０（Ａ）からわかるように、＜１００＞方位の周縁部（エピタキシャルウェーハの外周端から１〜３ｍｍ程度のエピタキシャル表面周辺領域）ではエピタキシャル層が薄く、＜１１０＞方位の周縁部ではエピタキシャル層が厚く、周縁部におけるエピタキシャル層の膜厚に周方向で周期的な変化が生じている。これは、＜１００＞方位の周縁部ではエピタキシャル層の成長速度が遅く、＜１１０＞方位の周縁部では成長速度が速いためである。このように、エピタキシャルシリコンウェーハの周縁部でのエピタキシャル層の成長速度が下地となるシリコンウェーハの結晶方位に依存する性質は成長速度方位依存性と呼ばれ、かかる成長速度方位依存性が、エピタキシャルシリコンウェーハの周縁部の平坦度悪化の要因となる。さらに、エピタキシャルシリコンウェーハの外周端に近づくほど、エピタキシャル層の膜厚の周方向での最大値と最小値の差が大きくなることも図１０（Ａ）からわかる。これは、エピタキシャル層の成長速度方位依存性が外周端に近づくほど強いからである。
このように、エピタキシャルシリコンウェーハの周縁部では、外周端に近づくほどエピタキシャル層の成長速度が結晶方位に依存して、エピタキシャル層の膜厚に周方向で周期的な変化が大きく生じるため、周縁部における平坦化は、特に外周端に近づくほど困難であることが知られている。この現象は、シリコンウェーハの（１１０）面上にエピタキシャル層を成長させる場合にも生じる。
これまで、エピタキシャル層表面の平坦化については、エピタキシャル層の形成後に該エピタキシャル層表面を鏡面研磨して平坦度を高める方法（特許文献１）や、エピタキシャル層を成長させるときに供給する原料ガス流れを径方向に調整する方法（特許文献２）などが知られている。
特開平４−１２２０２３号公報 特開２０００−２６９１４７号公報
しかしながら、特許文献１に記載の製造方法では、エピタキシャル層表面を鏡面研磨する工程を追加する必要があるため製造コストの上昇を招き、さらに研磨加工によるエピタキシャル層への加工ダメージのおそれもある。また、エピタキシャル層表面への鏡面研磨は基本的に面内均一に等量の研磨が行われるため、周方向の成長速度方位依存性はほとんど抑制できない。特許文献２に記載の方法では、エピタキシャル層の径方向の膜厚分布を調整することはできるものの、周方向の膜厚分布を調整することはできず、成長速度方位依存性による周縁部における平坦度の悪化を改善することはできない。
そこで本発明は、上記課題に鑑み、周縁部における平坦度が高いエピタキシャルシリコンウェーハの製造方法およびこれにより得られるエピタキシャルシリコンウェーハを提供することを目的とする。
上述の目的を達成すべく本発明者らは鋭意検討を重ねた結果、以下に述べる知見を得た。
すなわち、エピタキシャル成長させる面の結晶面が（１００）面または（１１０）面である場合、既述の成長速度方位依存性が発現しうるが、成長させる面側の端部の面取り幅を、従来使用される範囲よりも狭い２００μｍ以下にすることで成長速度方位依存性を抑制できることを見出した。このようなシリコンウェーハ上にエピタキシャル層を成長させれば、成長速度方位依存性を抑制して周縁部における平坦度の高いエピタキシャルシリコンウェーハを得られる。本発明者らはこのような知見に基づき、本発明を完成させるに至った。
本発明の要旨構成は以下のとおりである。
本発明によるエピタキシャルシリコンウェーハの製造方法は、
片面の面方位が（１００）面または（１１０）面であり、該片面側の端部の面取り幅が２００μｍ以下であるシリコンウェーハの、前記片面上にエピタキシャル層を形成することを特徴とする。
また、本発明によるエピタキシャルシリコンウェーハの製造方法は、前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚が２〜１０μｍであることが好ましい。
また、本発明によるエピタキシャルシリコンウェーハの製造方法は、前記シリコンウェーハの前記片面側の端部の面取り幅が１００μｍ以上であることが好ましい。
また、本発明によるエピタキシャルシリコンウェーハの製造方法は、前記シリコンウェーハの他面側の端部の面取り幅が３００〜４００μｍであることが好ましい。
また、本発明によるエピタキシャルシリコンウェーハの製造方法は、前記エピタキシャル層の表面において、下記に定義されるＰＶ値を１２．５以下に制御することが好ましい。
記
ＰＶ値は、エッジ除外領域を１ｍｍとしたＥＳＦＱＲの、結晶方位ごとの平均値のうち、最大値から最小値を差し引いた値（ｎｍ）を、前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚（μｍ）で除した値とする。
また、本発明によるエピタキシャルシリコンウェーハは、
片面の面方位が（１００）面または（１１０）面であり、該片面側の端部の面取り幅が２００μｍ以下であるシリコンウェーハと、
該シリコンウェーハの前記片面上に形成されたエピタキシャル層と、を有するエピタキシャルシリコンウェーハであって、
前記エピタキシャル層の表面において、下記に定義されるＰＶ値が１２．５以下であることを特徴とする。
記
ＰＶ値は、エッジ除外領域を１ｍｍとしたＥＳＦＱＲの、結晶方位ごとの平均値のうち、最大値から最小値を差し引いた値（ｎｍ）を、前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚（μｍ）で除した値とする。
また、本発明によるエピタキシャルシリコンウェーハは、前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚が２〜１０μｍであることが好ましい。
また、本発明によるエピタキシャルシリコンウェーハは、前記シリコンウェーハの他面側の端部の面取り幅が３００〜４００μｍであることが好ましい。
本発明によれば、シリコンウェーハのエピタキシャル成長させる面の端部の面取り幅を２００μｍ以下にし、その後にエピタキシャル層を形成したので、成長速度方位依存性を抑制することができ、周縁部における平坦度が高いエピタキシャルシリコンウェーハの製造方法およびこれにより得られるエピタキシャルシリコンウェーハを提供できる。
本発明の一実施形態に従うシリコンウェーハの（１００）面上にエピタキシャル層を形成したエピタキシャルシリコンウェーハの模式図であり、（Ａ）は＜１００＞方位に沿った断面図であり、（Ｂ）は＜１１０＞方位に沿った断面図である。 （Ａ）は、本発明の一実施形態に従うエピタキシャルシリコンウェーハの基準結晶方位からの角度とエピタキシャル層の膜厚との関係を示す図であり、（Ｂ）は、（Ａ）を４５度周期化した図である。 本発明の一実施形態に従うエピタキシャルシリコンウェーハの表面におけるＥＳＦＱＲを説明するための図であり、（Ａ）はエピタキシャルシリコンウェーハの上面図であり、（Ｂ）は（Ａ）におけるＩ−Ｉ断面図である。 （Ａ）は、実施例１，７および比較例７において、基準結晶方位からの角度とＥＳＦＱＲとの関係を示すグラフであり、（Ｂ）は、（Ａ）を４５度周期化したグラフである。 （Ａ）は、実施例２，８および比較例８において、基準結晶方位からの角度とＥＳＦＱＲとの関係を示すグラフであり、（Ｂ）は、（Ａ）を４５度周期化したグラフである。 実施例２，８および比較例８において、基準結晶方位からの角度とエピタキシャル層の膜厚との関係を示すグラフである。 実施例１〜１２および比較例１〜１２におけるシリコンウェーハのおもて面の面取り幅Ａ１とＰＶ値との関係を示すグラフである。 実施例４，１０および比較例４，１０において、基準結晶方位からの角度とエピタキシャル層の膜厚との関係を示すグラフであり、（Ａ）は外周端から１ｍｍにおける膜厚を示すグラフであり、（Ｂ）は外周端から２ｍｍにおける膜厚を示すグラフであり、（Ｃ）は（Ａ）を４５度周期化し、さらに０度における膜厚の相対値を用いたグラフであり、（Ｄ）は（Ｃ）と同様に（Ｂ）を４５度周期化してさらに相対値を用いたグラフである。 実施例４，１０および比較例４，１０において、基準結晶方位からの角度とエピタキシャルウェーハ表面のＥＳＦＱＲとの関係を示すグラフであり、（Ａ）は外周端から１ｍｍにおけるＥＳＦＱＲを示すグラフであり、（Ｂ）は外周端から１．５ｍｍにおけるＥＳＦＱＲを示すグラフであり、（Ｃ）は（Ａ）を４５度周期化したグラフであり、（Ｄ）は（Ｂ）を４５度周期化したグラフである。 従来知られたエピタキシャル層の成長速度方位依存性を説明する図であり、（Ａ）は、比較例７における基準結晶方位からの角度とエピタキシャル層の膜厚との関係を示すグラフであり、（Ｂ）は、基板となるシリコンウェーハの結晶方位を示す上面図である。
以下、図１〜９を参照しつつ本発明の一実施形態に従うエピタキシャルシリコンウェーハ１およびその製造方法を説明する。なお、基準とする結晶方位は図１０（Ａ），（Ｂ）で既述した＜１１０＞方位と同様である。
まず、図１（Ａ）を用いて、本発明の一実施形態に従うエピタキシャルシリコンウェーハ１の製造方法を説明する。まず、基板となるシリコンウェーハ２を作製する。シリコンウェーハ２のベベル領域２２において、おもて面２３側の端部の面取り幅をＡ１とし、裏面２４側の端部の面取り幅をＡ２とすると、本実施形態ではシリコンウェーハ２のＡ１は２００μｍ以下となるように面取りを行う。また、本実施形態では、シリコンウェーハ２のおもて面２３の結晶面は（１００）面である。なお、本明細書においては、上記のとおり、シリコンウェーハのうち、主にエピタキシャル層を成長させる面をシリコンウェーハの「おもて面」、その反対側の面をシリコンウェーハの「裏面」という。
ここで、シリコンウェーハ２の表裏面の面取り幅は任意の方法により制御することができる。例えば、シリコンインゴッドからスライスされたシリコンウェーハに対して、シリコンウェーハの端面をダイヤモンドでコートされた面取り砥石などで面取りすればよい。
次に、シリコンウェーハ２の片面であるおもて面２３上にエピタキシャル層３を形成してエピタキシャルシリコンウェーハ１を得る。シリコンウェーハ２のおもて面２３の上にエピタキシャル層３を形成するエピタキシャル成長条件は、特に限定されない。例えば、シリコンウェーハをサセプタ内に、ウェーハ表裏面を水平にして横置きする。次に、シリコンウェーハの表面の自然酸化膜やパーティクルの除去を目的として、チャンバ内に水素ガスを供給し、１１５０℃程度の温度で６０秒間程度の水素ベークを行う。その後、キャリアガス（Ｈ２ガス）、シリコンソースガス（４塩化けい素、モノシラン（ＳｉＨ４）、トリクロロシラン（ＳｉＨＣｌ３）、ジクロルシラン（ＳｉＨ２Ｃｌ２）など）、ドーパントガス（ジボラン（Ｂ２Ｈ６）、フォスフィン（ＰＨ３）など）をチャンバ内に供給し、チャンバ温度１０００℃〜１１５０℃で加熱したシリコンウェーハの表面に、成長速度が１〜３μｍ／分となるようにエピタキシャル成長させることができる。
ここで、図１（Ａ），（Ｂ）を用いて、シリコンウェーハ２のおもて面２３にエピタキシャル層３を成長させるときに、エピタキシャル層３の成長速度が周縁部１１でシリコンウェーハ２の結晶方位に依存する原因を説明する。
本発明者らは、既述のエピタキシャル層の成長速度方位依存性は、ベベル領域２２でのエピタキシャル成長速度が結晶方位ごとに異なるためであることに着目した。すなわち、＜１００＞方位のベベル領域２２でのエピタキシャル成長速度は、＜１１０＞方位のベベル領域２２でのエピタキシャル成長速度よりも速い。これは、以下の現象によるものと推測される。図１（Ａ）に示すように、＜１００＞方位のベベル領域２２の面取り部に形成されるエピタキシャル層３には成長速度が速い（１１０）面が存在し、この部位でのエピタキシャル成長が促進される結果、おもて面２３のエッジ領域２１上のエピタキシャル層３の成長が抑制される。一方、図１（Ｂ）に示すように、＜１１０＞方位のベベル領域２２の面取り部に形成されるエピタキシャル層３には、成長速度が遅い（３１１）面および（１１１）面が存在するため、この部位でのエピタキシャル成長が抑制される結果、おもて面２３のエッジ領域２１上のエピタキシャル層３の成長が促進されてしまい、おもて面２３のエッジ領域２１上のエピタキシャル層３の膜厚は、＜１００＞方位では薄く、＜１１０＞方位では厚くなるものと考えられる。
こうして、図２（Ａ）に示すように、結晶方位によって周縁部１１のエピタキシャル層３の膜厚には周方向で周期的な変化が生じる。本発明は、この周期的な変化を極力小さくすることを目的とするものである。
ここで、本発明者らは、ベベル領域２２の、おもて面２３側の面取り幅Ａ１を狭くすることにより、ベベル領域２２上のエピタキシャル層３の領域が縮小され、既述のエピタキシャル層の成長速度方位依存性を抑制できることを見出した。したがって、おもて面２３側の端部の面取り幅Ａ１を２００μｍ以下と、従来の面取り幅よりも狭くしたシリコンウェーハ２のおもて面２３側にエピタキシャル層３を形成することにより、成長速度方位依存性を抑制し、周縁部１１においても平坦度の高いエピタキシャルシリコンウェーハ１を得ることができる。一方、Ａ１が２００μｍ超であると、成長速度方位依存性の抑制作用は薄れてしまう。
なお、上記実施形態ではシリコンウェーハ２のおもて面２３の結晶面は（１００）面であったが、（１１０）面であってもよい。（１００）面の場合、エピタキシャル層３の膜厚の成長速度方位依存性は９０度周期であり、（１１０）面の場合は成長速度方位依存性が１８０度周期である点でのみ異なる。Ａ１を２００μｍ以下とすることで成長速度方位依存性を抑制することができ、同様の効果が得られる。
次に、Ａ１を２００μｍ以下としたシリコンウェーハ２上にエピタキシャル層３を成長させることにより得られる、エピタキシャルシリコンウェーハ１の周縁部１１の平坦性の評価手法について説明する。
図２（Ａ）では、＜１１０＞方位および＜１００＞方位での周縁部１１のエピタキシャル層３の膜厚は、それぞれ４箇所全てで同じ値をとる、理論的な周方向の周期性の例を説明した。しかし実際には、サセプタに対してシリコンウェーハ２を正確に中央に載置できないなどの理由で、同じ結晶方位でも膜厚にはばらつきが発生する。かかるばらつきが存在しても、４５度周期で平均値を取った値とすると、結晶方位ごとに膜厚の正確な評価ができる。４５度周期で平均値を取るとは、すなわち、図２（Ａ）を０度〜４５度，９０度〜１３５度，１８０度〜２２５度，２７０度〜３１５度の４区分と、４５度〜９０度，１３５度〜１８０度，２２５度〜２７０度，３１５度〜３６０度のそれぞれを反転させた４区分とを合わせた計８区分の合計膜厚の平均値を取ることである（以下、「４５度周期化」という。）。このようにすることで、同じ結晶方位に膜厚のばらつきがあっても、ばらつきの影響を最小化することができる（図２（Ｂ））。なお、図２（Ａ），（Ｂ）では縦軸を周縁部のエピタキシャル層の膜厚としたが、ＥＳＦＱＲでも同様の周期性となり、同様の４５度周期化が可能である。なお、図２（Ｂ）に示すように、理論的には＜１１０＞方位である０度が最大値となり、＜１１０＞方位以外の方位（例えば＜１００＞方位）が最小値となる。
ここで、ＥＳＦＱＲ（Edge flatness metric, Sector based, Front surface referenced, Site Front least sQuaresRange）とは、周縁部１１に形成した扇形の領域（図３、セクター５１）内のＳＦＱＲを測定した平坦度を示す指標であり、値が小さいほど平坦度が高いことを意味する。本明細書におけるＥＳＦＱＲは、平坦度測定器（KLA-Tencor社：Wafer Sight）を用い、測定除外領域（エッジ除外領域５２）を１ｍｍとして、ウェーハ全周を５度間隔で７２分割し、セクター長Ｄを３０ｍｍとしたセクター内を測定した値とする。また、ＳＦＱＲ（Site Front least sQuaresRange）とは、ＳＥＭＩ規格にかかる、所定サイト内の平坦度を示す指標である。このＳＦＱＲは、設定されたサイト内で最小二乗法により求められた基準面からの＋側および−側のそれぞれの最大変位量の絶対値の和で表した、サイトごとに評価された値である。（図３（Ａ），（Ｂ））
ＰＶ（Ｐｅａｋ Ｖａｌｌｅｙ）値は、上記ＥＳＦＱＲを用いて定義される。本発明では、エッジ除外領域５２を１ｍｍとしたＥＳＦＱＲの、結晶方位ごとの平均値のうち、最大値から最小値を差し引いた値（ｎｍ）を、シリコンウェーハの中心部におけるエピタキシャル層の膜厚（μｍ）で除した値がＰＶ値として定義される。これは、図２（Ｂ）におけるＥＳＦＱＲの最大値と最小値との差（ｎｍ）をエピタキシャル層の膜厚（μｍ）で除した値と同義である。つまり、ＰＶ値とは、成長させるエピタキシャル層３の膜厚を加味しつつ、エピタキシャルシリコンウェーハ１の周縁部１１の平坦度を示す指標であり、値が低いほど周縁部１１における平坦度が高い、すなわち、厚みばらつきが小さいことを意味する。
本実施形態によれば、シリコンウェーハ２のおもて面２３側の面取り幅Ａ１を２００μｍ以下とすることにより、成長速度方位依存性を抑制することができ、その結果、ＰＶ値が１２．５以下という周縁部における平坦度の高いエピタキシャルシリコンウェーハ１を得ることができる。これは、ウェーハの外周端から１ｍｍの場合も１．５ｍｍの場合も周方向のＥＳＦＱＲの変動幅が小さくなることから、成長速度方位依存性が出現する位置がウェーハの外周側に移動したことによるものではなく、成長速度方位依存性そのものが低下するからである。
また、本発明では、シリコンウェーハ２のおもて面２３側の面取り幅Ａ１を狭くするほど成長速度方位依存性を抑制できる点では好ましいが、ハンドリングや搬送時にエピタキシャルウェーハ１に割れ、欠けなどの発生を抑制するためには、シリコンウェーハ２のおもて面２３側の面取り幅Ａ１は１００μｍ以上であることが好ましい。
また、シリコンウェーハ２の裏面２４側の面取り幅Ａ２は３００〜４００μｍであることが好ましい。Ａ２はエピタキシャル層３を成長させるときの成長速度方位依存性に影響しないので、Ａ１よりも広い面取り幅とすることで、エピタキシャルシリコンウェーハ１の搬送時の割れや欠けの発生を抑制することができる。さらに、エピタキシャル層３を成長させるときや、エピタキシャルウェーハ１を用いてデバイス作製するときの熱処理のためにも、裏面の面取り幅Ａ２は３００〜４００μｍであることが望ましい。
さらに、本発明では、シリコンウェーハ２の中心部におけるエピタキシャル層４の膜厚は２〜１０μｍであることが好ましい。エピタキシャル層４の膜厚が２μｍ以上となると、面取り幅Ａ１を広くした場合に成長速度方位依存性による周縁部の平坦度の悪化が顕著に表れてくるため、本発明は特に有効である。一方、膜厚が１０μｍを超えると、周縁部における成長速度方位依存性を抑制できる点では本発明は有効だが、これと異なる要因で、クラウン（周縁部におけるエピタキシャル層の盛り上がり）の発生を生じるおそれがある。
（エピタキシャルウェーハ）
これまで説明した製造方法により得られるエピタキシャルウェーハ１は、基板となるシリコンウェーハ２と、このシリコンウェーハ２の片面であるおもて面２３上に形成されたエピタキシャル層３とを有する。ここで、シリコンウェーハ２のおもて面２３の結晶面は（１００）面または（１００）面であり、おもて面２３側の面取り幅長さＡ１は２００μｍ以下である。このエピタキシャルシリコンウェーハ１の周縁部１１の平坦度の指標である既述のＰＶ値は１２．５以下である。
また、本発明に従うエピタキシャルウェーハ１のエピタキシャル層３の膜厚は、２〜１０μｍであることが好ましい。
さらに、本発明に従うエピタキシャルウェーハ１は、裏面２４側の面取り幅長さＡ２は３００〜４００μｍであることが好ましい。
次に、本発明の効果をさらに明確にするため、以下の実施例および比較例を挙げるが、本発明は以下の実施例に何ら制限されるものではない。
（実施例１）
直径３００ｍｍ、厚さ７７５μｍであり、おもて面側の端部の面取り幅Ａ１が１３０μｍに面取り加工したｐ型シリコンウェーハを作製した。シリコンウェーハのおもて面の結晶面は（１００）面であり、裏面の面取り幅Ａ２は３５０μｍである。
このシリコンウェーハを、枚葉式エピタキシャル装置内のサセプタ上に載置し、チャンバ内に水素ガスを供給して、１１３０℃の温度で３０秒間の水素ベークを行った後、キャリアガスである水素ガスと共にシリコンソースガス（トリクロロシラン）およびドーパントガス（ジボラン）を炉内に供給して、１１３０℃の温度でエピタキシャル成長を行い、成長速度２．２μｍ／分でシリコンウェーハおもて面に、シリコンウェーハの中心部における膜厚が２μｍのエピタキシャル層を形成し、エピタキシャルシリコンウェーハとした。
作製したエピタキシャルシリコンウェーハに対して、KLA-Tencor社製Wafer Sightを用いておもて面のＥＳＦＱＲを測定した。このとき、エッジ除外領域（Edge Exclusion）を１ｍｍ、セクター長を３０ｍｍ、セクター数を７２とした。
（実施例２〜１２および比較例１〜１２）
おもて面側の端部の面取り幅Ａ１および／またはエピタキシャル層の膜厚を表１に記載の値に変えたこと以外は、実施例１と同じ方法でエピタキシャルシリコンウェーハを作製した。
表１に、実施例１〜１２および比較例１〜１２のエピタキシャルシリコンウェーハのＰＶ値およびＥＳＦＱＲの最大値を示す。
Figure 2014036153
図４（Ａ）に、実施例１，７および比較例７についてのＥＳＦＱＲの測定結果を示す。図４（Ｂ）は図４（Ａ）を４５度周期化したグラフである。
図５（Ａ）に、実施例２，８および比較例８についてのＥＳＦＱＲの測定結果を示す。図５（Ｂ）は図５（Ａ）を４５度周期化したグラフである。
図６は、同じく実施例２，８および比較例８について、エピタキシャルウェーハの周縁部（エピタキシャルウェーハの外周端から１ｍｍ内側の位置）のエピタキシャル層の膜厚の周方向プロファイルを示すグラフである。
図７に、実施例１〜１２および比較例１〜１２のおもて面側の面取り幅Ａ１に対するＰＶ値の関係を示す。
図８（Ａ）および図８（Ｂ）に、実施例４，１０および比較例４，１０について、エピタキシャルウェーハの外周端からそれぞれ１ｍｍ，２ｍｍ内側の位置におけるエピタキシャル層の膜厚の周方向プロファイルの測定結果を示すグラフを示す。図８（Ｃ）は図８（Ａ）を４５度周期化して、さらに０度における膜厚を１としたときの相対値を用いたグラフであり、図８（Ｄ）も同様に図８（Ｂ）を４５度周期化し、さらに相対値を用いたグラフである。
図９（Ａ）および図９（Ｂ）に、実施例４，１０および比較例４，１０について、エピタキシャルウェーハの外周端からそれぞれ１ｍｍ，１．５ｍｍ内側の位置におけるＥＳＦＱＲの測定結果を示す。図９（Ｃ）は図９（Ａ）を４５度周期化したグラフであり、図９（Ｄ）も同様に図９（Ｂ）を４５度周期化したグラフである。
図４（Ａ），（Ｂ）および図５（Ａ），（Ｂ）から、おもて面側の面取り幅の長さＡ１が短いほど、平坦度（ＥＳＦＱＲ）のばらつきが小さくなっていることがわかる。図６からも、Ａ１が短いほど成長速度方位依存性が抑制でき、周縁部におけるエピタキシャル層の膜厚の周方向ばらつきを抑制できることがわかる。
また、図７および表１から、シリコンウェーハ２のおもて面２３側の面取り幅Ａ１を２００μｍ以下とすることにより、成長速度方位依存性を抑制することができたため、２μｍ以上のエピタキシャル層を形成したにも係わらず、ＰＶ値が１２．５以下という周縁部における平坦度の高いエピタキシャルシリコンウェーハ１を得ることができたことがわかる。これは、図８（Ａ）〜（Ｄ）からエピタキシャルウェーハの外周端から１ｍｍの場合も２ｍｍの場合も、エピタキシャル層の周方向の膜厚の変動幅が小さくなっていることがわかること、さらに図９（Ａ）〜（Ｄ）からエピタキシャルウェーハの外周端から１ｍｍの場合も１．５ｍｍの場合も周方向のＥＳＦＱＲの変動幅が小さくなっていることがわかることから、成長速度方位依存性が出現する位置がウェーハの外周側に移動したことによるものではなく、成長速度方位依存性そのものが低下したものと結論付けることができる。
本発明によれば、シリコンウェーハのエピタキシャル成長させる面の端部の面取り幅を２００μｍ以下にし、その後にエピタキシャル層を形成したので、成長速度方位依存性を抑制することができ、周縁部における平坦度が高いエピタキシャルシリコンウェーハの製造方法およびこれにより得られるエピタキシャルシリコンウェーハを提供できる。
１ エピタキシャルシリコンウェーハ
１１ エピタキシャルシリコンウェーハの周縁部
２ シリコンウェーハ
２１ エッジ領域
２２ ベベル領域
２３ おもて面
２４ 裏面
３ エピタキシャル層
４ シリコンソースガス
５１ セクター
５２ エッジ除外領域

Claims (8)

  1. 片面の面方位が（１００）面または（１１０）面であり、該片面側の端部の面取り幅が２００μｍ以下であるシリコンウェーハの、前記片面上にエピタキシャル層を形成することを特徴とするエピタキシャルシリコンウェーハの製造方法。
  2. 前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚が２〜１０μｍである請求項１に記載のエピタキシャルシリコンウェーハの製造方法。
  3. 前記シリコンウェーハの前記片面側の端部の面取り幅が１００μｍ以上である請求項１または２に記載のエピタキシャルシリコンウェーハの製造方法。
  4. 前記シリコンウェーハの他面側の端部の面取り幅が３００〜４００μｍである請求項１〜３のいずれか１項に記載のエピタキシャルシリコンウェーハの製造方法。
  5. 前記エピタキシャル層の形成では、前記エピタキシャル層の表面において、下記に定義されるＰＶ値を１２．５以下に制御することを特徴とする請求項１〜４のいずれか１項に記載のエピタキシャルシリコンウェーハの製造方法。
    記
    ＰＶ値は、エッジ除外領域を１ｍｍとしたＥＳＦＱＲの、結晶方位ごとの平均値のうち、最大値から最小値を差し引いた値（ｎｍ）を、前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚（μｍ）で除した値とする。
  6. 片面の面方位が（１００）面または（１１０）面であり、該片面側の端部の面取り幅が２００μｍ以下であるシリコンウェーハと、
    該シリコンウェーハの前記片面上に形成されたエピタキシャル層と、を有するエピタキシャルシリコンウェーハであって、
    前記エピタキシャル層の表面において、下記に定義されるＰＶ値が１２．５以下であることを特徴とするエピタキシャルシリコンウェーハ。
    記
    ＰＶ値は、エッジ除外領域を１ｍｍとしたＥＳＦＱＲの、結晶方位ごとの平均値のうち、最大値から最小値を差し引いた値（ｎｍ）を、前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚（μｍ）で除した値とする。
  7. 前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚が２〜１０μｍである請求項６に記載のエピタキシャルシリコンウェーハ。
  8. 前記シリコンウェーハの他面側の端部の面取り幅が３００〜４００μｍである請求項６または７に記載のエピタキシャルシリコンウェーハ。


JP2012177317A 2012-08-09 2012-08-09 エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ Active JP6035982B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2012177317A JP6035982B2 (ja) 2012-08-09 2012-08-09 エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
PCT/JP2013/004506 WO2014024404A1 (ja) 2012-08-09 2013-07-24 エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
US14/414,487 US9631297B2 (en) 2012-08-09 2013-07-24 Method of producing epitaxial silicon wafer and epitaxial silicon wafer
KR1020157002970A KR101659380B1 (ko) 2012-08-09 2013-07-24 에피택셜 실리콘 웨이퍼의 제조 방법 및 에피택셜 실리콘 웨이퍼
CN201380040947.9A CN104584191B (zh) 2012-08-09 2013-07-24 外延硅晶片的制造方法和外延硅晶片
TW102127355A TWI531692B (zh) 2012-08-09 2013-07-31 磊晶矽晶圓的製造方法以及磊晶矽晶圓

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012177317A JP6035982B2 (ja) 2012-08-09 2012-08-09 エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ

Publications (2)

Publication Number Publication Date
JP2014036153A true JP2014036153A (ja) 2014-02-24
JP6035982B2 JP6035982B2 (ja) 2016-11-30

Family

ID=50067666

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012177317A Active JP6035982B2 (ja) 2012-08-09 2012-08-09 エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ

Country Status (6)

Country Link
US (1) US9631297B2 (ja)
JP (1) JP6035982B2 (ja)
KR (1) KR101659380B1 (ja)
CN (1) CN104584191B (ja)
TW (1) TWI531692B (ja)
WO (1) WO2014024404A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015126010A (ja) * 2013-12-25 2015-07-06 信越半導体株式会社 エピタキシャル成長前後の半導体ウェーハのエッジ形状の評価方法
KR20160112113A (ko) 2015-03-18 2016-09-28 주식회사 엘지실트론 웨이퍼 제조 장치
JP2017085094A (ja) * 2015-10-27 2017-05-18 ジルトロニック アクチエンゲゼルシャフトＳｉｌｔｒｏｎｉｃ ＡＧ 配向ノッチを有する半導体ウエハーを保持するためのサセプタ、半導体ウエハー上に層を堆積するための方法、および半導体ウエハー
JP6256576B1 (ja) * 2016-11-17 2018-01-10 株式会社Sumco エピタキシャルウェーハ及びその製造方法
WO2018117402A1 (ko) * 2016-12-23 2018-06-28 에스케이실트론 주식회사 에피텍셜 웨이퍼 제조 방법 및 장치
JP2019117857A (ja) * 2017-12-27 2019-07-18 株式会社Sumco エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
JP2019523991A (ja) * 2016-06-09 2019-08-29 ジルトロニック アクチエンゲゼルシャフトＳｉｌｔｒｏｎｉｃ ＡＧ 半導体ウェハを保持するためのサセプタ、半導体ウェハの表面上にエピタキシャル層を堆積する方法、およびエピタキシャル層を有する半導体ウェハ
US11482597B2 (en) 2018-01-11 2022-10-25 Siltronic Ag Semiconductor wafer having epitaxial layer

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6210043B2 (ja) * 2014-09-26 2017-10-11 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6717267B2 (ja) * 2017-07-10 2020-07-01 株式会社Sumco シリコンウェーハの製造方法
JP6750592B2 (ja) * 2017-08-15 2020-09-02 信越半導体株式会社 シリコンウエーハのエッジ形状の評価方法および評価装置、シリコンウエーハ、ならびにその選別方法および製造方法
CN109545653A (zh) * 2017-09-22 2019-03-29 上海新昇半导体科技有限公司 改善外延硅片边缘平坦度的方法
DE102017222279A1 (de) * 2017-12-08 2019-06-13 Siltronic Ag Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Vorrichtung zur Durchführung des Verfahrens
CN108950680A (zh) * 2018-08-09 2018-12-07 上海新昇半导体科技有限公司 外延基座及外延设备
DE102019207772A1 (de) 2019-05-28 2020-12-03 Siltronic Ag Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Vorrichtung zur Durchführung des Verfahrens
CN110592665A (zh) * 2019-08-09 2019-12-20 上海新昇半导体科技有限公司 一种半导体薄膜平坦度改善的方法
KR102413432B1 (ko) * 2020-08-28 2022-06-27 에스케이실트론 주식회사 웨이퍼 및 그 형상 분석 방법
US20230082020A1 (en) * 2021-09-07 2023-03-16 Jx Nippon Mining & Metals Corporation Indium phosphide substrate

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002334855A (ja) * 2001-05-10 2002-11-22 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2007294942A (ja) * 2006-03-30 2007-11-08 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 エピタキシャルウェーハの製造方法及び製造装置
WO2010035510A1 (ja) * 2008-09-29 2010-04-01 株式会社Sumco シリコンウェーハおよびその製造方法
JP2011249675A (ja) * 2010-05-28 2011-12-08 Showa Denko Kk 半導体発光素子の製造方法
JP2012142485A (ja) * 2011-01-05 2012-07-26 Sumco Corp エピタキシャルウェーハの製造方法、エピタキシャルウェーハ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04122023A (ja) 1990-09-13 1992-04-22 Hitachi Ltd 半導体ウエハの製造方法および半導体集積回路装置の製造方法
JP2827885B2 (ja) * 1994-02-12 1998-11-25 信越半導体株式会社 半導体単結晶基板およびその製造方法
JP2000269147A (ja) 1999-03-18 2000-09-29 Shin Etsu Handotai Co Ltd 気相成長装置、気相成長方法及びシリコンエピタキシャルウェーハ
JP2003124219A (ja) * 2001-10-10 2003-04-25 Sumitomo Mitsubishi Silicon Corp シリコンウエーハおよびエピタキシャルシリコンウエーハ
JP4815801B2 (ja) * 2004-12-28 2011-11-16 信越半導体株式会社 シリコンウエーハの研磨方法および製造方法および円板状ワークの研磨装置ならびにシリコンウエーハ
WO2009060913A1 (ja) * 2007-11-08 2009-05-14 Sumco Corporation エピタキシャルウェーハの製造方法
WO2009060914A1 (ja) * 2007-11-08 2009-05-14 Sumco Corporation エピタキシャルウェーハ
JP2009283650A (ja) 2008-05-22 2009-12-03 Sumco Corp 半導体ウェーハの再生方法
IT1402357B1 (it) * 2010-09-17 2013-08-30 Marana Forni Di Marana Ferdinando Forno ad elevato rendimento per la cottura di cibi
JP5644401B2 (ja) 2010-11-15 2014-12-24 株式会社Sumco エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002334855A (ja) * 2001-05-10 2002-11-22 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2007294942A (ja) * 2006-03-30 2007-11-08 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 エピタキシャルウェーハの製造方法及び製造装置
WO2010035510A1 (ja) * 2008-09-29 2010-04-01 株式会社Sumco シリコンウェーハおよびその製造方法
JP2011249675A (ja) * 2010-05-28 2011-12-08 Showa Denko Kk 半導体発光素子の製造方法
JP2012142485A (ja) * 2011-01-05 2012-07-26 Sumco Corp エピタキシャルウェーハの製造方法、エピタキシャルウェーハ

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015126010A (ja) * 2013-12-25 2015-07-06 信越半導体株式会社 エピタキシャル成長前後の半導体ウェーハのエッジ形状の評価方法
KR20160112113A (ko) 2015-03-18 2016-09-28 주식회사 엘지실트론 웨이퍼 제조 장치
JP2017085094A (ja) * 2015-10-27 2017-05-18 ジルトロニック アクチエンゲゼルシャフトＳｉｌｔｒｏｎｉｃ ＡＧ 配向ノッチを有する半導体ウエハーを保持するためのサセプタ、半導体ウエハー上に層を堆積するための方法、および半導体ウエハー
JP2019523991A (ja) * 2016-06-09 2019-08-29 ジルトロニック アクチエンゲゼルシャフトＳｉｌｔｒｏｎｉｃ ＡＧ 半導体ウェハを保持するためのサセプタ、半導体ウェハの表面上にエピタキシャル層を堆積する方法、およびエピタキシャル層を有する半導体ウェハ
JP6256576B1 (ja) * 2016-11-17 2018-01-10 株式会社Sumco エピタキシャルウェーハ及びその製造方法
JP2018082072A (ja) * 2016-11-17 2018-05-24 株式会社Sumco エピタキシャルウェーハ及びその製造方法
WO2018117402A1 (ko) * 2016-12-23 2018-06-28 에스케이실트론 주식회사 에피텍셜 웨이퍼 제조 방법 및 장치
JP2019117857A (ja) * 2017-12-27 2019-07-18 株式会社Sumco エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
US11482597B2 (en) 2018-01-11 2022-10-25 Siltronic Ag Semiconductor wafer having epitaxial layer

Also Published As

Publication number Publication date
CN104584191B (zh) 2017-03-29
CN104584191A (zh) 2015-04-29
TW201413074A (zh) 2014-04-01
JP6035982B2 (ja) 2016-11-30
KR101659380B1 (ko) 2016-09-23
US20150184314A1 (en) 2015-07-02
TWI531692B (zh) 2016-05-01
WO2014024404A1 (ja) 2014-02-13
US9631297B2 (en) 2017-04-25
KR20150023940A (ko) 2015-03-05

Similar Documents

Publication Publication Date Title
JP6035982B2 (ja) エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
JP2011216780A (ja) シリコンエピタキシャルウェーハ、シリコンエピタキシャルウェーハの製造方法、貼り合わせｓｏｉウェーハの製造方法、及び貼り合わせｓｏｉウェーハ
JP5834632B2 (ja) サセプタ、該サセプタを用いた気相成長装置およびエピタキシャルウェーハの製造方法
JP6127748B2 (ja) エピタキシャルウェーハの製造方法
WO2015114974A1 (ja) シリコンウェーハ
JP6150075B2 (ja) エピタキシャルウェーハの製造方法
JP5359991B2 (ja) シリコンエピタキシャルウェーハ及びその製造方法
JP7151664B2 (ja) エピタキシャルウェーハの製造方法
JP6924593B2 (ja) エピタキシャルウェーハの製造方法
JP6881283B2 (ja) エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
JP2004099415A (ja) 単結晶、単結晶ウエーハ及びエピタキシャルウエーハ、並びに単結晶育成方法
KR20100121837A (ko) 가장자리의 평탄도가 제어된 에피택셜 웨이퍼 및 그 제조 방법
JP7457486B2 (ja) エピタキシャルウェーハの製造方法
US11990336B2 (en) Silicon epitaxial wafer production method and silicon epitaxial wafer
CN113302718B (zh) 硅外延晶片的制造方法和硅外延晶片
JP4911042B2 (ja) 単結晶ウエーハ及びエピタキシャルウエーハ
JP5453967B2 (ja) エピタキシャルウェーハおよびその製造方法
JP2023113512A (ja) エピタキシャルウェーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150723

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160907

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161017

R150 Certificate of patent or registration of utility model

Ref document number: 6035982

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250