CN101355013B - 制备无排除区的外延用结构的工艺 - Google Patents

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Abstract

本发明涉及一种制备无排除区的外延用结构的工艺,外延用复合结构包括支撑衬底上的至少一层半导体材料的晶体生长籽晶层,支撑衬底和晶体生长籽晶层各自在其结合面的外围包括倒角或边缘倒圆区。该工艺包含至少一步的将晶体生长籽晶层直接结合到支撑衬底的的晶片结合步骤和至少一步的晶体生长籽晶层的减薄步骤,所述的晶体生长籽晶层在减薄后具有与其初始直径相同的直径。

Description

制备无排除区的外延用结构的工艺
技术领域
本发明涉及通过从复合结构外延生长(同质外延或异质外延)制得如III/N型,III/V型材料或IV族材料的半导体材料层的领域,所述复合结构典型地包括支撑衬底和作为半导体材料层外延生长起始的晶体生长籽晶层。术语“III/V型材料”应当被理解为由选自化学元素周期表的第三族和第五族的元素构成的材料,这些材料可能是二元、三元或四元材料。
背景技术
这种复合结构通常通过公知的Smart-(智能剥离技术)制得。图1A到1C是用于采用智能剥离技术外延生长的复合结构的示意图。
图1A描述了源衬底或施予衬底1,其一面通过离子物质(如H+离子)轰击注入10,以在衬底的一定深度制得弱化区2。如图1B所示,经注入的施予衬底1与支撑衬底或“接受”衬底3紧密接触(通过晶片结合)。然后,如图1C所示,施予衬底在弱化区被分开,以施予衬底的将位于注入面和弱化区之间的部分转移到接受衬底上,被转移的部分构成了晶体生长籽晶层4。
如图1C所示,在通过智能剥离技术将薄晶体生长籽晶层转移到支撑衬底以制备复合衬底的过程中,在支撑衬底1的外围形成了排除区对应于薄层4的未被转移部分的“排除区”或环5。
这是因为,如图1B概括描述和依据SEMITM的标准,施予衬底1和支撑衬底3,在各自面的外围包含倒角或“边缘倒圆”区1a和3a,其作用是便于操作衬底,及避免因边缘突出可能引起的边缘开裂,边缘开裂是晶片表面微粒污染的根源。
然而,这种倒角的存在影响了支撑衬底和施予衬底在其外围的良好接触。结果,在组件外围产生的结合力不足以保持覆盖在施予衬底将被转移到支撑衬底部分的整个宽度上。被转移的晶体生长籽晶层4具有很小的厚度,因其由注入形成的方式被限定在几百个纳米。很小的厚度造成籽晶层的机械强度变弱,剥离过程中在倒角处发生断裂。因此在支撑的外围由施予衬底1剥离出的层4没有被转移,这样产生了排除区5。
在包含排除区的晶体生长籽晶层上外延形成的厚层要与转移的籽晶层被截后的直径相一致,即比标准支撑衬底的直径小。这导致了必然的材料损失。
另外,依照智能剥离技术,当厚层被用作用于转移薄层的施予衬底时,因边缘倒圆而再次形成排除区。得到的衬底最终具有一个缺少材料的非常明显的环,由此限制了其应用。
美国专利文献US 6 974 760描述了该现象,并公示了薄层转移方法,其中注入剂量和能量被参数化表示,使得施予衬底上对应于此排除区的材料在剥离过程中被减少和剥落。因此施予衬底易于循环使用。
然而,不管是否采用特殊的转移方法,在转移层的外围一直会存在排除区。为了获得具有与标准衬底直径相同直径的转移层,必须采用具有比待转移层期望直径更大直径的支撑衬底和施予衬底。然而,除了附加的材料成本之外,用于制备这种复合结构的处理设备只能接受具有特定(标准)直径的晶片,如直径200mm的晶片。该设备一般不适于其他直径。
而且,旨在增强支撑衬底和弱化的施予衬底之间结合的加热不会在组件已经充分组合前引起开裂。在这种情况下,存在部分开裂及精度失准的风险。尽管为结合需要采用低温,但为了获得足够的粘着力,待结合的表面必须高度平整,其上任何粗糙必须被高度抛光,以获得良好接触和最大的粘着力。这进一步增加了制造成本,尤其是对于如SiC或GaN的高硬度材料的情况。
发明内容
本发明的目的是解决上述提到的缺陷并提出允许外延生长半导体材料(尤其是III/N,III/V和IV型)的厚层的结构,这些层具有与生长层的初始直径相对应的特定直径,即使使用具有外围倒角及边缘倒圆区的晶片也是如此。
该目的通过用于制备外延用复合结构的工艺来实现,外延用复合结构包括在支撑衬底上的至少一个半导体材料的晶体生长籽晶层,支撑衬底和晶体生长籽晶层在其接合面的外围都有倒角或边缘倒圆区,其中该工艺包括至少一个通过分子间粘着将结晶籽晶层结合到支撑衬底的步骤,和至少一个减薄晶体生长籽晶层的步骤,所述的晶体生长籽晶层在减薄后具有与起始直径相同的直径。
由此,本发明的工艺能够获得用于形成外延生长层的生长衬底,与采用智能剥离技术获得的生长衬底相比没有直径损失。这是因为,与采用智能剥离技术的复合结构的制备不同,依据本发明工艺的复合结构的制备无须转移生长籽晶层,因此避免了在所述层的外围出现排除区,并由此直接提供了具有特定直径的生长籽晶层,该特定直径与用来形成籽晶层的晶片的起始直径对应。通过该籽晶层得到的半导体材料的厚层也相应的具有相同的特定直径。
而且,由于本发明工艺在籽晶层的外围不会引起排除区,复合结构可以直接通过具有用于通用处理设备的标准直径的籽晶层和支撑衬底获得。
依据本发明的一个方面,选择去除的晶体生长籽晶层的厚度,使得所述减薄的晶体生长籽晶层的最终厚度比倒角和边缘倒圆区遍布的厚度要大。
籽晶层,即使被减薄一次,仍比通过使用智能剥离技术转移得到的要厚。因此该层比通过智能剥离技术转移获得的层具有更高的机械强度,使得其在不同的处理操作中更加坚固,并因此减少了结构的其它部分或接下的来生长受污染的风险。晶体生长籽晶层被减薄到最终厚度在5微米到100微米之间,优选地约为50微米。
支撑衬底可以特别地由选自以下材料中的至少一种的材料构成:多晶AlN,单晶或多晶GaN,单晶或多晶SiC,蓝宝石,陶瓷,如铝的氧化物或氧化铝,或金属合金如镍基型的Mo,Cr,及Ni合金,选择不同金属的比例使得合金的热膨胀系数与将被外延生长的材料的热膨胀系数接近。
半导体材料的晶体生长籽晶层可特别地由选自以下材料中的至少一种的材料构成:单晶Si如(111)Si,单晶SiC,单晶蓝宝石,以及二元、三元或四元的III/N或III/V材料。这些材料都可以用于外延生长III/N材料,如氮化镓(GaN)。其中的一些,例如Si,也可以用来外延生长IV族材料如锗,或III/V材料如GaAs。
依据本发明的一个方面,该工艺可在结合步骤前包括,在支撑衬底的接合面上形成结合层(如氧化层)和/或在半导体材料的晶体生长籽晶层的接合面上形成结合层的步骤。
依据本发明的另一方面,本发明的工艺包含激活结合表面的步骤,通过等离子体处理直接激活支撑衬底和生长层的结合表面或结合层的结合表面。
结合步骤由在室温下将表面紧密接触构成。可在约100℃到1000℃间实施一次或多次稳定退火步骤,以增强结合力。特别地,稳定退火步骤在约200℃到500℃下退火至少一个小时。当实施结合的热预算(温度/时间对)不受限的情况下,如通过智能剥离技术阻止开裂的情况,使用高度平整和超低粗糙度的晶片并不重要。当采用结合层时,晶片用于结合的面的RMS粗糙度事实上可以在1微米的数量级。这就导致修整不太昂贵。复合结构的制备成本因此被缩减,因为复合结构只有短暂的使用意义,这变得非常有优势。这是因为复合结构在后续的器件中并不需要,而且在外延生长的半导体材料形成之后,籽晶层被毁坏。
依据本发明的一个特别方面,晶体生长籽晶层的减薄可以通过多步实现,在连续的两个减薄步骤中实施退火步骤以稳定结合,每个稳定退火步骤在递增的温度下执行,就是说,温度高于前一次的退火步骤的温度。重复减薄和退火步骤直到获得籽晶层的期望厚度和结合力。
本发明还涉及制造半导体材料层的工艺,尤其是III/V,III/N和IV型材料,包括在包含晶体生长籽晶层的复合结构上外延生长半导体材料层,该复合结构的制备采用如上所述的制备工艺。
依据本发明的一个方面,外延生长被实施特定的特别时间,特定的时间对应于具有足以自支撑的厚度的半导体材料层的形成,所述的厚度至少为100微米。作为变化实施例,晶体生长籽晶层可与外延生长的半导体材料一起保留,以便形成可用于再次外延生长的自支撑结构。
在这种情况下,半导体材料层的外延生长被实施特定的时间,使得能够获得至少100微米的籽晶层和半导体层的结合厚度。
半导体材料层的制造工艺还可以包括在半导体材料层的外延生长之前,在晶体生长籽晶层上形成成核层。成核层作为缓冲层可以改善外延生长的半导体材料的结晶质量。
半导体材料层的制造工艺进而可包括以下步骤中的一步或多步:
-在半导体材料层的外延生长之后,去除支撑衬底和晶体生长籽晶层,以及可选的成核层(在自支撑的半导体层的情况下);
-在半导体材料层的外延生长之后,去除支撑衬底(在自支撑的籽晶层/半导体层结构的情况下);
-半导体材料的自支撑层经历双面研磨,以获得小于50微米的弓形弯曲,因去除而被暴露的面经历抛光步骤以降低其粗糙度和潜在的加工硬化区,以及实施去除半导体材料层周边部分的步骤,以在所述的半导体材料层中获得低于106/cm2的平均位错密度。
本发明还涉及多层结构,该多层结构包含采用上面描述的外延用复合结构的制备工艺所制造的复合结构,所述的复合结构包含厚度至少为5微米的半导体材料的晶体生长籽晶层。
多层结构可以进一步包含按照上面描述的制造半导体材料层的方法通过在晶体生长籽晶层上外延生长形成的半导体材料层。
依照本发明的一个方面,半导体层具有至少100微米的厚度,足够自支撑。还可以具有允许形成至少100微米的籽晶层/半导体层结构,即自支撑结构。
附图说明
图1A到1C,已被描述,是现有技术制备复合结构的示意性截面图。
图2A到2G是本发明一个实施例的制备外延用复合结构的截面图。
图3是图2A到2G中采用的步骤的流程图。
具体实施方式
本发明通常用于通过晶片形式的外延制备半导材料体层,半导体材料尤其是III/V、III/N和IV型材料,这些层在外延生长形成后直接具有特定的晶片直径。为此目的,本发明提出了自具有倒角或“边缘倒圆”区的晶片开始制备外延用复合结构,该工艺能够制备半导体材料的外延生长层,与用于形成晶体生长籽晶层的晶片的起始直径相比,未产生直径的缩减。如下文所述,本发明的外延用复合结构至少包括支撑衬底和半导体材料的晶体生长籽晶层。
可以选择支撑衬底的材料,使其热膨胀系数(TEC)与必须自复合结构外延形成的半导体材料的热膨胀系数相近,以避免在后续冷却过程或当外延生长层的厚度超过某个临界厚度时出现开裂。
支撑衬底的材料可以是多晶AlN(比单晶AlN便宜),单晶或多晶SiC,金属合金,如镍基合金(Cr,Mo和Ni的合金),蓝宝石,陶瓷,如铝的氧化物,即公知的氧化铝Al2O3,或任何其它热膨胀系数与期望外延生长的半导体材料的热膨胀系数匹配的非昂贵材料。在氮化镓(GaN)外延的情况下,衬底优选地从多晶或单晶GaN和多晶氮化铝(AlN)中选择。由于多晶AlN是陶瓷,其热膨胀系数在制造过程中可以调整,使其与GaN的热膨胀系数相当。
晶体生长籽晶层的材料是单晶材料。选择该材料使得将要生长的半导体材料的缺陷密度在背面低于109/cm2,并优选的低于106/cm2,例如,对于锗材料为104/cm2。半导体材料的外延生长层的背面对应于与籽晶层接触的面,但其在最终的制造过程中为后续使用可以被减薄。该面在半导体材料层中具有最高的缺陷密度,因为生长过程中,形成的外延层的缺陷密度倾向于降低。对于GaN的情况,沿着纤维锌矿晶体结构的C轴进行生长,这就是典型的N极面。
在同质外延形成半导体材料层的情况下,籽晶层在其表面具有低于109/cm2的缺陷密度已足够,优选的低于106/cm2。在异质外延形成半导体材料层的情况下,选择籽晶层的材料使其晶格参数和晶体质量使得生长的半导体材料层在背面具有低于109/cm2,优选的低于106/cm2的缺陷密度。
可以选择晶体籽晶层的材料使其热膨胀系数与支撑衬底的热膨胀系数相近,考虑到籽晶层的厚度与支撑衬底的厚度相比不再可以忽略时,籽晶层的热膨胀系数的影响增大。这样,结构在承受温度波动时仍然保持稳定。而且,可以在更高的温度下实施用于稳定籽晶层和支撑衬底的结合的退火步骤,温度越高,材料的热膨胀系数之差就越小。
晶体生长籽晶层可特别地由蓝宝石(Al2O3),单晶硅(如(111)Si),单晶SiC(适用于GaN外延的例子),或二元、三元或四元单晶III/V或III/N材料。为外延制备的面的粗糙度为几个埃RMS。
如公知的那样,可以形成基于III/V或III/N半导体材料的多种二元、三元或四元材料,取决于晶体生长籽晶层的性质。本发明的外延用复合结构尤其期望用于GaN、InGaN、AlGaN、AlGaInN和氮化铟InN的外延生长。
将参照图2A-2G和图3描述根据本发明的一个实施例的用于制造复合结构的工艺,该工艺之后为通过外延制备半导体材料(此处为III/N材料)层的工艺。尽管围在图2A-2G中没有描述,但是支撑衬底和晶体生长籽晶层在各自的两个表面具有符合SEMITM标准的倒角或“边缘倒圆”,如图1A到1C中有意夸大的描述。
外延用复合结构的制备从支撑衬底结合到晶体生长籽晶层开始。其结合通过分子间粘着实现,或者是两个元件的直接结合或者是通过结合层的结合。
晶片结合理论本质上已经公知,这里不会做更详尽的描述。作为提醒,通过分子间粘着实现的结合基于两个表面的紧密接触,即,无需采用特定的材料(粘结剂、蜡、低熔点金属等),两个面之间的吸引力足够大,使得产生分子粘着(通过将要结合在一起的两个表面的原子或分子的电学反应产生的所有引力(范德华力)形成结合)。
在这里描述的实施例中,结合层沉积到支撑衬底10的一面和III/N材料的晶体生长籽晶层11的一面(见步骤S1,图2A)。在这里描述的例子中,支撑衬底10由多晶氮化铝(AlN)制得,晶体生长籽晶层11由蓝宝石(Al2O3)制得。支撑衬底和生长籽晶层的表面粗糙度均为1微米。
本例中,结合层12a和12b分别是沉积到支撑衬底10和晶体生长籽晶层11上的氧化物结合层。更准确地是,这里的层12a和12b是通过LPCVD(低压化学气相沉积法)或PECVD(等离子体增强化学气相沉积法)获得的二氧化硅(SiO2)层。然而,结合层还可以是金刚石层,SOG(旋转玻璃)型玻璃层,AlN层,氮化硅(如Si3N4)层或BPSG(磷硅酸盐玻璃)氧化物层(BPSG氧化物是本领域技术人员公知的掺硼或磷的硅酸盐玻璃)。如果采用两个结合层,可以有利地选择不同的结合材料以获得更好粘着。例如,Si3N4可沉积到GaN籽晶层上,并结合到覆盖着二氧化硅层的蓝宝石支撑衬底。结合层(单层或复层)的厚度从即使纳米到约10微米。
当结合层12a和12b为氧化物时,如有必要,可以在结合前,以高于沉积温度的温度,进行增进氧化物密度的退火步骤,以增强晶体生长籽晶层和支撑衬底间的结合力。
氧化物结合层12a和12b的表面通过CMP(化学机械抛光)平坦化处理,以获得低于5RMS的粗糙度,由此使得随后的紧密结合(步骤S2)变得更容易。
然后,可通过将氧化物结合层12a和12b紧密结合在一起,并在500℃下执行稳定化退火步骤约2个小时来进行将支撑衬底10结合到晶体生长籽晶层11的等离子体型结合(见图2B,步骤S4和S5)。等离子体型结合,是指氧化物结合层12a和12b的表面在他们彼此紧密接触前被等离子处理(步骤S3)过。等离子体处理尤其能够激活层12a和12b的结合表面以增加其结合性。由此,层12a和12b的表面可以暴露于基于氧气、氮气、氩气或其它气体的等离子。
用于此目的的设备可特别地是初始为CC-RIE(电容耦合离子刻蚀)或ICP-RIE(电感耦合等离子体反应离子刻蚀)设计的设备。更详细地,读者可参考如Sanz-Velasco等的著作“ Room temperature waferbonding using oxygen plasma treament in reactive ion etchers with andwithout
也可采用其它气氛等离子体设备或具有ECR(电子回旋加速器)型或螺旋型源的设备。
实际中,等离子体结合激活通常包括预先化学清洁操作,如RCA清洁操作,接下来的旨在平滑粗糙度的化学机械抛光,和将表面暴露于等离子体几秒到几分钟之间。
如上描述的处理步骤(S2到S5)当然也可通过结合层而不是氧化物层来实现,特别是由金刚石、AlN或氮化硅构成的结合层。
在支撑衬底和晶体生长籽晶层之间无结合层的结合情况下,两个元件的接合面可被预先由等离子体激活,如上所述。两个元件之间的结合可以是亲水结合或者憎水结合,取决于采用材料的性质。
如图2B所示,结合后所得到的是复合结构,包括支撑衬底10,对应于氧化物结合层12a和12b的氧化物层12,和晶体生长籽晶层11。
晶体生长籽晶层11被减薄到50微米的厚度(步骤S6,图2C)。可以通过对晶体生长籽晶层11暴露的表面进行研磨和/或机械抛光和/或化学刻蚀来完成减薄操作。然后,可以由CMP制备晶体生长籽晶层11的表面用于外延。层11的最终厚度被选定为比倒角或边缘倒圆区遍布的厚度大,因此避免了层11的任何直径缩减以及机械易脆层剥落的任何风险。通常,晶体生长籽晶层的最终厚度在5微米到100微米直接,优选约为50微米。
由此,通过避免籽晶层在外延用结构制造中的任何直径缩减,能够在开始时决定接下来形成的外延生长层的直径,因为其将具有与晶体生长籽晶层相同的直径。例如,在期望得到具有标准直径(例如100mm,200mm或300mm)的外延层的情况下,依据本发明通过由具有期望的标准直径的晶片制备的籽晶层足以生产外延用结构。
如图2C所示,由此获得的是外延用复合结构13,包含支撑衬底10,氧化物(SiO2)结合层12,和减薄的晶体生长籽晶层11。而且,复合结构13可以接受第二个退火步骤,以稳定结合,该退火步骤在900℃温度下持续约1小时(步骤7)。
籽晶层的减薄还可以通过几个步骤实现,之间可以实施结合稳定退火步骤以增强复合结构的结合力。例如,在200℃下的第一步结合稳定退火步骤之后,籽晶层被减薄到特定的厚度,例如500微米,接下来,在300℃下进行1小时的另一个稳定退火步骤。然后进行第二减薄步骤,减薄至400微米,接下来在高于前步退火步骤温度的温度(例如400℃)下进行另一个稳定退火步骤。可重复这些步骤直到获得期望的结合力和籽晶层的厚度。
下文的叙述涉及自复合结构13的晶体生长籽晶层11开始为制备III/N单晶材料外延层所实施的步骤。
制备的III/N材料形成的外延层必须具有足够的厚度以自支撑,即足以形成能够自支撑而无需附加的机械支撑或加强物的层。为此目的,进行外延生长直至III/N材料层的厚度达到100微米到1毫米之间,优选地在500微米到1毫米之间。
至少部分地通过HVPE(混合气相外延)生长III/N材料层。这种类型的外延在700℃到1100℃之间进行。
持续外延生长,直到厚度足以使III/N材料层在其从支撑衬底10分离后能够自支撑为止。
执行这种外延的方式以及晶体生长籽晶层和III/N材料厚层的各自参数及晶向是本领域技术人员所公知的。由于籽晶层的结晶面决定了外延生长材料的结晶面,因此通过选择籽晶层的晶向能够获得极性,非极性或半极性的材料,这在GaN情况下有时是期望的。
在本发明的一个可选实施例中,也能够在生长所述的III/N材料厚层之前实施成核层的外延生长步骤(未在图中体现),该成核层由与晶体生长籽晶层和/或随后用于制备III/N材料厚层相同的材料组成。然而,该成核层也可与II/N材料厚层和/籽晶层具有不同的性质。例如,可以在外延生长GaN厚层前,在碳化硅(SiC)籽晶层上沉积AlN成核层。籽晶层上的成核层可以作为缓冲层,能够改善随后形成的III/N材料厚层的晶体质量。成核层的厚度在10纳米到10微米之间。
在这种情况下,尤其对于GaN,可通过MOCVD(金属有机物化学气相沉积法)或MBE(分子束外延)来进行成核层的外延。
还可以使用ELO(侧向外延过生长)技术。
在这里描述的实施例中,在800℃的温度下通过HVPE在Al2O3晶体生长籽晶层11上执行GaN层的外延生长,HVPE的实施时间足以制得具有约1毫米厚度的GaN层14(见图2D,S8)。
当结合层12是氧化物层时,对其进行化学刻蚀,例如采用HF溶液,以使支撑衬底11从结构的其它部分分离(见图2E,步骤S9)。
GaN层14上的残余氧化物和晶体生长籽晶层11被化学刻蚀,以实现去除(见图2F,步骤S10)。用于去除这样材料的化学刻蚀技术是本领域技术人员所公知的。
如无氧化物结合层时,晶体生长籽晶层和可选的支撑衬底也可通过抛光被机械地去除。
自支撑GaN层通过双面研磨被抛光,以修正平整性和/或去除易于具有对于随后应用显得过大的“晶片弓形”的区域。材料的两面同时被抛光,以使得弓形弯曲低于50微米(弓形弯曲为15微米时可获得最大的表面平行度)。然后,需要在背面实施抛光步骤,以将表面粗糙度降至5埃以下,例如为了后续使用能够被结合(见图2F,步骤S11)。抛光还可以用来使背面的缺陷密度降低到期望的可用位错密度,例如低于107/cm2,优选地低于106/cm2。最后,抛光还可以用来去除潜在地由双面研磨步骤加工硬化的表面区域。
自支撑GaN层14的外围部分14a,其自然具有很高的缺陷密度,还可能开裂,也可被去除,最后该层最大的缺陷密度为106/cm2(步骤S12,图2G)。
也可实施调整操作,以在层的两个表面的外围附近形成倒角或边缘倒圆。
依据本发明的另一实施例,在外延用复合结构上进行外延生长,以获得材料薄层,其厚度使得籽晶层和通过外延获得的半导体层的组合可以实现自支撑。半导体外延层和籽晶层的结合厚度在100微米到1毫米之间,优选地在500微米到1毫米之间。在这种情况下,只去除支撑衬底。由此获得的结构用于外延再生长与薄层相同的材料,直到获得期望的厚度。还可以用于不同的材料。本发明该实施例的优势在于,外延再生长不会因支撑的性质导致热膨胀系数失配应力。
而且,本发明外延用复合结构可用具有与支撑衬底10相同直径的晶体生长籽晶层制得,但支撑衬底的直径也可以与晶体生长籽晶层的直径不同,因为后者的直径决定着外延形成的半导体层的直径。当外延层的厚度足以自支撑时,如有必要,包含去除外围部分的修整步骤,能够修整其直径。
本发明工艺不只限于半导体材料的自支撑层的制备。使用本发明工艺获得的外延用复合结构还可以用来生长被期望转移到具有特定性质的最终衬底上的薄层。本发明的复合结构还可以用来生长可以自支撑的不同半导体材料薄层的叠层。

Claims (20)

1.一种制备外延用复合结构(13)的工艺,外延用复合结构包括支撑衬底(10)上的至少一个半导体材料的晶体生长籽晶层(11),支撑衬底(10)和晶体生长籽晶层(11)在其结合面的外围都具有倒角或边缘倒圆区,其特征在于,所述工艺包括至少一步通过分子间粘着将晶体生长籽晶层(11)结合到支撑衬底(10)的步骤,和至少一步减薄晶体生长籽晶层(11)的步骤,所述工艺无须转移晶体生长籽晶层,所述的晶体生长籽晶层(11)在减薄后具有与其起始直径相同的直径。
2.如权利要求1所述的工艺,其中,选择晶体生长籽晶层在减薄步骤中被去除的厚度,使得所述的晶体生长籽晶层(11)的最终厚度比倒角或边缘倒圆区遍布的厚度要大。
3.如权利要求2所述的工艺,其中,晶体生长籽晶层(11)被减薄,其最终厚度在5微米到100微米之间。
4.如权利要求1到3中任一项所述的工艺,其中,晶体生长籽晶层(11)在表面的缺陷密度低于109/cm2
5.如权利要求1所述的工艺,其中,支撑衬底(10)由选自以下材料中的至少一种的材料构成:多晶AlN、单晶或多晶GaN、单晶或多晶SiC、蓝宝石、陶瓷、金属合金。
6.如权利要求5所述的工艺,其中,半导体材料的晶体生长籽晶层(11)由选自以下材料的至少一种的材料构成:单晶Si,单晶SiC,单晶蓝宝石,和二元、三元或四元的III/N材料。
7.如权利要求5所述的工艺,其中,半导体材料的晶体生长籽晶层(11)由选自以下材料的至少一种的材料构成:单晶Si,单晶SiC,单晶蓝宝石,和二元、三元或四元的III/V材料。
8.如权利要求1所述的工艺,其中在结合步骤前包括,在支撑衬底(10)的结合面上形成结合层和/或在半导体材料的晶体生长籽晶层(11)的结合面上形成结合层的步骤。
9.如权利要求8所述的工艺,其中,结合层选自氧化物、金刚石、AlN、或氮化硅层。
10.如权利要求1所述的工艺,其中,包括每个待结合面的平坦化步骤,以获得低于RMS的表面粗糙度。
11.一种制造半导体材料层的工艺,包括在包含晶体生长籽晶层(11)的复合结构(13)上外延生长半导体材料层(14),所述复合结构(13)依据权利要求1到10中任一项所述的制备工艺制得。
12.如权利要求11所述的工艺,其中包括在外延生长半导体材料(14)前在晶体生长籽晶层(11)上形成成核层。
13.如权利要求11或12所述的工艺,其中,执行外延生长持续特定的时间,使得半导体材料层(14)与晶体生长籽晶层(11)的组合厚度至少为100微米。
14.如权利要求13所述的工艺,其中,进一步包括去除支撑衬底(10)和晶体生长籽晶层(11)的步骤。
15.如权利要求14所述的工艺,其中,在去除支撑衬底(10)和晶体生长籽晶层(11)的步骤后进一步包括,在半导体材料层(14)上实施双面研磨步骤以获得低于50微米的弓形弯曲,抛光去除后暴露的面的步骤,和去除半导体材料层(14)的外围部分(14a)的步骤。
16.如权利要求11所述的工艺,其中,半导体层(14)是GaN层。
17.如权利要求11所述的工艺,其中,半导体层(14)是二元、三元、或四元的III/N材料。
18.一种多层结构,包括按照权利要求1所述的工艺制备的复合结构(13),特征在于晶体生长籽晶层(11)结合在支撑衬底(10)上,且具有与支撑衬底(10)相同的直径,还在于半导体材料的晶体生长籽晶层(11)的厚度至少为5微米。
19.如权利要求18所述的多层结构,其进一步包含在晶体生长籽晶层(11)上通过外延生长形成的半导体材料层(14)。
20.如权利要求19所述的多层结构,其中,半导体材料层(14)具有至少100微米的厚度,或半导体材料层(14)与晶体生长籽晶层(11)共同具有至少100微米的厚度。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5496540B2 (ja) * 2008-04-24 2014-05-21 株式会社半導体エネルギー研究所 半導体基板の作製方法
US7947523B2 (en) * 2008-04-25 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing photoelectric conversion device
FR2943174B1 (fr) * 2009-03-12 2011-04-15 Soitec Silicon On Insulator Adaptation du parametre de maille d'une couche de materiau contraint
KR101346009B1 (ko) 2009-03-13 2013-12-31 생-고뱅 세라믹스 앤드 플라스틱스, 인코포레이티드 나노다이아몬드를 사용하는 화학기계적 평탄화 공정
EP2246882B1 (en) * 2009-04-29 2015-03-04 Soitec Method for transferring a layer from a donor substrate onto a handle substrate
US20120032191A1 (en) * 2009-10-30 2012-02-09 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide substrate and silicon carbide substrate
JPWO2011052321A1 (ja) * 2009-10-30 2013-03-14 住友電気工業株式会社 炭化珪素基板の製造方法および炭化珪素基板
FR2953640B1 (fr) 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
EP2330697A1 (en) * 2009-12-07 2011-06-08 S.O.I.Tec Silicon on Insulator Technologies Semiconductor device having an InGaN layer
FR2954585B1 (fr) * 2009-12-23 2012-03-02 Soitec Silicon Insulator Technologies Procede de realisation d'une heterostructure avec minimisation de contrainte
US8148189B2 (en) * 2010-06-30 2012-04-03 Twin Creeks Technologies, Inc. Formed ceramic receiver element adhered to a semiconductor lamina
US9356101B2 (en) * 2010-09-27 2016-05-31 Kabushiki Kaisha Toshiba Polycrystalline aluminum nitride base material for crystal growth of GaN-base semiconductor and method for manufacturing GaN-base semiconductor using the same
US9023721B2 (en) 2010-11-23 2015-05-05 Soitec Methods of forming bulk III-nitride materials on metal-nitride growth template layers, and structures formed by such methods
FR2968830B1 (fr) 2010-12-08 2014-03-21 Soitec Silicon On Insulator Couches matricielles ameliorees pour le depot heteroepitaxial de materiaux semiconducteurs de nitrure iii en utilisant des procedes hvpe
FR2968678B1 (fr) 2010-12-08 2015-11-20 Soitec Silicon On Insulator Procédés pour former des matériaux a base de nitrure du groupe iii et structures formées par ces procédés
US9142412B2 (en) * 2011-02-03 2015-09-22 Soitec Semiconductor devices including substrate layers and overlying semiconductor layers having closely matching coefficients of thermal expansion, and related methods
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
JP2012106907A (ja) * 2011-08-11 2012-06-07 Sumitomo Electric Ind Ltd GaN系膜の製造方法
JP2012106906A (ja) * 2011-08-11 2012-06-07 Sumitomo Electric Ind Ltd GaN系膜の製造方法
JP6019928B2 (ja) * 2011-10-07 2016-11-02 住友電気工業株式会社 GaN系膜の製造方法およびそれに用いられる複合基板
JP6130995B2 (ja) * 2012-02-20 2017-05-17 サンケン電気株式会社 エピタキシャル基板及び半導体装置
JP2015528783A (ja) 2012-06-29 2015-10-01 コーニング インコーポレイテッド 半導体プロセスのためのガラス―セラミック基板
EP2933824B1 (en) * 2014-04-14 2021-08-18 Nxp B.V. Substrate arrangement
CN107406335B (zh) * 2016-03-22 2020-12-08 住友电气工业株式会社 陶瓷基板、层叠体和saw器件
US10134589B2 (en) * 2016-06-24 2018-11-20 QROMIS, Inc. Polycrystalline ceramic substrate and method of manufacture
US10329455B2 (en) 2016-09-23 2019-06-25 Saint-Gobain Ceramics & Plastics, Inc. Chemical mechanical planarization slurry and method for forming same
US10622468B2 (en) * 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate
JP7237464B2 (ja) * 2018-05-24 2023-03-13 キオクシア株式会社 半導体装置の製造方法
JP6583897B1 (ja) * 2018-05-25 2019-10-02 ▲らん▼海精研股▲ふん▼有限公司 セラミック製静電チャックの製造方法
CN109183146B (zh) * 2018-10-17 2020-08-07 哈尔滨工业大学 一种利用电感耦合等离子体技术消除单晶金刚石籽晶表面缺陷的方法
CN111183513A (zh) * 2019-04-19 2020-05-19 福建晶安光电有限公司 一种用于制作光电半导体芯片的方法及其所使用的键合晶圆
KR102506449B1 (ko) * 2020-04-23 2023-03-07 삼성전자주식회사 표시 장치
US11705537B2 (en) 2020-04-23 2023-07-18 Samsung Electronics Co.,. Ltd. Display device and method of manufacturing light emitting device
CN111962149A (zh) * 2020-08-11 2020-11-20 长沙新材料产业研究院有限公司 一种生长金刚石厚膜的籽晶及其制备方法与应用
CN112071741B (zh) * 2020-08-13 2023-03-24 深圳市奥谱太赫兹技术研究院 一种iii族氮化物层结构及其制备方法、晶体管
FR3114910A1 (fr) * 2020-10-06 2022-04-08 Soitec Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche d’un alliage III-N à base de gallium
WO2022177068A1 (ko) * 2021-02-22 2022-08-25 삼성전자 주식회사 표시 장치 및 발광 소자의 제조 방법
CN113223928B (zh) * 2021-04-16 2024-01-12 西安电子科技大学 一种基于转移键合的氧化镓外延生长方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6328796B1 (en) 1999-02-01 2001-12-11 The United States Of America As Represented By The Secretary Of The Navy Single-crystal material on non-single-crystalline substrate
CN1247833C (zh) * 1999-04-20 2006-03-29 直江津电子工业株式会社 硅外延晶片及其制造方法
JP2001031494A (ja) * 1999-07-21 2001-02-06 Nippon Steel Corp シリコン単結晶ウエーハの製造方法
US6690043B1 (en) * 1999-11-26 2004-02-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP3943782B2 (ja) * 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
JP2004507084A (ja) * 2000-08-16 2004-03-04 マサチューセッツ インスティテュート オブ テクノロジー グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス
DE10045539A1 (de) * 2000-09-13 2002-03-21 Halfen Gmbh & Co Kg Verbindungsteil für Montageschienen
FR2840731B3 (fr) * 2002-06-11 2004-07-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees
FR2817394B1 (fr) 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US7407869B2 (en) * 2000-11-27 2008-08-05 S.O.I.Tec Silicon On Insulator Technologies Method for manufacturing a free-standing substrate made of monocrystalline semiconductor material
US6497763B2 (en) 2001-01-19 2002-12-24 The United States Of America As Represented By The Secretary Of The Navy Electronic device with composite substrate
JP2002356398A (ja) * 2001-06-01 2002-12-13 Sumitomo Electric Ind Ltd 窒化ガリウムウエハ
JP2003165798A (ja) * 2001-11-28 2003-06-10 Hitachi Cable Ltd 窒化ガリウム単結晶基板の製造方法、窒化ガリウム単結晶のエピタキシャル成長自立基板、及びその上に形成したデバイス素子
FR2835097B1 (fr) 2002-01-23 2005-10-14 Procede optimise de report d'une couche mince de carbure de silicium sur un substrat d'accueil
FR2842651B1 (fr) * 2002-07-17 2005-07-08 Procede de lissage du contour d'une couche utile de materiau reportee sur un substrat support
JP2004075500A (ja) * 2002-08-22 2004-03-11 Seiko Instruments Inc サファイア、偏光板付きサファイヤ、表示装置及びサファイアの製造方法
FR2892228B1 (fr) * 2005-10-18 2008-01-25 Soitec Silicon On Insulator Procede de recyclage d'une plaquette donneuse epitaxiee
US7018909B2 (en) * 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
FR2857983B1 (fr) 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2857982B1 (fr) 2003-07-24 2007-05-18 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
US6794760B1 (en) * 2003-09-05 2004-09-21 Intel Corporation Integrated circuit interconnect
FR2860248B1 (fr) * 2003-09-26 2006-02-17 Centre Nat Rech Scient Procede de realisation de substrats autosupportes de nitrures d'elements iii par hetero-epitaxie sur une couche sacrificielle
FR2860842B1 (fr) * 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
FR2888400B1 (fr) * 2005-07-08 2007-10-19 Soitec Silicon On Insulator Procede de prelevement de couche
EP1777735A3 (fr) * 2005-10-18 2009-08-19 S.O.I.Tec Silicon on Insulator Technologies Procédé de recyclage d'une plaquette donneuse épitaxiée
US7767541B2 (en) * 2005-10-26 2010-08-03 International Business Machines Corporation Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods

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