KR102506449B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 표시 장치 및 그의 제조 방법에 관한 것으로, 보다 상세하게는, 복수개의 화소들; 상기 복수개의 화소들 각각에 제공된 발광 소자, 상기 발광 소자는 서로 대향하는 제1 면 및 제2 면을 갖고; 상기 발광 소자의 상기 제1 면에 전기적으로 연결되는 제1 전극; 상기 발광 소자의 상기 제2 면에 전기적으로 연결되는 제2 전극; 및 상기 발광 소자의 상기 제2 면과 상기 제2 전극 사이에 개재된 금속 산화물 패턴을 포함한다. 상기 금속 산화물 패턴은 상기 제2 면의 일부를 덮고 나머지 일부를 노출하며, 상기 제2 전극은 상기 제2 면의 상기 노출된 나머지 일부와 전기적으로 연결되고, 상기 금속 산화물 패턴은 단결정 또는 다결정의 알루미나를 포함한다.

Description

표시 장치 {Display device}
본 발명은 발광 효율이 향상된 표시 장치 및 발광 소자의 제조 방법에 관한 것이다.
표시 장치는 발광 소자를 포함할 수 있다. 발광 소자는 전극과 전기적으로 연결되고, 전극에 인가되는 전압에 따라 발광할 수 있다. 발광 소자는 전극 상에 발광 소자를 직접 형성할 수도 있고, 발광 소자를 별도로 형성한 후에 상기 발광 소자를 전극에 배치할 수도 있다.
발광 소자는 엘이디(LED)일 수 있다. 엘이디는, PN 접합 다이오드에 순방향으로 전압을 인가하여 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시키는 반도체 소자이다. 엘이디는 무기 엘이디 또는 유기 엘이디로 형성될 수 있다. 엘이디는 핸드폰과 같은 소형 전자기기뿐만 아니라 대형 TV에도 사용될 수 있다.
본 발명이 해결하고자 하는 과제는, 선택적 영역 성장이 가능하며 불순물 오염이 없는 패턴화된 사파이어 기판 및 그의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 상기 패턴화된 사파이어 기판을 이용한 발광 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 상기 발광 소자를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 개념에 따른, 표시 장치는, 복수개의 화소들; 및 상기 복수개의 화소들 각각에 제공된 발광 소자, 상기 발광 소자는 서로 대향하는 제1 면 및 제2 면을 갖고; 상기 발광 소자의 상기 제1 면에 전기적으로 연결되는 제1 전극; 상기 발광 소자의 상기 제2 면에 전기적으로 연결되는 제2 전극; 및 상기 발광 소자의 상기 제2 면과 상기 제2 전극 사이에 개재된 금속 산화물 패턴을 포함할 수 있다. 상기 금속 산화물 패턴은 상기 제2 면의 일부를 덮고 나머지 일부를 노출하며, 상기 제2 전극은 상기 제2 면의 상기 노출된 나머지 일부와 전기적으로 연결되고, 상기 금속 산화물 패턴은 단결정 또는 다결정의 알루미나를 포함할 수 있다.
본 발명의 다른 개념에 따른, 발광 소자의 제조 방법은, 기판, 상기 기판 상의 다결정 층, 및 상기 다결정 층 위로 돌출된 씨드 패턴을 포함하는 패턴화된 기판을 준비하는 것; 및 상기 패턴화된 기판 상에 유기 금속 화학 기상 증착을 수행하여, 상기 씨드 패턴 상에 발광 소자 및 상기 다결정 층 상에 에피층을 형성하는 것을 포함할 수 있다. 상기 유기 금속 화학 기상 증착 동안, 상기 씨드 패턴 상에서의 상기 발광 소자의 성장 속도는 상기 다결정 층 상에서의 상기 에피층의 성장 속도보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 패턴화된 사파이어 기판은, 사파이어 기판; 상기 사파이어 기판의 상면으로부터 수직하게 돌출된 씨드 패턴; 및 상기 사파이어 기판의 상기 상면을 덮되, 상기 씨드 패턴을 노출하는 다결정 층을 포함할 수 있다. 상기 씨드 패턴은 단결정의 알루미나를 포함하고, 상기 다결정 층은 다결정의 알루미나를 포함할 수 있다.
본 발명에 따른 패턴화된 사파이어 기판은, 다결정 알루미나 영역과 단결정 알루미나 영역을 이용하여, 발광 소자의 선택적 영역 성장을 구현할 수 있다. 패턴화된 사파이어 기판은 한가지 물질(알루미나) 만으로 구성되기 때문에, 이종 물질에 의한 불순물 오염을 방지하여 높은 순도의 발광 소자를 제공할 수 있다. 또한 선택적 영역 성장을 통해 발광 소자의 공정 결함을 방지할 수 있다. 결과적으로, 본 발명에 따른 발광 소자는 높은 신뢰성과 우수한 광 추출 효율을 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 화소의 등가 회로도이다.
도 3은 본 발명의 실시예들에 따른 표시 장치의 표시 패널의 평면도이다.
도 4a는 도 3의 A-A'선에 따른 단면도이다.
도 4b는 도 3의 B-B'선에 따른 단면도이다.
도 5a는 도 3의 발광 소자를 나타낸 사시도이다.
도 5b는 도 5a의 발광 소자를 뒤집은 사시도이다.
도 6a 내지 도 7c는 본 발명의 실시예들에 따른 선택적 영역 성장을 설명하기 위한 단면도들이다.
도 8, 10, 12, 14, 16, 18 및 20은 본 발명의 실시예들에 따른 패턴화된 기판의 제조 방법을 설명하기 위한 평면도들이다.
도 9a, 11a, 13a, 15a, 17a, 19a 및 21a는 각각 도 8, 10, 12, 14, 16, 18 및 20의 A-A'선에 따른 단면도들이다.
도 9b, 11b, 13b, 15b, 17b, 19b 및 21b는 각각 도 8, 10, 12, 14, 16, 18 및 20의 B-B'선에 따른 단면도들이다.
도 22는 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위한 평면도이다.
도 23a는 도 22의 A-A'선에 따른 단면도이다.
도 23b는 도 22의 B-B'선에 따른 단면도이다.
도 24는 본 발명의 비교예에 따른 유기 금속 화학 기상 증착 공정을 설명하기 위한 단면도이다.
도 25 및 도 26은 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 27은 본 발명의 실시예들에 따른 표시 장치의 표시 패널의 평면도이다.
도 28은 도 27의 A-A'선에 따른 단면도이다.
도 29는 도 27의 제1 화소를 확대한 평면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 표시 장치의 블록도이다.
도 1를 참조하면, 표시 장치(DD)는 표시 패널(DP), 신호 제어부(TC, 또는 타이밍 컨트롤러), 데이터 구동부(DDV), 및 스캔 구동부(GDV)를 포함할 수 있다. 신호 제어부(TC), 데이터 구동부(DDV) 및 스캔 구동부(GDV) 각각은 회로를 포함할 수 있다.
표시 패널(DP)은 발광 소자를 포함할 수 있다. 예를 들어, 표시 패널(DP)은 마이크로 엘이디를 포함할 수 있다. 표시 패널(DP)은 복수개의 데이터 라인들(DL1-DLm), 복수의 스캔 라인들(SL1-SLn) 및 복수의 화소들(PX)을 포함할 수 있다.
복수개의 데이터 라인들(DL1-DLm)은 제1 방향(D1)으로 연장될 수 있다. 복수개의 데이터 라인들(DL1-DLm)은 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 배열될 수 있다. 복수개의 스캔 라인들(SL1-SLn)은 제2 방향(D2)으로 연장될 수 있다. 복수개의 스캔 라인들(SL1-SLn)은 제1 방향(D1)을 따라 배열될 수 있다.
화소들(PX) 각각은 발광 소자 및 발광 소자와 전기적으로 연결된 화소 회로를 포함할 수 있다. 화소 회로는 복수의 트랜지스터들을 포함할 수 있다. 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)이 각각의 화소들(PX)에 제공될 수 있다.
화소들(PX)은 표시 패널(DP)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 화소들(PX) 각각은 주요색(primary color) 중 하나 또는 혼합색 중 하나를 표시할 수 있다. 상기 주요색은 레드, 그린, 및 블루를 포함할 수 있다. 상기 혼합색은 옐로우, 시안, 마젠타 및 화이트를 포함할 수 있다. 다만, 화소들(PX)이 표시하는 색상이 이에 제한되는 것은 아니다.
신호 제어부(TC)는 외부로부터 제공되는 영상 데이터(RGB)를 수신할 수 있다. 신호 제어부(TC)는 영상 데이터(RGB)를 표시 패널(DP)의 동작에 부합하도록 변환하여 변환 영상데이터(R'G'B')를 생성하고, 변환 영상데이터(R'G'B')를 데이터 구동부(DDV)로 출력할 수 있다.
신호 제어부(TC)는 외부로부터 제공되는 제어 신호(CS)를 수신할 수 있다. 제어 신호(CS)는 수직동기신호, 수평동기신호, 메인 클럭신호, 및 데이터 인에이블 신호를 포함할 수 있다. 신호 제어부(TC)는 제1 제어 신호(CONT1)를 데이터 구동부(DDV)로 제공하고, 제2 제어 신호(CONT2)를 스캔 구동부(GDV)로 제공할 수 있다. 제1 제어 신호(CONT1)는 데이터 구동부(DDV)를 제어하기 위한 신호일 수 있고, 제2 제어 신호(CONT2)를 스캔 구동부(GDV)를 제어하기 위한 신호일 수 있다.
데이터 구동부(DDV)는 신호 제어부(TC)로부터 수신한 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들(DL1-DLm)을 구동할 수 있다. 데이터 구동부(DDV)는 독립된 집적 회로로 구현되어서 표시 패널(DP)의 일 측에 전기적으로 연결되거나, 표시 패널(DP) 상에 직접 실장될 수 있다. 또한, 데이터 구동부(DDV)는 단일 칩으로 구현되거나 복수의 칩들을 포함할 수 있다.
스캔 구동부(GDV)는 신호 제어부(TC)로부터의 제2 제어 신호(CONT2)에 응답해서 스캔 라인들(SL1-SLn)을 구동할 수 있다. 일 예로, 스캔 구동부(GDV)는 표시 패널(DP)의 하나의 영역에 집적될 수 있다. 이 경우, 스캔 구동부(GDV)는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다. 다른 예로, 스캔 구동부(GDV)는 독립된 집적 회로 칩으로 구현되어 표시 패널(DP)의 일측에 전기적으로 연결될 수 있다.
복수의 스캔 라인들(SL1-SLn) 중 하나의 스캔 라인에 게이트 온 전압이 인가된 동안, 이에 연결된 한 행의 화소들 각각의 스위칭 트랜지스터가 턴 온 될 수 있다. 이때 데이터 구동부(DDV)는 데이터 구동 신호들을 데이터 라인들(DL1-DLm)로 제공한다. 데이터 라인들(DL1-DLm)로 공급된 데이터 구동 신호들은 턴-온 된 스위칭 트랜지스터를 통해 해당 화소에 인가될 수 있다. 데이터 구동 신호들은 영상 데이터들의 계조값에 대응하는 아날로그 전압들일 수 있다.
도 2는 본 발명의 실시예들에 따른 화소의 등가 회로도이다.
도 2를 참조하면, 화소(PX)는 복수의 신호 라인들과 연결될 수 있다. 본 실시예에 따른 신호 라인들은 스캔 라인(SL), 데이터 라인(DL), 제1 전원 라인(PL1), 및 제2 전원 라인(PL2)을 포함할 수 있다.
화소(PX)는 발광 소자(ED) 및 화소 회로(PXC)를 포함할 수 있다. 화소 회로(PXC)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 제2 박막 트랜지스터(TR2)를 포함할 수 있다.
제1 박막 트랜지스터(TR1)는 화소(PX)의 온-오프를 제어하는 스위칭 트랜지스터일 수 있다. 제1 박막 트랜지스터(TR1)는 스캔 라인(SL)을 통해 전달된 게이트 신호에 응답하여 데이터 라인(DL)을 통해 전달된 데이터 신호를 전달 또는 차단할 수 있다.
커패시터(CAP)는 제1 박막 트랜지스터(TR1)와 제1 전원 라인(PL1) 사이에 연결될 수 있다. 제1 박막 트랜지스터(TR1)로부터 전달된 데이터 신호와 제1 전원 라인(PL1)에 인가된 제1 전원 전압(ELVDD) 사이의 전압 차이에 의해, 커패시터(CAP)에 전하가 충전될 수 있다.
제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 발광 소자(ED)에 연결될 수 있다. 제2 박막 트랜지스터(TR2)는 커패시터(CAP)에 충전된 전하량에 대응하여 발광 소자(ED)에 흐르는 구동전류를 제어할 수 있다. 커패시터(CAP)에 충전된 전하량에 따라 제2 박막 트랜지스터(TR2)의 턴-온 시간이 결정될 수 있다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 N 타입의 박막 트랜지스터 또는 P 타입의 박막 트랜지스터일 수 있다. 또한, 본 발명의 다른 일 실시예에서 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2) 중 적어도 하나는 N 타입의 박막 트랜지스터일 수 있고, 다른 하나는 P 타입의 박막 트랜지스터일 수 있다.
발광 소자(ED)는 제2 박막 트랜지스터(TR2)와 제2 전원 라인(PL2) 사이에 연결될 수 있다. 제2 박막 트랜지스터(TR2)를 통해 전달된 신호와 제2 전원 라인(PL2)을 통해 수신된 제2 전원 전압(ELVSS) 사이의 전압 차이에 의해, 발광 소자(ED)가 발광할 수 있다.
발광 소자(ED)는 초소형 엘이디 소자일 수 있다. 초소형 엘이디 소자는 수 나노 미터 내지 수백 마이크로 미터 사이의 크기를 갖는 엘이디 소자일 수 있다. 다만, 초소형 엘이디 소자의 크기는 일 예로 기재한 것일 뿐, 초소형 엘이디 소자의 크기가 상기 수치 범위에 한정되는 것은 아니다.
도 2에서는 제2 박막 트랜지스터(TR2)와 제2 전원 라인(PL2) 사이에 하나의 발광 소자(ED)가 연결된 것을 예로 들어 도시하였으나, 발광 소자(ED)는 복수개로 제공될 수 있다. 복수개로 제공된 발광 소자들(ED)은 서로 병렬로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 표시 장치의 표시 패널의 평면도이다. 도 4a는 도 3의 A-A'선에 따른 단면도이다. 도 4b는 도 3의 B-B'선에 따른 단면도이다. 도 5a는 도 3의 발광 소자를 나타낸 사시도이다. 도 5b는 도 5a의 발광 소자를 뒤집은 사시도이다.
도3, 도 4a, 도 4b, 도 5a 및 도 5b를 참조하면, 베이스층(100) 상에 제1 내지 제4 화소들(PX1-PX4)이 제공될 수 있다. 베이스층(100)은 실리콘 기판, 플라스틱 기판, 유리 기판, 절연 필름, 또는 복수의 절연층들을 포함하는 적층 구조체를 포함할 수 있다.
제1 내지 제4 화소들(PX1-PX4)은 2차원적으로 배열될 수 있다. 제1 및 제2 화소들(PX1, PX2)은 제2 방향(D2)으로 서로 인접할 수 있고, 제3 및 제4 화소들(PX3, PX4)은 제2 방향(D2)으로 서로 인접할 수 있다. 제1 및 제3 화소들(PX1, PX3)은 제1 방향(D1)으로 서로 인접할 수 있고, 제2 및 제4 화소들(PX2, PX4)은 제1 방향(D1)으로 서로 인접할 수 있다. 각각의 제1 내지 제4 화소들(PX1-PX4)은, 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 발광 소자(ED)를 포함할 수 있다. 이하, 제1 내지 제4 화소들(PX1-PX4) 중 제1 화소(PX1)를 대표로 설명한다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 베이스층(100) 상에 배치될 수 있다. 제1 박막 트랜지스터(TR1)는 제1 제어 전극(CE1), 제1 입력 전극(IE1), 제1 출력 전극(OE1), 및 제1 반도체 패턴(SP1)을 포함할 수 있다. 제2 박막 트랜지스터(TR2)는 제2 제어 전극(CE2), 제2 입력 전극(IE2), 제2 출력 전극(OE2), 및 제2 반도체 패턴(SP2)을 포함할 수 있다.
제1 제어 전극(CE1) 및 제2 제어 전극(CE2)은 베이스층(100) 상에 제공될 수 있다. 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)은 도전 물질을 포함할 수 있다. 제1 절연층(110)이 베이스층(100) 상에 제공되어, 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)을 덮을 수 있다. 즉, 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)은 제1 절연층(110)과 베이스층(100) 사이에 개재될 수 있다.
제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)이 제1 절연층(110) 상에 제공될 수 있다. 제1 및 제2 반도체 패턴들(SP1, SP2) 각각은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 물질은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체, 및 화합물 반도체 중 적어도 어느 하나를 포함할 수 있다. 제1 및 제2 반도체 패턴들(SP1, SP2) 각각은, 전자 또는 정공이 이동할 수 있는 채널영역, 및 상기 채널영역을 사이에 두고 서로 이격된 제1 불순물 영역 및 제2 불순물 영역을 포함할 수 있다.
제1 반도체 패턴(SP1) 상에 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)이 제공될 수 있다. 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)은 각각 제1 반도체 패턴(SP1)의 제1 불순물 영역 및 제2 불순물 영역과 연결될 수 있다. 제2 반도체 패턴(SP2) 상에 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)이 제공될 수 있다. 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)은 각각 제2 반도체 패턴(SP2)의 제1 불순물 영역 및 제2 불순물 영역과 연결될 수 있다.
제2 절연층(120)이 제1 절연층(110) 상에 제공되어, 제1 및 제2 반도체 패턴들(SP1, SP2), 제1 및 제2 입력 전극들(IE1, IE2), 및 제1 및 제2 출력 전극들(OE1, OE2)을 덮을 수 있다. 즉, 제1 절연층(110)과 제2 절연층(120) 사이에 제1 및 제2 반도체 패턴들(SP1, SP2), 제1 및 제2 입력 전극들(IE1, IE2), 및 제1 및 제2 출력 전극들(OE1, OE2)이 개재될 수 있다.
제2 절연층(120) 상에 제3 절연층(130)이 제공될 수 있다. 제3 절연층(130)은 평탄한 상면을 가질 수 있다. 제3 절연층(130) 상에 제1 출력 전극(OE1)과 제2 제어 전극(CE2)을 전기적으로 연결하는 연결 전극(CCE)이 배치될 수 있다. 연결 전극(CCE)은, 제2 및 제3 절연층들(120, 130)을 관통하여 제1 출력 전극(OE1)에 접속하는 제1 콘택을 포함할 수 있다. 연결 전극(CCE)은, 제1 내지 제3 절연층들(110, 120, 130)을 관통하여 제2 제어 전극(CE2)에 접속하는 제2 콘택을 포함할 수 있다.
제4 절연층(140)이 제3 절연층(130) 상에 제공되어, 연결 전극(CCE)을 덮을 수 있다. 제4 절연층(140) 상에 제1 전극(E1)이 제공될 수 있다. 제1 전극(E1)은, 제2 내지 제4 절연층들(120, 130, 140)을 관통하여 제2 출력 전극(OE2)에 접속하는 제3 콘택을 포함할 수 있다.
제5 절연층(150)이 제4 절연층(140) 상에 제공되어, 제1 전극(E1)을 덮을 수 있다. 제1 전극(E1) 상에 발광 소자(ED)가 제공될 수 있다. 발광 소자(ED)는 제5 절연층(150) 내에 제공될 수 있다. 발광 소자(ED)는 제1 면(SU1) 및 제1 면(SU1)에 제3 방향(D3)으로 대향하는 제2 면(SU2)을 가질 수 있다. 일 예로, 제1 면(SU1)은 발광 소자(ED)의 바닥면일 수 있고, 제2 면(SU2)은 발광 소자(ED)의 상면일 수 있다. 제1 면(SU1)의 면적은 제2 면(SU2)의 면적보다 작을 수 있다. 본 발명의 실시예들에 따르면, 발광 소자(ED)의 P 타입의 반도체층이 제1 면(SU1)에 인접할 수 있고, 발광 소자(ED)의 N 타입의 반도체층이 제2 면(SU2)에 인접할 수 있다.
발광 소자(ED)와 제1 전극(E1) 사이에 연결 패턴(CP)이 개재될 수 있다. 연결 패턴(CP)은 발광 소자(ED)의 제1 면(SU1) 상에 제공될 수 있다. 연결 패턴(CP)은 용융점이 낮은 금속(예를 들어, Ni, Au, Ni 및 Au의 합금, 또는 Ni/Au의 다층)을 포함할 수 있다.
연결 패턴(CP)을 통해 발광 소자(ED)와 제1 전극(E1)이 서로 전기적으로 연결될 수 있다. 다시 말하면, 제1 전극(E1)은 발광 소자(ED)의 후술할 제1 반도체층(SL1)과 연결될 수 있다. 제1 전극(E1)은 P 전극일 수 있다. 제1 전극(E1)은 앞서 도 2를 참조하여 설명한 제1 전원 라인(PL1)에 전기적으로 연결될 수 있다. 즉, 제1 전극(E1)에 도 2의 제1 전원 전압(ELVDD)이 인가될 수 있다.
발광 소자(ED)는 순차적으로 적층된 제1 반도체층(SL1), 활성층(ACT), 제2 반도체층(SL2) 및 제3 반도체층(SL3)을 포함할 수 있다. 활성층(ACT) 및 제1 내지 제3 반도체층들(SL1, SL2, SL3)은 III-V 화합물 반도체를 포함할 수 있다. 활성층(ACT) 및 제1 내지 제3 반도체층들(SL1, SL2, SL3)은 GaN계 반도체를 포함할 수 있다. 일 예로, 활성층(ACT) 및 제1 내지 제3 반도체층들(SL1, SL2, SL3)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, 및 이들의 조합 중 적어도 어느 하나를 포함할 수 있다.
제1 내지 제3 반도체층들(SL1, SL2, SL3)은 서로 동일한 GaN계 반도체를 포함할 수 있다. 일 예로, 제1 내지 제3 반도체층들(SL1, SL2, SL3)은 GaN를 포함할 수 있다. 제1 반도체층(SL1)은 P 타입의 반도체층일 수 있다. 제1 반도체층(SL1)은 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 또는 바륨(Ba)과 같은 불순물을 포함할 수 있다. 제2 반도체층(SL2)은 N 타입의 반도체층일 수 있다. 제2 반도체층(SL2)은 규소(Si), 게르마늄(Ge), 주석(Sn), 셀레늄(Se) 또는 텔루륨(Te)과 같은 불순물을 포함할 수 있다. 제3 반도체층(SL3)은 언도프드 반도체층일 수 있다.
활성층(ACT)은 제1 반도체층(SL1)과 제2 반도체층(SL2) 사이에 개재될 수 있다. 활성층(ACT)은 제1 반도체층(SL1)을 통해서 주입되는 정공과 제2 반도체층(SL2)을 통해서 주입되는 전자가 재결합되는 영역일 수 있다. 활성층(ACT) 내에서 전자와 정공이 재결합됨에 따라 빛이 생성될 수 있다. 활성층(ACT)은 단일 양자 우물 구조, 다중 양주 우물 구조, 양자선 구조, 또는 양자점 구조를 가질 수 있다. 일 예로, 활성층(ACT)은 InGaN/GaN을 포함하는 다중 양자 우물 구조를 가질 수 있다.
제1 반도체층(SL1), 활성층(ACT), 제2 반도체층(SL2) 및 제3 반도체층(SL3)은 발광 소자(ED)의 제1 면(SU1) 상에서 순차적으로 적층될 수 있다. 나아가, 제1 반도체층(SL1), 활성층(ACT), 제2 반도체층(SL2) 및 제3 반도체층(SL3)은 발광 소자(ED)의 측벽(SW) 상에서도 순차적으로 적층될 수 있다. 다시 말하면, 제1 반도체층(SL1), 활성층(ACT) 및 제2 반도체층(SL2) 각각의 단면의 형태는 U 형태를 가질 수 있다. 제1 반도체층(SL1), 활성층(ACT) 및 제2 반도체층(SL2) 각각은, 제3 반도체층(SL3)의 바닥면 및 측벽을 감싸는 형태를 가질 수 있다.
발광 소자(ED)의 측벽(SW)에 인접하는 활성층(ACT)은, 제1 반도체층(SL1) 및 제2 반도체층(SL2) 사이에 개재될 수 있다. 다시 말하면, 발광 소자(ED)의 측벽(SW)에 인접하는 활성층(ACT)은 제1 반도체층(SL1)에 의해 덮여 노출되지 않을 수 있다. 발광 소자(ED)의 측벽(SW)에 인접하는 제1 반도체층(SL1)은 활성층(ACT)을 패시베이션(passivation)할 수 있다. 활성층(ACT)이 제1 반도체층(SL1)에 의해 보호되므로 활성층(ACT)의 전기적 특성이 향상될 수 있고, 결과적으로 발광 소자(ED)의 발광 효율이 향상될 수 있다.
제1 반도체층(SL1)은, 제3 방향(D3)으로의 두께가 발광 소자(ED)의 측벽(SW) 상의 두께보다 더 클 수 있다. 제2 반도체층(SL2)은, 제3 방향(D3)으로의 두께가 발광 소자(ED)의 측벽(SW) 상의 두께보다 더 클 수 있다. 이는, 후술할 발광 소자(ED)의 성장 공정에서, 제3 방향(D3)으로의 GaN의 성장 속도가 가장 빠르기 때문이다.
평면적 관점에서, 발광 소자(ED)는 팔각형 형태를 가질 수 있다. 다른 실시예로, 도시되진 않았지만, 발광 소자(ED)는 육각형 형태을 포함하는 다양한 다각형 형태를 가질 수도 있다. 발광 소자(ED)의 단면은, 잘려진 역피라미드(truncated inverted pyramid) 형태를 가질 수 있다. 다시 말하면, 발광 소자(ED)는 잘려진 팔각 기둥 형태를 가질 수 있다 (도 5a 및 도 5b 참조).
발광 소자(ED)는 제1 면(SU1)에서 제2 면(SU2)으로 연장되는 경사진 측벽(SW)을 포함할 수 있다. 예를 들어, 측벽(SW)은 제1 내지 제6 측벽들(SW1-SW6)을 포함할 수 있다.
발광 소자(ED)는 서로 인접하는 측벽들(SW)이 만나 형성되는 모서리(VER)를 더 포함할 수 있다. 예를 들어, 제2 측벽(SW2)과 제5 측벽(SW5)이 서로 만나서 모서리(VER)가 정의될 수 있다. 모서리(VER)는 발광 소자(ED)의 제1 면(SU1)으로부터 제2 면(SU2)까지 연장될 수 있다 (도 5a 및 도 5b 참조).
발광 소자(ED)의 제1 면(SU1), 제2 면(SU2) 및 측벽(SW) 각각은 우르차이트 결정 구조(wurtzite crystal structure)를 가질 수 있다. 발광 소자(ED)의 제1 및 제2 면들(SU1, SU2) 각각은, 극성 면(polar plane)인 c-면(c-plane)일 수 있다. 제1 및 제2 면들(SU1, SU2) 각각은 (0001) 결정면 일 수 있다. 극성 면(또는 c-면)은 한가지 종류의 원자들만 포함하는 면일 수 있다. 일 예로, 극성 면(또는 c-면)은 Ga 원자들만 포함하는 면이거나 N 원자들만 포함하는 면일 수 있다.
발광 소자(ED)의 측벽(SW)은 제1 및 제2 면들(SU1, SU2)에 대해 경사질 수 있다. 본 발명의 일 실시예로, 발광 소자(ED)의 제1, 제2, 제5 및 제6 측벽들(SW1, SW2, SW5, SW6)은 서로 동일한 경사를 가질 수 있다. 제3 및 제4 측벽들(SW3, SW4)은 서로 동일한 경사를 가질 수 있다. 제1, 제2, 제5 및 제6 측벽들(SW1, SW2, SW5, SW6)은, 제3 및 제4 측벽들(SW3, SW4)과 다른 경사를 가질 수 있다.
제1, 제2, 제5 및 제6 측벽들(SW1, SW2, SW5, SW6) 각각은 제1 결정면(FA1)을 포함할 수 있다. 제1 결정면(FA1)은 제1 면(SU1)에 대해 제1 각도(θ1)를 이룰 수 있다. 제1 각도(θ1)는 10° 내지 80°일 수 있다.
제1 결정면(FA1)은 반극성 면(semi-polar plane)일 수 있다. 구체적으로, 제1 결정면(FA1)은 {n -n 0 k} 결정면일 수 있다. 여기서, n 및 k는 각각 1 이상의 정수이다. 일 예로, 제1 결정면(FA1)은 {1 -1 0 1} 결정면일 수 있다.
만약 발광 소자(ED)의 측벽(SW)이 제1 면(SU1)에 수직한 면(예를 들어, θ1이 약 90°)으로 이루어질 경우, 활성층(ACT)에서 생성된 빛이 측벽(SW)을 통해 빠져나가 광 추출 효율(light extraction efficiency)이 감소될 수 있다. 본 발명의 실시예들에 따른 발광 소자(ED)는, 그의 측벽(SW) 경사진 면으로 이루어지므로, 빛이 측벽(SW)을 통해 빠져나가는 것이 상당히 방지될 수 있다. 결과적으로, 본 발명의 발광 소자(ED)는 우수한 광 추출 효율을 가질 수 있다.
제3 및 제4 측벽들(SW3, SW4) 각각은 제2 결정면(FA2) 및 제3 결정면(FA3)을 포함할 수 있다. 제2 결정면(FA2)은 제3 결정면(FA3) 상에 위치할 수 있다. 제2 결정면(FA2)은 제2 면(SU2)에 인접할 수 있고, 제3 결정면(FA3)은 제1 면(SU1)에 인접할 수 있다. 수직하게 배열된 제2 결정면(FA2)과 제3 결정면(FA3)이 제1 면(SU1)과 제2 면(SU2)을 연결할 수 있다 (도 4b 참조).
제2 결정면(FA2)은 무극성 면(non-polar plane)으로, a-면(a-plane)일 수 있다. 제2 결정면(FA2)은 제1 면(SU1)에 대해 실질적으로 수직할 수 있다. 제2 결정면(FA2)은 제1 면(SU1)에 대해 제2 각도(θ2)를 이룰 수 있다. 제2 각도(θ2)는 제1 각도(θ1)보다 클 수 있다. 제2 각도(θ2)는 약 90°일 수 있다. 일 예로, 제2 결정면(FA2)은 {1 1 -2 0} 면일 수 있다.
제3 결정면(FA3)은 반극성 면(semi-polar plane)일 수 있다. 구체적으로, 제3 결정면(FA3)은 {n n -2n k} 결정면일 수 있다. 여기서, n 및 k는 각각 1 이상의 정수이다. 일 예로, 제3 결정면(FA3)은 {1 1 -2 2} 결정면일 수 있다. 제3 결정면(FA3)은 제1 면(SU1)에 대해 제3 각도(θ3)를 이룰 수 있다. 제3 각도(θ3)는 제1 각도(θ1)보다 크고 제2 각도(θ2)보다 작을 수 있다.
제3 및 제4 측벽들(SW3, SW4) 각각은 제2 결정면(FA2)뿐만 아니라 제3 결정면(FA3)을 더 포함하므로, 활성층(ACT)에서 생성된 빛이 측벽(SW)을 통해 빠져나가는 것을 막을 수 있어 광 추출 효율을 증대시킬 수 있다.
본 발명의 실시예에 따르면, 발광 소자(ED)의 경사진 측벽(SW)에 의해 발광 소자(ED)의 폭은 베이스층(100)으로 멀어질수록 증가할 수 있다.
발광 소자(ED)와 제5 절연층(150) 사이에 반사 패턴(RP)이 개재될 수 있다. 반사 패턴(RP)은 발광 소자(ED)의 측벽(SW)을 직접 덮을 수 있다. 반사 패턴(RP)은 활성층(ACT)에서 생성된 빛이 발광 소자(ED)의 측벽(SW)을 통해 빠져나가는 것을 방지할 수 있다. 다시 말하면, 반사 패턴(RP)은 활성층(ACT)에서 생성된 빛을 반사시켜, 빛이 발광 소자(ED)의 제2 면(SU2)을 통해 방출되도록 유도할 수 있다.
발광 소자(ED)의 제2 면(SU2) 상에 금속 산화물 패턴(MOP)이 제공될 수 있다. 금속 산화물 패턴(MOP)은 발광 소자(ED)의 제2 면(SU2)을 직접 덮을 수 있다. 금속 산화물 패턴(MOP)은 제2 면(SU2)의 일부를 덮고 나머지 부분을 노출할 수 있다. 예를 들어, 제2 면(SU2)의 전체 면적에 대한 금속 산화물 패턴(MOP)의 면적의 비는 0.2 내지 0.7일 수 있다. 금속 산화물 패턴(MOP)은 절연체인 금속 산화물, 예를 들어, 알루미늄 산화물(즉, 알루미나)을 포함할 수 있다. 금속 산화물 패턴(MOP)은, 제2 면(SU2)의 일부를 덮는 패시베이션 막의 역할을 수행할 수 있다.
금속 산화물 패턴(MOP)은, 발광 소자(ED)의 장축 방향인 제1 방향(D1)을 따라 제2 면(SU2) 상에서 연장될 수 있다. 예를 들어, 금속 산화물 패턴(MOP)은 제2 면(SU2) 상에서 제2 측벽(SW2)으로부터 제1 측벽(SW1)까지 연장될 수 있다 (도 5a 참조).
일 예로, 금속 산화물 패턴(MOP)은 단결정 알파상(Single crystalline α-phase)을 가질 수 있다. 다른 예로, 금속 산화물 패턴(MOP)은 다결정 감마상(Poly-crystalline γ-phase)을 가질 수 있다. 또 다른 예로, 금속 산화물 패턴(MOP)은 단결정 알파상 층과 다결정 감마상 층이 적층된 멀티 레이어 구조를 가질 수 있다.
제5 절연층(150) 상에 제2 전극(E2)이 제공될 수 있다. 제2 전극(E2)은 제2 면(SU2) 상에서 제1 방향(D1)으로 연장될 수 있다. 제2 전극(E2)은, 금속 산화물 패턴(MOP)에 의해 노출된 제2 면(SU2)에 연결될 수 있다 (도 4b 참조). 제2 전극(E2)은 N 전극일 수 있다. 제2 전극(E2)은 앞서 도 2를 참조하여 설명한 제2 전원 라인(PL2)에 전기적으로 연결될 수 있다. 즉, 제2 전극(E2)에 도 2의 제2 전원 전압(ELVSS)이 인가될 수 있다.
제1 전극(E1) 및 제2 전극(E2) 각각은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 조합 중 적어도 어느 하나를 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 다른 예로, 상기 도전 물질은 금속일 수 있고, 상기 금속은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다.
전기적 신호가 제1 전극(E1) 및 연결 패턴(CP)을 통해 발광 소자(ED)의 제1 면(SU1)에 인가될 수 있다. 연결 패턴(CP)은 발광 소자(ED)의 제1 면(SU1)하고 접촉될 뿐, 발광 소자(ED)의 측벽(SW)과는 접촉하지 않을 수 있다. 따라서, 제1 전극(E1)을 통한 전기적 신호가 발광 소자(ED)의 측벽(SW)에는 인가되지 않을 수 있다.
제2 전극(E2)은 금속 산화물 패턴(MOP)에 의해 노출된 제2 면(SU2)에만 접촉할 수 있다. 결과적으로 본 발명의 실시예에 따르면, 제1 전극(E1)과 제2 전극(E2) 사이의 전류는 발광 소자(ED)의 제1 면(SU1)에서 제2 면(SU2)을 향해 수직한 방향(즉 제3 방향(D3))으로 흐를 수 있다.
발광 소자(ED)에 있어서, 극성 면인 c-면에서 주로 빛이 생성된다. 본 발명에 따르면, 전류가 제1 면(SU1, 즉 c-면)에서 제2 면(SU2, 즉 c-면)으로 흐르기 때문에 발광 소자(ED) 내의 c-면에 전류가 집중될 수 있다. 따라서 발광 소자(ED)의 발광 효율이 증가될 수 있다.
제2 전극(E2) 상에 차광 패턴(BM) 및 컬러 필터(CF)가 제공될 수 있다. 차광 패턴(BM)은 발광 소자(ED)와 수직적으로 중첩되는 개구부를 가질 수 있고, 컬러 필터(CF)가 상기 개구부에 제공될 수 있다. 차광 패턴(BM)은 블랙 매트릭스일 수 있다.
컬러 필터(CF)는 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터 중 적어도 어느 하나를 포함할 수 있다. 컬러 필터(CF)는, 발광 소자(ED)에서 방출되는 빛 받아서 특정 파장의 빛만 투과시킬 수 있다. 일 예로, 컬러 필터(CF)는 양자점들(quantum dots)을 포함할 수 있다. 즉, 컬러 필터(CF)는 양자점 컬러 필터일 수 있다.
일 예로, 컬러 필터(CF)는 투명 물질을 포함할 수 있다. 만약 발광 소자(ED)에서 방출되는 빛이 청색일 경우, 청색 화소의 컬러 필터(CF)는 양자점 없이 투명 물질만을 포함할 수 있다.
차광 패턴(BM) 및 컬러 필터(CF) 상에 커버층(CV)이 제공될 수 있다. 커버층(CV)은 투명 유리 또는 투명 플라스틱을 포함할 수 있다. 커버층(CV)은 컬러 필터(CF) 및 발광 소자(ED)를 보호할 수 있다.
도 6a 내지 도 7c는 본 발명의 실시예들에 따른 선택적 영역 성장을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 기판(SUB) 상에 비정질 층(AAL)이 형성될 수 있다. 기판(SUB)은 사파이어 기판, 실리콘 기판, SiC 기판 또는 GaAs 기판일 수 있다. 일 예로, 기판(SUB)은 사파이어 기판(즉, 단결정 알루미나)일 수 있다.
비정질 층(AAL)은 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)을 이용해 형성될 수 있다. 비정질 층(AAL)은 실리카(SiO2), 알루미나(Al2O3), 티타니아(TiO2), 지르코니아(ZrO2), 이트리아(Y2O3)-지르코니아, 산화구리, 산화탄탈륨, 질화알루미늄(AlN), 질화실리콘(Si3N4) 중 적어도 어느 하나를 포함할 수 있다. 일 예로, 비정질 층(AAL)은 비정질 알루미나를 포함할 수 있다.
비정질 층(AAL)은 제1 두께(T1)로 형성될 수 있다. 제1 두께(T1)는 1nm 내지 150nm의 상대적으로 작은 두께일 수 있다. 만약 비정질 층(AAL)이 ALD로 형성될 경우, ALD 공정은 1500 cycle 이하로 조절될 수 있다.
도 6b를 참조하면, 비정질 층(AAL) 상에 열처리 공정(THP)이 수행될 수 있다. 열처리 공정(THP)은 750℃ 내지 1200℃의 온도로 수행될 수 있다. 열처리 공정(THP)을 통해, 비정질 층(AAL)이 결정화되어 단결정의 단결정 층(CAL)이 형성될 수 있다. 예를 들어, 단결정 층(CAL)은 단결정 알파상(Single crystalline α-phase)을 갖는 알루미나일 수 있다. 단결정 층(CAL)은 기판(SUB)과 동일한 물질 및 결정상을 가질 수 있다.
도 6c를 참조하면, 단결정 층(CAL)을 씨드층으로 하는 유기 금속 화학 기상 증착(metal organic chemical vapor deposition; MOCVD)을 수행하여, 단결정 층(CAL) 상에 에피층(EPL)이 성장될 수 있다. 상기 유기 금속 화학 기상 증착 공정은, 750℃ 내지 1200℃의 온도로 수행될 수 있다. 단결정 알파상인 단결정 층(CAL) 상에서, 에피층(EPL)의 성장 속도는 상대적으로 클 수 있다. 따라서, 단결정 층(CAL) 상에 상대적으로 두꺼운 에피층(EPL)이 형성될 수 있다. 예를 들어, 에피층(EPL)은 GaN 또는 Ga2O3일 수 있다.
도 7a를 참조하면, 기판(SUB) 상에 비정질 층(AAL)이 형성될 수 있다. 비정질 층(AAL)은 제2 두께(T2)로 형성될 수 있다. 제2 두께(T2)는 앞서 설명한 제1 두께(T1)보다 클 수 있다. 제2 두께(T2)는 150nm 내지 1000nm의 상대적으로 큰 두께일 수 있다. 바람직하기로, 제2 두께(T2)는 200nm 내지 800nm일 수 있다. 만약 비정질 층(AAL)이 ALD로 형성될 경우, ALD 공정은 1500 cycle 이상로 조절될 수 있다.
도 7b를 참조하면, 비정질 층(AAL) 상에 열처리 공정(THP)이 수행될 수 있다. 열처리 공정(THP)은 750℃ 내지 1200℃의 온도로 수행될 수 있다. 열처리 공정(THP)을 통해, 비정질 층(AAL)이 결정화되어 다결정 층(PAL)이 형성될 수 있다. 예를 들어, 다결정 층(PAL)은 다결정 감마상(Poly-crystalline γ-phase)을 갖는 알루미나일 수 있다. 다결정 층(PAL)은 기판(SUB)과는 다른 결정상을 가질 수 있다.
본 실시예의 비정질 층(AAL)은 상대적으로 두꺼운 제2 두께(T2)를 가지므로, 기판(SUB)에 의한 결정화가 충분히 이루어지지 못할 수 있다. 따라서, 비정질 층(AAL)은 단결정이 아닌 다결정 층(PAL)으로 전환될 수 있다.
도 7c를 참조하면, 다결정 층(PAL)을 씨드층으로 하는 유기 금속 화학 기상 증착을 수행하여, 다결정 층(PAL) 상에 아일랜드 형태의 알갱이들(ISL)이 형성될 수 있다.
다결정 층(PAL) 상에서의 에피 성장은, 단결정 층(CAL) 상에서의 에피 성장보다 매우 느릴 수 있다. 따라서, 동일한 조건으로 유기 금속 화학 기상 증착을 수행하더라도, 도 6c의 단결정 층(CAL)에서는 두꺼운 에피층(EPL)이 형성되는 반면, 도 7c의 다결정 층(PAL) 상에서는 알갱이들(ISL) 또는 얇은 두께의 에피층이 형성될 수 있다.
앞서 설명한 바와 같이, 씨드층의 결정 상태에 따라 에피층의 성장 속도는 달라지고, 결과적으로 에피층은 다결정 영역 상에서는 성장하지 못하고 단결정 영역 상에서만 선택적으로 성장하는 양상을 보일 수 있다. 이를 선택적 영역 성장(Selective Area Growth, SAG)이라 볼 수 있다.
도 8, 10, 12, 14, 16, 18 및 20은 본 발명의 실시예들에 따른 패턴화된 기판의 제조 방법을 설명하기 위한 평면도들이다. 도 9a, 11a, 13a, 15a, 17a, 19a 및 21a는 각각 도 8, 10, 12, 14, 16, 18 및 20의 A-A'선에 따른 단면도들이다. 도 9b, 11b, 13b, 15b, 17b, 19b 및 21b는 각각 도 8, 10, 12, 14, 16, 18 및 20의 B-B'선에 따른 단면도들이다.
도 8, 도 9a 및 도 9b를 참조하면, 기판(SUB) 상에 복수개의 희생 패턴들(SAP)이 형성될 수 있다. 기판(SUB)은 사파이어 기판, 실리콘 기판, SiC 기판 또는 GaAs 기판일 수 있다. 일 예로, 기판(SUB)은 사파이어 기판일 수 있다. 다시 말하면, 기판(SUB)은 단결정 알파상의 알루미나를 포함할 수 있다.
희생 패턴들(SAP)을 형성하는 것은, 기판(SUB) 상에 포토레지스트 막을 형성하는 것, 및 상기 포토레지스트 막 상에 노광 및 현상 공정을 수행하는 것을 포함할 수 있다. 다시 말하면, 희생 패턴들(SAP)은 포토레지스트 물질을 포함할 수 있다.
각각의 희생 패턴들(SAP)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 희생 패턴들(SAP)은 제2 방향(D2)을 따라 일정한 피치로 배열될 수 있다. 각각의 희생 패턴들(SAP)이 선폭은 서로 인접하는 희생 패턴들(SAP)간의 거리(L1)보다 작을 수 있다. 일 예로, 제1 길이(L1)는 약 500nm일 수 있다.
도 10, 도 11a 및 도 11b를 참조하면, 기판(SUB)의 전면 상에 무기막(IL)이 콘포멀하게 형성될 수 있다. 무기막(IL)을 형성하는 것은, 원자층 증착 공정 또는 화학 기상 증착 공정을 수행하는 것을 포함할 수 있다. 무기막(IL)은 실리카(SiO2), 알루미나(Al2O3), 티타니아(TiO2), 지르코니아(ZrO2), 이트리아(Y2O3)-지르코니아, 산화구리, 산화탄탈륨, 질화알루미늄(AlN), 질화실리콘(Si3N4) 중 적어도 어느 하나를 포함할 수 있다. 일 예로, 무기막(IL)은 비정질 알루미나를 포함할 수 있다.
무기막(IL)은 기판(SUB)의 상면 및 희생 패턴들(SAP) 각각의 표면을 덮을 수 있다. 다시 말하면, 무기막(IL)의 일부는 희생 패턴(SAP)의 표면을 덮을 수 있다. 희생 패턴(SAP)의 표면을 덮는 무기막(IL)은, 씨드 패턴(SEP)으로 정의될 수 있다.
씨드 패턴(SEP)의 평면적 형태는 희생 패턴(SAP)에 의해 결정될 수 있다. 다시 말하면, 씨드 패턴(SEP)의 평면적 형태는 희생 패턴(SAP)의 평면적 형태와 실질적으로 동일할 수 있다.
도 12, 도 13a 및 도 13b를 참조하면, 무기막(IL) 상에 마스크 막(MA)이 형성될 수 있다. 마스크 막(MA)을 식각 마스크로하여, 노출된 무기막(IL) 및 희생 패턴들(SAP)이 제거될 수 있다. 결과적으로, 씨드 패턴(SEP)은 마스크 막(MA)과 중첩되는 영역만 잔류할 수 있다.
씨드 패턴(SEP)의 일 단(EN)에서 노출된 희생 패턴(SAP)이 선택적으로 제거될 수 있다. 예를 들어, 희생 패턴(SAP)은 열처리 공정을 통해 열분해되어 제거될 수 있다. 결과적으로 씨드 패턴(SEP)을 포함하는 무기막(IL)만 잔류할 수 있다. 씨드 패턴(SEP)과 기판(SUB) 사이에 빈 공간(ES)이 정의될 수 있다.
이어서 무기막(IL) 상에 제1 열처리 공정을 수행하여, 무기막(IL) 및 씨드 패턴(SEP)을 결정화시킬 수 있다. 구체적으로, 제1 열처리 공정은 1000℃ 내지 1200℃의 온도로 수행될 수 있다. 제1 열처리 공정은, 무기막(IL)이 단결정 알파상을 가질 수 있는 온도로 수행될 수 있다. 제1 열처리 공정은 씨드 패턴(SEP)이 모두 단결정 알파상을 가질 때까지 수행될 수 있다.
예를 들어, 무기막(IL)이 결정화 됨으로써, 무기막(IL)은 기판(SUB)과 동일한 단결정 알루미나가 될 수 있다. 다시 말하면, 무기막(IL)은 기판(SUB)의 일부가 될 수 있다. 결과적으로, 기판(SUB)은 그의 표면 상에 씨드 패턴들(SEP)이 돌출된 형태를 가질 수 있다. 후속으로, 마스크 막(MA)은 선택적으로 제거될 수 있다.
도 14, 도 15a 및 도 15b를 참조하면, 기판(SUB) 상에 비정질 층(AAL)이 콘포멀하게 형성될 수 있다. 비정질 층(AAL)은, 씨드 패턴(SEP)과 기판(SUB) 사이의 빈 공간(ES)을 부분적으로 채울 수 있다. 비정질 층(AAL)에 관한 구체적인 설명은, 앞서 도 6a 내지 도 7c를 참조하여 설명한 것과 동일할 수 있다. 예를 들어, 비정질 층(AAL)은 ALD 공정으로 형성될 수 있다. 본 실시예에 따른 비정질 층(AAL)은, 150nm 내지 1000nm의 제2 두께(T2)를 갖는 비정질 알루미나일 수 있다 (도 7a 참조).
도 16, 도 17a 및 도 17b를 참조하면, 기판(SUB) 상에 포토레지스트 막(PRL)이 형성될 수 있다. 포토레지스트 막(PRL)은, 씨드 패턴(SEP)과 기판(SUB) 사이의 빈 공간(ES)을 완전히 채우도록 형성될 수 있다. 씨드 패턴(SEP) 및 이를 덮는 비정질 층(AAL)이 노출될 때까지 포토레지스트 막(PRL)을 리세스할 수 있다. 이로써, 기판(SUB) 및 기판(SUB) 상의 비정질 층(AAL)은 포토레지스트 막(PRL)에 덮이되, 씨드 패턴(SEP) 및 이를 덮는 비정질 층(AAL)은 선택적으로 노출될 수 있다.
도 18, 도 19a 및 도 19b를 참조하면, 포토레지스트 막(PRL)에 의해 노출된 비정질 층(AAL)이 선택적으로 제거될 수 있다. 이로써, 씨드 패턴(SEP)의 상면이 노출될 수 있다. 포토레지스트 막(PRL)이 선택적으로 제거될 수 있다. 이로써 비정질 층(AAL)은 기판(SUB)을 덮되 씨드 패턴(SEP)의 상면을 노출시킬 수 있다.
도 20, 도 21a 및 도 21b를 참조하면, 비정질 층(AAL) 상에 제2 열처리 공정을 수행하여 비정질 층(AAL)을 결정화시킬 수 있다. 이로써, 다결정 감마상의 다결정 층(PAL)이 형성될 수 있다. 상기 제2 열처리 공정은 750℃ 내지 1200℃의 온도, 바람직하기로 750℃ 내지 900℃의 온도로 수행될 수 있다. 앞서 도 7a 및 7b에서 설명한 바와 같이, 비정질 층(AAL)이 상대적으로 큰 제2 두께(T2)를 가질 경우, 상기 제2 열처리 공정에 의해서 다결정 층(PAL)으로 전환될 수 있다. 한편, 다결정 층(PAL)은 단결정 알파상의 씨드 패턴(SEP)을 노출할 수 있다.
결과적으로 본 실시예에 따르면, 단결정 알파상의 씨드 패턴(SEP)과 다결정 감마상의 다결정 층(PAL)을 포함하는 패턴화된 기판(예를 들어, Patterned Sapphire Substrate, PSS)이 준비될 수 있다. 후술할 에피층은 단결정의 씨드 패턴(SEP) 상에서는 잘 성장하지만, 다결정 층(PAL) 상에서는 거의 성장하지 못할 수 있다 (도 6c 및 7c 참조). 즉 본 발명에 따르면, 상술한 선택적 영역 성장(SAG)을 구현할 수 있는 패턴화된 기판(PSS)을 제공할 수 있다.
도 22는 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위한 평면도이다. 도 23a는 도 22의 A-A'선에 따른 단면도이다. 도 23b는 도 22의 B-B'선에 따른 단면도이다.
도 22, 도 23a 및 도 23b를 참조하면, 앞서 설명한 패턴화된 기판(PSS)이 준비될 수 있다. 패턴화된 기판(PSS)의 씨드 패턴들(SEP) 상에 발광 소자들(ED)이 각각 형성될 수 있다. 2차원적으로 배열된 씨드 패턴들(SEP)에 대응하여 2차원적으로 배열된 복수개의 발광 소자들(ED)이 형성될 수 있다. 일 예로, 평면적 관점에서, 본 실시예에 따른 발광 소자(ED)는 팔각형 형태로 성장될 수 있다.
발광 소자(ED)를 형성하는 것은, 유기 금속 화학 기상 증착을 이용할 수 있다. 구체적으로, 단결정의 씨드 패턴(SEP) 상에 MOCVD 공정을 수행함으로써, 씨드 패턴(SEP)의 상면을 씨드로 하는 에피층, 즉 발광 소자(ED)가 성장될 수 있다. 발광 소자(ED)는 III-V 화합물 반도체, 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, 및 이들의 조합 중 적어도 어느 하나를 포함할 수 있다. 씨드 패턴(SEP) 상에서, 에피층인 발광 소자(ED)는 0001 방향(즉, 제3 방향(D3))으로 빠르게 성장될 수 있다.
유기 금속 화학 기상 증착 공정 동안, 소스 가스, 온도 및 압력을 조절하여 다층 구조의 발광 소자(ED)가 형성될 수 있다. 즉, 발광 소자(ED)를 형성하는 것은, 씨드 패턴(SEP) 상에 제3 반도체층(SL3)을 형성하는 것, 제3 반도체층(SL3) 상에 제2 반도체층(SL2)을 형성하는 것, 제2 반도체층(SL2) 상에 활성층(ACT)을 형성하는 것, 및 활성층(ACT) 상에 제1 반도체층(SL1)을 형성하는 것을 포함할 수 있다.
구체적으로, 제3 반도체층(SL3)은 GaN를 포함하도록 형성될 수 있다. 제2 반도체층(SL2)은 규소(Si), 게르마늄(Ge), 주석(Sn), 셀레늄(Se) 또는 텔루륨(Te)과 같은 불순물을 함유하는 GaN를 포함하도록 형성될 수 있다. 활성층(ACT)은 InGaN/GaN을 포함하는 다중 양자 우물 구조를 갖도록 형성될 수 있다. 제1 반도체층(SL1)은 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 또는 바륨(Ba)과 같은 불순물을 함유하는 GaN를 포함하도록 형성될 수 있다. 활성층(ACT) 및 제1 내지 제3 반도체층들(SL1, SL2, SL3)은 하나의 증착 챔버 내에서 연속적으로 형성될 수 있다.
발광 소자(ED)는, 씨드 패턴(SEP)과 접촉하는 제2 면(SU2), 제2 면(SU2)에 제3 방향(D3)으로 대향하는 제1 면(SU1), 및 제2 면(SU2)에서 제1 면(SU1)으로 연장되는 경사진 측벽(SW)을 더 가질 수 있다. 측벽(SW)은 식각면이 아니며, 에피 성장으로 형성된 비식각면일 수 있다.
본 발명의 비교예로, 에피 성장된 GaN 층을 플라즈마 식각으로 패터닝하여 발광 소자를 형성하는 방법이 있다. 이 경우, 발광 소자의 측벽은 식각면으로, 본 발명과 같은 결정면이 아닐 수 있다. 발광 소자의 측벽이 플라즈마 식각에 의해 형성될 경우, 식각면에 비방사 재결합(non-radiative recombination)과 같은 결함이 발생할 수 있다. 이러한 결함은 발광 소자의 성능, 예를 들어, 외부 양자 효율(external quantum efficiency, EQE)을 감소시킬 수 있다. 상기 효율 감소는 발광 소자의 사이즈가 작아질수록 더 심해질 수 있다. 또한 발광 소자의 측벽이 식각면일 경우, 이를 통한 누설 전류의 문제도 발생할 수 있다.
본 발명의 실시예들에 따르면, 발광 소자(ED)의 측벽(SW)은 플라즈마 식각이 아닌, 에피 성장에 의해 형성될 수 있다. 측벽(SW)은, 플라즈마에 의해 손상되지 않은 깨끗한 결정면일 수 있다. 이로써, 본 발명의 발광 소자(ED)는 성능이 향상되고 누설 전류의 문제를 방지할 수 있다.
상기 MOCVD 공정 동안 다결정 감마상인 다결정 층(PAL) 상에는 매우 얇은 두께의 에피층(EPL)이 성장될 수 있다. 단결정의 씨드 패턴(SEP) 상에서의 에피층의 성장 속도는, 다결정 감마상인 다결정 층(PAL) 상에서의 에피층의 성장 속도보다 훨씬 클 수 있다. 따라서 다결정 층(PAL) 상의 에피층(EPL)은, 씨드 패턴(SEP) 상의 발광 소자(ED)에 비해 매우 얇을 수 있다. 다결정 층(PAL) 상의 에피층(EPL)은 발광 소자(ED)와 접촉하지 않고 완전히 이격될 수 있다.
도 24는 본 발명의 비교예에 따른 유기 금속 화학 기상 증착 공정을 설명하기 위한 단면도이다. 도 24를 참조하면, 만약 본 발명에 따른 패턴화된 기판(PSS)에서 다결정 층(PAL)이 생략될 경우, 유기 금속 화학 기상 증착 공정에 따른 에피층(EPL)이 형성되는 형태를 예시하였다. 에피층(EPL)은 단결정의 씨드 패턴(SEP) 상에서뿐만 아니라 단결정의 기판(SUB) 상에서도 빠르게 성장될 수 있다. 이로써, 에피층(EPL)이 기판(SUB)과 붙어버리는 공정 불량이 발생할 수 있다.
반면 도 23b에 나타난 본 발명의 실시예에 따르면, 다결정 층(PAL)과 씨드 패턴(SEP)간의 성장 속도가 서로 다른 선택적 영역 성장을 이용하여, 씨드 패턴(SEP) 상의 에피층, 즉 발광 소자(ED)가 기판(SUB)과 충분히 이격되어 형성될 수 있다. 결과적으로 도 24와 같은 공정 불량을 방지할 수 있다.
본 발명에 따른 패턴화된 기판(PSS)은, 실리콘 절연막(예를 들어, 실리콘 산화막 또는 실리콘 질화막)과 같은 이종 물질 대신 다결정 알루미나의 다결정 층(PAL)을 이용하여 선택적 영역 성장을 구현할 수 있다. 이로써, 발광 소자(ED)에 이종 물질에 의한 불순물 오염(예를 들어, 실리콘 절연막에 의한 Si, O 및/또는 N 오염)을 방지하여 높은 순도를 유지할 수 있다. 결과적으로 발광 소자(ED)의 발광 효율을 더욱 상승시킬 수 있다.
도 25 및 도 26은 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 25를 참조하면, 베이스층(100) 상에 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)가 형성될 수 있다. 제1 및 제2 박막 트랜지스터들(TR1, TR2)을 형성하는 것은, LTPS 공정 또는 LTPO 공정을 수행하는 것을 포함할 수 있다. 제1 및 제2 박막 트랜지스터들(TR1, TR2)을 서로 전기적으로 연결하는 연결 전극(CCE)이 형성될 수 있다. 연결 전극(CCE) 상에 제1 전극(E1)이 형성될 수 있다. 제1 전극(E1)은 제2 박막 트랜지스터(TR2)와 전기적으로 연결될 수 있다. 제1 전극(E1)은 외부로 노출될 수 있다.
도 26을 참조하면, 앞서 도 22, 23a 및 23b를 참조하여 설명한 발광 소자(ED) 상에 반사 패턴(RP) 및 연결 패턴(CP)이 형성될 수 있다. 반사 패턴(RP)은 발광 소자(ED)의 측벽(SW)만을 선택적으로 덮도록 형성될 수 있다. 연결 패턴(CP)은 발광 소자(ED)의 제1 면(SU1)만을 선택적으로 덮도록 형성될 수 있다.
발광 소자(ED)를 기판(SUB)으로부터 분리시킬 수 있다. 발광 소자(ED)를 분리시키는 것은, 기계적 리프트 오프(Mechanical lift-off)를 이용할 수 있다. 한편, 발광 소자(ED)의 제2 면(SU2) 상의 씨드 패턴(SEP) 및 다결정 층(PAL)은, 상기 기계적 리프트 오프 동안에도 그대로 잔류하여, 제2 면(SU2)을 부분적으로 덮는 금속 산화물 패턴(MOP)으로 남을 수 있다. 본 발명의 다른 실시예로, 후속 공정으로 금속 산화물 패턴(MOP)을 일부 또는 완전히 제거할 수도 있다.
분리된 발광 소자(ED)가 제1 전극(E1) 상에 실장될 수 있다. 분리된 발광 소자(ED)를 뒤집어서, 도전 구조체(MP)의 연결 패턴(CP)이 제1 전극(E1) 상에 배치되도록 할 수 있다.
도3, 도 4a 및 도 4b를 다시 참조하면, 제1 전극(E1) 및 발광 소자(ED)를 덮는 제5 절연층(150)이 형성될 수 있다. 제5 절연층(150) 상에 제2 전극(E2)이 형성될 수 있다. 제2 전극(E2)은 금속 산화물 패턴(MOP)에 의해 노출된 발광 소자(ED)의 제3 반도체층(SL3)과 연결될 수 있다.
제2 전극(E2) 상에 차광 패턴(BM) 및 컬러 필터(CF)가 형성될 수 있다. 차광 패턴(BM)은 블랙 매트릭스일 수 있다. 컬러 필터(CF)는 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터 중 적어도 어느 하나를 포함할 수 있다. 차광 패턴(BM) 및 컬러 필터(CF) 상에 커버층(CV)이 형성될 수 있다.
본 발명에 따른 표시 장치의 제조 방법은, 발광 소자(ED)과 기판(SUB)간의 분리를 기계적 리프트 오프를 이용해 손쉽게 달성할 수 있다. 발광 소자(ED)가 기판(SUB)으로부터 분리되더라도, 금속 산화물 패턴(MOP)은 제2 면(SU2)에 부착되어 잔류할 수 있다. 본 발명은 금속 산화물 패턴(MOP)을 제거하지 않고, 금속 산화물 패턴(MOP)이 결합된 발광 소자(ED)를 표시 장치에 직접 적용할 수 있다. 이로써, 금속 산화물 패턴(MOP)을 제거하기 위한 별도의 공정을 거칠 필요가 없어 발광 소자(ED)의 제조 비용을 감소시킬 수 있다. 잔류하는 금속 산화물 패턴(MOP)은 발광 소자(ED)의 제2 면(SU2)을 패시베이션함과 동시에 제2 전극(E2)과 발광 소자(ED) 간의 N 타입 콘택을 제공할 수 있다.
도 27은 본 발명의 실시예들에 따른 표시 장치의 표시 패널의 평면도이다. 도 28은 도 27의 A-A'선에 따른 단면도이다. 도 29는 도 27의 제1 화소를 확대한 평면도이다. 본 실시예에서는, 앞서 도3, 도 4a, 도 4b, 도 5a 및 도 5b를 참조하여 설명한 표시 장치와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 27 및 도 28을 참조하면, 베이스층(100) 상에 제1 내지 제3 화소들(PX1-PX3)이 제공될 수 있다. 베이스층(100)은 실리콘 기판, 플라스틱 기판, 유리 기판, 절연 필름, 또는 복수의 절연층들을 포함하는 적층 구조체를 포함할 수 있다.
제1 내지 제3 화소들(PX1-PX3)은 2차원적으로 배열될 수 있다. 일 예로, 제1 내지 제3 화소들(PX1-PX3)은 제2 방향(D2)으로 배열될 수 있다. 도시되진 않았지만, 추가적인 화소들이 제공되어 이들이 베이스층(100) 상에 2차원적으로 배열될 수 있다.
각각의 제1 내지 제3 화소들(PX1-PX3)은, 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 복수개의 발광 소자들(ED)을 포함할 수 있다. 이하, 제1 내지 제3 화소들(PX1-PX3) 중 제1 화소(PX1)를 대표로 설명한다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 베이스층(100) 상에 배치될 수 있다. 제1 및 제2 박막 트랜지스터들(TR1, TR2)에 관한 구체적인 설명은, 앞서 도3 및 도 4a를 참조하여 설명한 것과 동일할 수 있다.
제4 절연층(140) 상에 격벽 구조체(PAR)가 제공될 수 있다. 격벽 구조체(PAR)의 바닥면은 제1 전극(E1)의 바닥면과 공면을 이룰 수 있다. 격벽 구조체(PAR)는 제1 전극(E1)의 상면을 노출하는 리세스 영역(RS)을 정의할 수 있다. 다시 말하면, 리세스 영역(RS)은 격벽 구조체(PAR)의 내측벽 및 제1 전극(E1)의 상면에 의해 정의될 수 있다. 리세스 영역(RS)은 격벽 구조체(PAR)의 상면으로부터 소정의 깊이(DEP)를 가질 수 있다.
리세스 영역(RS) 내의 제1 전극(E1) 상에 복수개의 발광 소자들(ED)이 제공될 수 있다. 각각의 발광 소자들(ED)에 관한 설명은, 앞서 도3, 도 4a, 도 4b, 도 5a 및 도 5b를 참조하여 설명한 것과 동일할 수 있다.
발광 소자들(ED)은 활성 발광 소자들(EDa) 및 더미 발광 소자들(EDd)을 포함할 수 있다. 각각의 활성 발광 소자들(EDa)은, 그의 제1 면(SU1)이 제1 전극(E1)(또는 베이스층(100))을 마주볼 수 있다. 활성 발광 소자(EDa)와 제1 전극(E1) 사이에 연결 패턴(CP)이 개재될 수 있다. 연결 패턴(CP)을 통해 활성 발광 소자(EDa)의 제1 면(SU1)이 제1 전극(E1)에 전기적으로 연결될 수 있다. 각각의 더미 발광 소자들(EDd)은, 그의 제2 면(SU2)이 제1 전극(E1)(또는 베이스층(100))을 마주볼 수 있다. 더미 발광 소자(EDd)의 제2 면(SU2)은 금속 산화물 패턴(MOP)에 의해 제1 전극(E1)과 이격될 수 있다.
전체 발광 소자들(ED)의 개수에 대한 활성 발광 소자들(EDa)의 개수의 비는 약 40% 내지 약 60%일 수 있다. 전체 발광 소자들(ED)의 개수에 대한 더미 발광 소자들(EDd)의 개수의 비는 약 60% 내지 약 40%일 수 있다. 활성 발광 소자들(EDa)의 개수와 더미 발광 소자들(EDd)의 개수는 서로 실질적으로 동일하거나 다를 수 있다.
본 발명의 다른 실시예로, 전체 발광 소자들(ED)의 개수에 대한 활성 발광 소자들(EDa)의 개수의 비는 약 60% 내지 약 100%일 수 있다. 즉, 활성 발광 소자들(EDa)의 개수가 더미 발광 소자들(EDd)의 개수보다 더 많을 수 있다.
제4 절연층(140) 상에 제5 절연층(150)이 제공되어, 발광 소자들(ED) 사이를 채울 수 있다. 제5 절연층(150) 및 발광 소자들(ED) 상에 제2 전극(E2)이 제공될 수 있다. 활성 발광 소자(EDa)의 제2 면(SU2)을 덮는 금속 산화물 패턴(MOP)은, 제2 면(SU2)의 중심 영역을 노출하는 콘택홀(CTH)을 가질 수 있다. 제2 전극(E2)은 콘택홀(CTH)을 통해 활성 발광 소자(EDa)의 제2 면(SU2)과 접촉할 수 있다.
본 발명의 실시예들에 따르면, 제1 전극(E1)은 P 타입의 전극일 수 있고, 제2 전극(E2)은 N 타입의 전극일 수 있다. 활성 발광 소자(EDa)에 있어서, P 타입의 제1 전극(E1)과 제1 면(SU1)에 인접하는 P 타입의 반도체층이 연결 패턴(CP)을 통해 전기적으로 연결되고, N 타입의 제2 전극(E2)과 제2 면(SU2)에 인접하는 N 타입의 반도체층이 전기적으로 연결될 수 있다. 이로써, 활성 발광 소자(EDa)는 표시 장치의 동작 시 발광할 수 있다.
반면 더미 발광 소자(EDd)에 있어서, 제1 전극(E1)은 금속 산화물 패턴(MOP)에 의해 제2 면(SU2)과 접촉할 수 없다. N 타입의 제2 전극(E2)이 제1 면(SU1)에 인접하는 P 타입의 반도체층과 연결된다. 따라서 더미 발광 소자(EDd)는 표시 장치의 동작 시 발광할 수 없다. 전체 발광 소자들(ED) 중 약 40% 내지 약 60%가 활성 발광 소자들(EDa)이므로, 각각의 화소들(PX1-PX3)은 정상적인 화소로 기능할 수 있다.
제2 전극(E2) 상에 제6 절연층(160)이 제공될 수 있다. 제6 절연층(160)은 평탄한 상면을 가질 수 있다. 제6 절연층(160) 상에 차광 패턴(BM) 및 컬러 필터(CF)가 제공될 수 있다. 차광 패턴(BM)은 리세스 영역(RS)과 수직적으로 중첩되는 개구부를 가질 수 있고, 컬러 필터(CF)가 상기 개구부에 제공될 수 있다. 차광 패턴(BM) 및 컬러 필터(CF) 상에 커버층(CV)이 제공될 수 있다.
도 29를 다시 참조하여, 제1 화소(PX1)의 리세스 영역(RS) 내에 무작위하게 배열된 발광 소자들(ED)에 대해 구체적으로 설명한다. 제1 화소(PX1)의 발광 소자들(ED)은, 제1 내지 제8 발광 소자들(ED1-ED8)을 포함할 수 있다. 각각의 제1 내지 제8 발광 소자들(ED1-ED8)은, 그의 중심(CG)을 가질 수 있다. 일 예로, 발광 소자(ED)의 중심(CG)은 발광 소자(ED)의 무게 중심일 수 있다.
제1 발광 소자(ED1)의 중심(CG)을 지나는 제1 중심선(CL1)이 정의될 수 있다. 평면적 관점에서, 제1 중심선(CL1)은 제1 발광 소자(ED1)의 장축과 평행할 수 있다. 제1 발광 소자(ED1)의 제1 중심선(CL1)과 동일하게, 제2 내지 제4 발광 소자들(ED2-ED4)의 제2 내지 제4 중심선들(CL2-CL4)이 정의될 수 있다.
제1 내지 제4 중심선들(CL1-CL4)은 서로 평행하지 않을 수 있다. 즉, 발광 소자들(ED)이 무작위하게 배열되었기 때문에, 제1 내지 제4 중심선들(CL1-CL4)이 서로 평행하지 않을 수 있다. 제1 내지 제4 중심선들(CL1-CL4)은 서로 교차할 수 있다. 일 예로, 제1 중심선(CL1)과 제2 방향(D2)은 제4 각도(θ4)를 이룰 수 있고, 제2 중심선(CL2)과 제2 방향(D2)은 제5 각도(θ5)를 이룰 수 있고, 제3 중심선(CL3)과 제2 방향(D2)은 제6 각도(θ6)를 이룰 수 있고, 제4 중심선(CL4)과 제2 방향(D2)은 제7 각도(θ7)를 이룰 수 있다. 제4 내지 제7 각도들(θ4-θ7)은 서로 다를 수 있다.
제5 발광 소자(ED5), 제6 발광 소자(ED6) 및 제8 발광 소자(ED8)가 제7 발광 소자(ED7)에 인접할 수 있다. 제7 발광 소자(ED7)의 중심(CG)과 제5 발광 소자(ED5)의 중심(CG)을 연결하는 제1 가상선(VL1)이 정의될 수 있고, 제7 발광 소자(ED7)의 중심(CG)과 제6 발광 소자(ED6)의 중심(CG)을 연결하는 제2 가상선(VL2)이 정의될 수 있고, 제7 발광 소자(ED7)의 중심(CG)과 제8 발광 소자(ED8)의 중심(CG)을 연결하는 제3 가상선(VL3)이 정의될 수 있다.
제1 가상선(VL1), 제2 가상선(VL2) 및 제3 가상선(VL3)은 서로 다른 길이를 가질 수 있다. 다시 말하면, 제5 발광 소자(ED5), 제6 발광 소자(ED6) 및 제8 발광 소자(ED8)는, 제7 발광 소자(ED7)로부터 서로 다른 거리로 이격될 수 있다.
제1 가상선(VL1)과 제2 가상선(VL2)는 제8 각도(θ8)를 이룰 수 있고, 제2 가상선(VL2)과 제3 가상선(VL3)은 제9 각도(θ9)를 이룰 수 있다. 제8 각도(θ8)와 제9 각도(θ9)는 서로 다를 수 있다.
본 실시예에 따른 표시 장치의 제조 방법은, 마이크로-LED 플레이크들(micro-LED flakes)을 표시 장치의 픽셀들 상에 무작위하게 흩뿌리는 것을 포함할 수 있다.
마이크로-LED 플레이크들은, 앞서 도 22, 23a 및 23b를 통해 제조된 패턴화된 기판(PSS) 상의 발광 소자들(ED)을 기계적 리프트 오프를 통해 분리하고, 분리된 발광 소자들(ED)을 수집하여 얻을 수 있다. 즉, 마이크로-LED 플레이크들 내의 각각의 플레이크는 본 발명의 발광 소자(ED)일 수 있다.
마이크로-LED 플레이크들이 픽셀 상에 무작위하게 도포되었기 때문에, 제1 전극(E1) 상의 발광 소자들(ED)은 2차원적으로 무작위하게 배열될 수 있다. 일 예로, 제1 전극(E1) 상의 발광 소자들(ED) 각각은 50%의 확률로 활성 발광 소자(EDa)이거나, 또는 50%의 확률로 더미 발광 소자(EDd)일 수 있다.
본 실시예에 따르면, 발광 소자들을 화소 상에 무작위하게 배열시킴으로써 표시 장치를 구현할 수 있다. 높이에 대한 최대 폭의 비가 큰 발광 소자들을 화소 상에 배치하기 때문에, 배치된 발광 소자들 중 약 50%는 활성 발광 소자로 기능할 수 있다. 결과적으로, 발광 소자들을 화소 상에 일정하게 정렬시키는 것 대신 발광 소자들을 화소 상에 무작위하게 배열시킴으로써, 대면적의 표시 패널을 빠르고 경제적으로 제조할 수 있다.

Claims (23)

  1. 복수개의 화소들;
    상기 복수개의 화소들 각각에 제공된 발광 소자, 상기 발광 소자는 서로 대향하는 제1 면 및 제2 면을 갖고;
    상기 발광 소자의 상기 제1 면에 전기적으로 연결되는 제1 전극;
    상기 발광 소자의 상기 제2 면에 전기적으로 연결되는 제2 전극; 및
    상기 발광 소자의 상기 제2 면과 상기 제2 전극 사이에 개재된 금속 산화물 패턴을 포함하되,
    상기 금속 산화물 패턴은 상기 제2 면의 일부를 덮고 나머지 일부를 노출하며,
    상기 제2 전극은 상기 제2 면의 상기 노출된 나머지 일부와 전기적으로 연결되고,
    상기 금속 산화물 패턴은 단결정 알루미나를 포함하는 단결정 층과 다결정 알루미나를 포함하는 다결정 층이 적층된 멀티 레이어 구조를 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 발광 소자는, 제1 결정면으로 이루어진 제1 측벽을 포함하고,
    상기 제1 결정면은, {n -n 0 k} 결정면이며,
    n 및 k는 각각 1 이상의 정수인 표시 장치.
  3. 제2항에 있어서,
    상기 발광 소자는, 제2 결정면 및 제3 결정면으로 이루어진 제2 측벽을 더 포함하고,
    상기 제2 결정면은, {1 1 -2 0} 결정면이며,
    상기 제3 결정면은, {n n -2n k} 결정면이고,
    n 및 k는 각각 1 이상의 정수인 표시 장치.
  4. 제3항에 있어서,
    상기 제1 결정면은 상기 제1 면에 대해 제1 각도를 갖고,
    상기 제2 결정면은 상기 제1 면에 대해 제2 각도를 가지며,
    상기 제3 결정면은 상기 제1 면에 대해 제3 각도를 갖고,
    상기 제3 각도는 상기 제1 각도보다 크고,
    상기 제2 각도는 상기 제3 각도보다 큰 표시 장치.
  5. 제1항에 있어서,
    상기 제2 면의 면적은 상기 제1 면의 면적보다 큰 표시 장치.
  6. 제1항에 있어서,
    상기 발광 소자는, 순차적으로 적층된 P 타입의 제1 반도체층, 활성층 및 N 타입의 제2 반도체층을 포함하고,
    상기 제1 반도체층은 상기 제1 면에 인접하고,
    상기 제2 반도체층은 상기 제2 면에 인접하는 표시 장치.
  7. 제1항에 있어서,
    상기 발광 소자는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, 및 이들의 조합 중 적어도 어느 하나를 포함하는 표시 장치.
  8. 제1항에 있어서,
    상기 발광 소자의 상기 제1 면과 상기 제1 전극 사이의 연결 패턴; 및
    상기 발광 소자의 측벽 상의 반사 패턴을 더 포함하는 표시 장치.
  9. 기판, 상기 기판 상의 다결정 층, 및 상기 다결정 층 위로 돌출된 단결정의 씨드 패턴을 포함하는 패턴화된 기판을 준비하는 것; 및
    상기 패턴화된 기판 상에 유기 금속 화학 기상 증착을 수행하여, 상기 씨드 패턴 상에 발광 소자 및 상기 다결정 층 상에 에피층을 형성하는 것을 포함하되,
    상기 유기 금속 화학 기상 증착 동안, 상기 씨드 패턴 상에서의 상기 발광 소자의 성장 속도는 상기 다결정 층 상에서의 상기 에피층의 성장 속도보다 큰 발광 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 씨드 패턴은 단결정의 알루미나를 포함하고,
    상기 다결정 층은 다결정의 알루미나를 포함하는 발광 소자의 제조 방법.
  11. 제9항에 있어서,
    상기 패턴화된 기판을 준비하는 것은:
    상기 기판으로부터 돌출된 씨드 패턴을 형성하는 것;
    상기 기판 및 상기 씨드 패턴을 덮는 비정질 층을 형성하는 것;
    상기 비정질 층의 일부를 제거하여 상기 씨드 패턴을 노출시키는 것, 잔류하는 상기 비정질 층은 상기 기판의 상면을 덮고; 및
    상기 비정질 층 상에 열처리 공정을 수행하여, 상기 비정질 층을 상기 다결정 층으로 결정화시키는 것을 포함하고,
    상기 비정질 층은 150nm 내지 1000nm의 두께로 형성되는 발광 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 열처리 공정은 750℃ 내지 900℃의 온도로 수행되는 발광 소자의 제조 방법.
  13. 제9항에 있어서,
    상기 발광 소자는 상기 에피층으로부터 수직적으로 이격되는 발광 소자의 제조 방법.
  14. 제9항에 있어서,
    상기 발광 소자를 형성하는 것은:
    상기 씨드 패턴 상에 제3 반도체층을 형성하는 것;
    상기 제3 반도체층 상에 제2 반도체층을 형성하는 것;
    상기 제2 반도체층 상에 활성층을 형성하는 것; 및
    상기 활성층 상에 제1 반도체층을 형성하는 것을 포함하는 발광 소자의 제조 방법.
  15. 제9항에 있어서,
    상기 발광 소자의 상면 상에 연결 패턴을 형성하는 것;
    상기 발광 소자의 측벽 상에 반사 패턴을 형성하는 것; 및
    상기 발광 소자를 기계적 리프트 오프로 상기 패턴화된 기판으로부터 분리하는 것을 더 포함하는 발광 소자의 제조 방법.
  16. 사파이어 기판;
    상기 사파이어 기판의 상면으로부터 수직하게 돌출된 씨드 패턴; 및
    상기 사파이어 기판의 상기 상면을 덮되, 상기 씨드 패턴을 노출하는 다결정 층을 포함하되,
    상기 씨드 패턴은 단결정 알파상의 알루미나를 포함하고,
    상기 다결정 층은 다결정 감마상의 알루미나를 포함하는 패턴화된 사파이어 기판.
  17. 삭제
  18. 제16항에 있어서,
    상기 다결정 층은, 상기 씨드 패턴과 상기 사파이어 기판 사이의 빈 공간을 부분적으로 채우는 패턴화된 사파이어 기판.
  19. 제16항에 있어서,
    상기 패턴화된 사파이어 기판 상에 유기 금속 화학 기상 증착 공정을 수행할 때, 상기 씨드 패턴 상에서의 에피층의 성장은 상기 다결정 층 상에서의 에피층의 성장보다 빠른, 패턴화된 사파이어 기판.
  20. 서로 대향하는 제1 면 및 제2 면을 가지는 발광 소자에 있어서,
    제1 반도체층;
    상기 제1 반도체층 상에 마련된 활성층;
    상기 활성층 상에 마련된 제2 반도체층; 및
    상기 제2 반도체층 상에 마련되는 금속 산화물 패턴; 을 포함하며,
    상기 제1 반도체층은 상기 제1 면에 인접하고, 상기 제2 반도체층은 상기 제2 면에 인접하며,
    상기 금속 산화물 패턴은 상기 제2 면 상에 마련되어 상기 제2 면의 일부를 덮고 나머지 일부를 노출하며,
    상기 금속 산화물 패턴은 단결정 알루미나를 포함하는 단결정 층과 다결정 알루미나를 포함하는 다결정 층이 적층된 멀티 레이어 구조를 포함하는 발광 소자.
  21. 제20항에 있어서,
    상기 제2 면의 면적은 상기 제1 면의 면적보다 큰 발광 소자.
  22. 제20항에 있어서,
    상기 제1 반도체층은 P 타입의 반도체층이며, 상기 제2 반도체층은 N 타입의 반도체층인 발광 소자.
  23. 제20항에 있어서,
    상기 발광 소자는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, 및 이들의 조합 중 적어도 어느 하나를 포함하는 발광 소자.
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