JP7384388B2 - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP7384388B2 JP7384388B2 JP2019205701A JP2019205701A JP7384388B2 JP 7384388 B2 JP7384388 B2 JP 7384388B2 JP 2019205701 A JP2019205701 A JP 2019205701A JP 2019205701 A JP2019205701 A JP 2019205701A JP 7384388 B2 JP7384388 B2 JP 7384388B2
- Authority
- JP
- Japan
- Prior art keywords
- light emitting
- emitting element
- electrode
- display device
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 claims description 90
- 239000010409 thin film Substances 0.000 description 34
- 238000004519 manufacturing process Methods 0.000 description 16
- 238000010438 heat treatment Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 239000013256 coordination polymer Substances 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000002161 passivation Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 239000003086 colorant Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000002096 quantum dot Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000011575 calcium Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 2
- 229910001195 gallium oxide Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 239000011669 selenium Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000012780 transparent material Substances 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005674 electromagnetic induction Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- NJWNEWQMQCGRDO-UHFFFAOYSA-N indium zinc Chemical compound [Zn].[In] NJWNEWQMQCGRDO-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
- H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
- H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Led Device Packages (AREA)
Description
本発明は表示装置及びその製造方法に係る。
表示装置は発光素子を含むことができる。発光素子は電極と電気的に接続され、電極に印加される電圧に応じて発光することができる。発光素子は電極上に発光素子を直接形成してもよく、発光素子を別に形成した後に前記発光素子を電極に配置してもよい。
発光素子はＬＥＤである。ＬＥＤは、ＰＮ接合ダイオードに順方向に電圧を印加して、正孔と電子の再結合によって生じるエネルギーを光エネルギーに変換させる半導体素子である。ＬＥＤは無機ＬＥＤ又は有機ＬＥＤによって形成されてもよい。ＬＥＤは携帯電話のような小型電子機器のみならず、大型ＴＶにも使用されてもよい。
本発明が解決しようとする課題は発光効率が向上された表示装置を提供することにある。
本発明が解決しようとする他の課題は生産性が向上された表示装置の製造方法を提供することにある。
本発明の概念に係る表示装置は、ベース層上の複数の画素、及び前記画素の中で第１画素上に配置された第１発光素子及び第２発光素子を含むことができる。前記第１発光素子及び前記第２発光素子の各々は、第１面、及び前記第１面に対向する第２面を含み、前記第１発光素子の前記第１面は前記ベース層に対向し、前記第２発光素子の前記第２面は前記ベース層に対向することができる。
本発明の他の概念に係る表示装置は、ベース層上の複数の画素、及び前記画素の中で第１画素上に配置された複数の発光素子を含むことができる。前記発光素子は、第１発光素子、及び前記第１発光素子に隣接する第２発光素子及び第３発光素子を含み、前記第１発光素子の中心と前記第２発光素子の中心とを連結する第１仮想線が定義され、前記第１発光素子の中心と前記第３発光素子の中心とを連結する第２仮想線が定義され、前記第１発光素子の中心と前記第４発光素子の中心とを連結する第３仮想線が定義され、前記第１仮想線乃至前記第３仮想線は互いに異なる長さを有し、前記第１仮想線と前記第２仮想線との間の角度は、前記第２仮想線と前記第３仮想線との間の角度と異なることができる。
本発明のその他の概念に係る表示装置は、ベース層上で第１方向に配列された複数の画素、及び前記画素の中で第１画素上に配置された第１発光素子及び第２発光素子を含むことができる。前記第１発光素子の中心を通り、前記第１発光素子の両側壁に対して直交する第１中心線が定義され、前記第２発光素子の中心を通り、前記第２発光素子の両側壁に対して直交する第２中心線が定義され、前記第１中心線と前記第１方向とは第１角度を成し、前記第２中心線と前記第１方向とは前記第１角度とは異なる第２角度をなすことができる。
本発明に係る表示装置は、発光素子を画素上にランダムに配列させることによって、速く、経済的に製造することができる。特に、本発明に係る表示装置の製造方法は、大面積の表示パネルを有する表示装置を簡単に実現することができる。
本発明の構成及び効果を十分に理解するために、添付した図面を参照して本発明の望ましい実施形態を説明する。しかし、本発明は以下で開示される実施形態に限定されることではなく、さまざまな形態に具現されることができ、多様な変更を加えることができる。単なる、本実施形態の説明を通じて本発明の開示が完全になるようにし、本発明が属する技術分野の通常の知識を有する者に発明の範疇を完全に知らせるために提供される。
本明細書で、ある構成要素が他の構成要素上にあると言及される場合に、それは他の構成要素上に直接形成されるか、又はそれらの間に第３の構成要素を介在させることができることを意味する。また、図面において、構成要素の厚さは技術的な内容の効率的な説明のために誇張されたものである。明細書の全体に亘って同一の参照番号に表示された部分は同一の構成要素を示す。
本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参考して説明される。図面において、膜及び領域の厚さは技術的内容の効率的な説明のために誇張されている。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。本明細書の多様な実施形態で第１、第２、第３等の用語が多様な構成要素を記述するために使用されたが、これらの構成要素がこのような用語によって限定されてはならない。これらの用語は単なる一構成要素を他の構成要素と区別させるために使用されただけである。ここに説明され、例示される実施形態はそれの相補的な実施形態も含む。
本明細書で使用された用語は実施形態を説明するためのものであり、本発明を制限するものではない。本明細書で、単数形は文句で特別に言及しない限り、複数形も含む。明細書で使用される‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘包含する（ｃｏｍｐｒｉｓｉｎｇ）’は言及された構成要素は１つ以上の他の構成要素の存在又は追加を排除しない。
図１は本発明の実施形態に係る表示装置のブロック図である。
図１を参照すれば、表示装置ＤＤは表示パネルＤＰ、信号制御部ＴＣ（又はタイミングコントローラ）、データ駆動部ＤＤＶ、及びスキャン駆動部ＧＤＶを含むことができる。信号制御部ＴＣ、データ駆動部ＤＤＶ、及びスキャン駆動部ＧＤＶの各々は回路を含むことができる。
表示パネルＤＰは発光素子を含むことができる。例えば、表示パネルＤＰはマイクロＬＥＤを含むことができる。表示パネルＤＰは複数のデータラインＤＬ１－ＤＬｍ、複数のスキャンラインＳＬ１－ＳＬｎ、及び複数の画素ＰＸを含むことができる。
複数のデータラインＤＬ１－ＤＬｍは第１方向Ｄ１に延長されることができる。複数のデータラインＤＬ１－ＤＬｍは第１方向Ｄ１と交差する第２方向Ｄ２に沿って配列されることができる。複数のスキャンラインＳＬ１－ＳＬｎは第２方向Ｄ２に延長されることができる。複数のスキャンラインＳＬ１－ＳＬｎは第１方向Ｄ１に沿って配列されることができる。
画素ＰＸの各々は発光素子及び発光素子と電気的に接続された画素回路を含むことができる。画素回路は複数のトランジスタを含むことができる。第１電源電圧ＥＬＶＤＤ及び第２電源電圧ＥＬＶＳＳが各々の画素ＰＸに提供されることができる。
画素ＰＸは表示パネルＤＰの平面上で一定な規則で配置されることができる。画素ＰＸの各々は主要色（ｐｒｉｍａｒｙ ｃｏｌｏｒ）の中の１つ又は混合色の中の１つを表示することができる。前記主要色はレッド、グリーン、及びブルーを含むことができる。前記混合色はイエロー、シアン、マゼンタ、及びホワイトを含むことができる。但し、画素ＰＸが表示する色相がこれに制限されない。
信号制御部ＴＣは外部から提供される映像データＲＧＢを受信することができる。信号制御部ＴＣは映像データＲＧＢを表示パネルＤＰの動作に適合するように変換して変換映像データＲ’Ｇ’Ｂ’を生成し、変換映像データＲ’Ｇ’Ｂ’をデータ駆動部ＤＤＶに出力することができる。
信号制御部ＴＣは外部から提供される制御信号ＣＳを受信することができる。制御信号ＣＳは垂直同期信号、水平同期信号、メーンクロック信号、及びデータイネーブル信号を含むことができる。信号制御部ＴＣは第１制御信号ＣＯＮＴ１をデータ駆動部ＤＤＶに提供し、第２制御信号ＣＯＮＴ２をスキャン駆動部ＧＤＶに提供することができる。第１制御信号ＣＯＮＴ１はデータ駆動部ＤＤＶを制御するための信号であり、第２制御信号ＣＯＮＴ２はスキャン駆動部ＧＤＶを制御するための信号である。
データ駆動部ＤＤＶは信号制御部ＴＣから受信した第１制御信号ＣＯＮＴ１に応答して複数のデータラインＤＬ１－ＤＬｍを駆動することができる。データ駆動部ＤＤＶは独立された集積回路で具現されて表示パネルＤＰの一側に電気的に接続されるか、或いは表示パネルＤＰ上に直接実装されることができる。また、データ駆動部ＤＤＶは単一チップによって具現されるか、或いは複数のチップを含むことができる。
スキャン駆動部ＧＤＶは信号制御部ＴＣからの第２制御信号ＣＯＮＴ２に応答してスキャンラインＳＬ１－ＳＬｎを駆動することができる。一例として、スキャン駆動部ＧＤＶは表示パネルＤＰの１つの領域に集積されることができる。この場合、スキャン駆動部ＧＤＶは画素ＰＸの駆動回路と同一の工程、例えばＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｉｎｅ Ｓｉｌｉｃｏｎ）工程又はＬＴＰＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ）工程を通じて形成された複数の薄膜トランジスタを含むことができる。他の例として、スキャン駆動部ＧＤＶは独立された集積回路チップによって具現されて表示パネルＤＰの一側に電気的に接続されることができる。
複数のスキャンラインＳＬ１－ＳＬｎの中で１つのスキャンラインにゲートオン電圧が印加された間に、これに接続された一行の画素の各々のスイッチングトランジスタがターンオンされることができる。このとき、データ駆動部ＤＤＶはデータ駆動信号をデータラインＤＬ１－ＤＬｍに提供する。データラインＤＬ１－ＤＬｍに供給されたデータ駆動信号はターンオンされたスイッチングトランジスタを通じて該当画素に印加されることができる。データ駆動信号は映像データの階調値に対応するアナログ電圧である。
図２は本発明の実施形態に係る画素の等価回路図である。
図２を参照すれば、画素ＰＸは複数の信号ラインに接続されることができる。本実施形態に係る信号ラインはスキャンラインＳＬ、データラインＤＬ、第１電源ラインＰＬ１、及び第２電源ラインＰＬ２を含むことができる。
画素ＰＸは発光素子ＥＤ、第１電極Ｅ１、第２電極Ｅ２、及び画素回路ＰＸＣを含むことができる。画素回路ＰＸＣは第１薄膜トランジスタＴＲ１、キャパシタＣＡＰ、及び第２薄膜トランジスタＴＲ２を含むことができる。
第１薄膜トランジスタＴＲ１は画素ＰＸのオン－オフを制御するスイッチングトランジスタである。第１薄膜トランジスタＴＲ１はスキャンラインＳＬを通じて伝達されたゲート信号に応答してデータラインＤＬを通じて伝達されたデータ信号を伝達又は遮断することができる。
キャパシタＣＡＰは第１薄膜トランジスタＴＲ１と第１電源ラインＰＬ１との間に接続されることができる。第１薄膜トランジスタＴＲ１から伝達されたデータ信号と第１電源ラインＰＬ１に印加された第１電源電圧ＥＬＶＤＤとの間の電圧差によって、キャパシタＣＡＰに電荷が充電されることができる。
第２薄膜トランジスタＴＲ２は第１薄膜トランジスタＴＲ１、キャパシタＣＡＰ、及び発光素子ＥＤに接続されることができる。第２薄膜トランジスタＴＲ２はキャパシタＣＡＰに充電された電荷量に対応して発光素子ＥＤに流れる駆動電流を制御することができる。キャパシタＣＡＰに充電された電荷量に応じて第２薄膜トランジスタＴＲ２のターンオン時間が決定されることができる。
第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２はＮタイプの薄膜トランジスタ又はＰタイプの薄膜トランジスタである。また、本発明の他の一実施形態で第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２の中で少なくとも１つはＮタイプの薄膜トランジスタであり、他の１つはＰタイプの薄膜トランジスタである。
発光素子ＥＤは第２薄膜トランジスタＴＲ２と第２電源ラインＰＬ２との間に接続されることができる。
例えば、発光素子ＥＤは第２薄膜トランジスタＴＲ２と電気的に接続された第１電極Ｅ１及び第２電源ラインＰＬ２と電気的に接続された第２電極Ｅ２に接続されることができる。第１電極Ｅ１は画素回路ＰＸＣと電気的に接続され、第２電極Ｅ２は電源電圧、例えば第２電源電圧ＥＬＶＳＳを第２電源ラインＰＬ２を通じて受信することができる。第２薄膜トランジスタＴＲ２を通じて伝達された信号と第２電源ラインＰＬ２を通じて受信された第２電源電圧ＥＬＶＳＳとの間の電圧差によって、発光素子ＥＤが発光することができる。
発光素子ＥＤは超小型ＬＥＤ素子である。超小型ＬＥＤ素子は数ナノメートル乃至数百マイクロメートルの間のサイズを有するＬＥＤ素子である。但し、超小型ＬＥＤ素子のサイズは一例として記載したものであり、超小型ＬＥＤ素子のサイズが前記数値範囲に限定されない。
図２では第２薄膜トランジスタＴＲ２と第２電源ラインＰＬ２との間に１つの発光素子ＥＤが接続された構成を例として図示したが、発光素子ＥＤは複数提供されることができる。複数提供された発光素子ＥＤは互いに並列に接続されることができる。
図３は本発明の実施形態に係る表示装置の表示パネル平面図である。図４Ａは図３のＡ－Ａ’線に沿う断面図である。図４Ｂは図４ＡのＭ領域を拡大した断面図である。図５は図３の第１画素を拡大した平面図である。
図３、図４Ａ、図４Ｂ、及び図５を参照すれば、ベース層１００上に第１乃至第３画素ＰＸ１－ＰＸ３が提供されることができる。ベース層１００はシリコン基板、プラスチック基板、ガラス基板、絶縁フィルム、又は複数の絶縁層を含む積層構造体を含むことができる。
第１乃至第３画素ＰＸ１－ＰＸ３は２次元的に配列されることができる。一例として、第１乃至第３画素ＰＸ１－ＰＸ３は第２方向Ｄ２に配列されることができる。図示されないが、追加的な画素が提供されてこれらがベース層１００上に２次元的に配列されることができる。
各々の第１乃至第３画素ＰＸ１－ＰＸ３は、第１薄膜トランジスタＴＲ１、第２薄膜トランジスタＴＲ２、及び複数の発光素子ＥＤを含むことができる。以下、第１乃至第３画素ＰＸ１－ＰＸ３の中で第１画素ＰＸ１を代表として説明する。
第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２はベース層１００上に配置されることができる。第１薄膜トランジスタＴＲ１は第１制御電極ＣＥ１、第１入力電極ＩＥ１、第１出力電極ＯＥ１、及び第１半導体パターンＳＰ１を含むことができる。第２薄膜トランジスタＴＲ２は第２制御電極ＣＥ２、第２入力電極ＩＥ２、第２出力電極ＯＥ２、及び第２半導体パターンＳＰ２を含むことができる。
第１制御電極ＣＥ１及び第２制御電極ＣＥ２はベース層１００上に提供されることができる。第１制御電極ＣＥ１及び第２制御電極ＣＥ２は導電物質を含むことができる。第１絶縁層１１０がベース層１００上に提供されて、第１制御電極ＣＥ１及び第２制御電極ＣＥ２を覆うことができる。即ち、第１制御電極ＣＥ１及び第２制御電極ＣＥ２は第１絶縁層１１０とベース層１００との間に設けられることができる。
第１半導体パターンＳＰ１及び第２半導体パターンＳＰ２が第１絶縁層１１０上に提供されることができる。第１及び第２半導体パターンＳＰ１、ＳＰ２の各々は半導体物質を含むことができる。例えば、前記半導体物質は非晶質シリコン、多結晶シリコン、単結晶シリコン、酸化物半導体、及び化合物半導体の中で少なくともいずれか１つを含むことができる。第１及び第２半導体パターンＳＰ１、ＳＰ２の各々は、電子又は正孔が移動することができるチャンネル領域、及び前記チャンネル領域を介して互いに離隔された第１不純物領域及び第２不純物領域を含むことができる。
第１半導体パターンＳＰ１上に第１入力電極ＩＥ１及び第１出力電極ＯＥ１が提供されることができる。第１入力電極ＩＥ１及び第１出力電極ＯＥ１は各々第１半導体パターンＳＰ１の第１不純物領域及び第２不純物領域と接続されることができる。第２半導体パターンＳＰ２上に第２入力電極ＩＥ２及び第２出力電極ＯＥ２が提供されることができる。第２入力電極ＩＥ２及び第２出力電極ＯＥ２は各々第２半導体パターンＳＰ２の第１不純物領域及び第２不純物領域と接続されることができる。
第２絶縁層１２０が第１絶縁層１１０上に提供されて、第１及び第２半導体パターンＳＰ１、ＳＰ２、第１及び第２入力電極ＩＥ１、ＩＥ２、及び第１及び第２出力電極ＯＥ１、ＯＥ２を覆うことができる。即ち、第１絶縁層１１０と第２絶縁層１２０との間に第１及び第２半導体パターンＳＰ１、ＳＰ２、第１及び第２入力電極ＩＥ１、ＩＥ２、及び第１及び第２出力電極ＯＥ１、ＯＥ２が設けられることができる。
第２絶縁層１２０上に第３絶縁層１３０が提供されることができる。第３絶縁層１３０は平坦な上面を有することができる。第３絶縁層１３０上に第１出力電極ＯＥ１と第２制御電極ＣＥ２とを電気的に接続する接続電極ＣＣＥが配置されることができる。接続電極ＣＣＥは、第２絶縁層１２０及び第３絶縁層１３０を貫通して第１出力電極ＯＥ１に接続する第１コンタクトを含むことができる。接続電極ＣＣＥは、第１乃至第３絶縁層１１０、１２０、１３０を貫通して第２制御電極ＣＥ２に接続する第２コンタクトを含むことができる。
第４絶縁層１４０が第３絶縁層１３０上に提供されて、接続電極ＣＣＥを覆うことができる。第４絶縁層１４０上に第１電極Ｅ１が提供されることができる。第１電極Ｅ１は、第２乃至第４絶縁層１２０、１３０、１４０を貫通して第２出力電極ＯＥ２に接続する第３コンタクトを含むことができる。
第４絶縁層１４０上に隔壁構造体ＰＡＲが提供されることができる。隔壁構造体ＰＡＲの底面は第１電極Ｅ１の底面と共面をなすことができる。隔壁構造体ＰＡＲは第１電極Ｅ１の上面を露出するリセス領域ＲＳを定義することができる。換言すると、リセス領域ＲＳは隔壁構造体ＰＡＲの内側壁及び第１電極Ｅ１の上面によって定義されることができる。リセス領域ＲＳは隔壁構造体ＰＡＲの上面から所定の深さＤＥＰを有することができる。
リセス領域ＲＳ内の第１電極Ｅ１上に複数の発光素子ＥＤが提供されることができる。発光素子ＥＤは第１電極Ｅ１上で２次元的にランダムに配列されることができる。各々の発光素子ＥＤは第１面ＳＵ１及び第１面ＳＵ１に対向する第２面ＳＵ２を含むことができる。一例として、発光素子ＥＤのＰタイプの半導体層が第１面ＳＵ１に隣接することができ、発光素子ＥＤのＮタイプの半導体層が第２面ＳＵ２に隣接することができる。導電パターンＣＰが発光素子ＥＤの第１面ＳＵ１上に提供されることができる。導電パターンＣＰは溶融点が低い金属（例えば、Ｎｉ、Ａｕ、Ｎｉ、及びＡｕの合金、又はＮｉ／Ａｕの多層）を含むことができる。
発光素子ＥＤは活性発光素子ＥＤａ及びダミー発光素子ＥＤｄを含むことができる。各々の活性発光素子ＥＤａは、その第１面ＳＵ１が第１電極Ｅ１（又はベース層１００）に対向することができる。活性発光素子ＥＤａと第１電極Ｅ１との間に導電パターンＣＰが設けられることができる。導電パターンＣＰを通じて活性発光素子ＥＤａの第１面ＳＵ１が第１電極Ｅ１に電気的に接続されることができる。各々のダミー発光素子ＥＤｄは、その第２面ＳＵ２が第１電極Ｅ１（又はベース層１００）と対向することができる。ダミー発光素子ＥＤｄの第２面ＳＵ２は第１電極Ｅ１と直接接することができる。
全体発光素子ＥＤの個数に対する活性発光素子ＥＤａの個数の比は約４０％乃至約６０％である。全体発光素子ＥＤの数に対するダミー発光素子ＥＤｄの数の比は約６０％乃至約４０％である。活性発光素子ＥＤａの数とダミー発光素子ＥＤｄの数は互いに実質的に同一であるか、又は異なることができる。
第４絶縁層１４０上に第５絶縁層１５０が提供されて、発光素子ＥＤの間を満たすことができる。一例として、第５絶縁層１５０の上面と活性発光素子ＥＤａの第２面ＳＵ２は互いに共面をなすことができる。
第５絶縁層１５０及び発光素子ＥＤ上に第２電極Ｅ２が提供されることができる。第２電極Ｅ２は活性発光素子ＥＤａの第２面ＳＵ２と接触することができる。換言すると、第２電極Ｅ２は活性発光素子ＥＤａの各々の第２面ＳＵ２に電気的に接続されることができる。第２電極Ｅ２は先に図２を参照して説明した第２電源ラインＰＬ２に電気的に接続されることができる。即ち、第２電極Ｅ２に図２の第２電源電圧ＥＬＶＳＳが印加されることができる。
接続電極ＣＣＥ、第１電極Ｅ１及び第２電極Ｅ２の各々は導電物質を含むことができる。一例として、前記導電物質はインジウム亜鉛酸化物（ＩＺＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウムガリウム酸化物（ＩＧＯ）、インジウム亜鉛ガリウム酸化物（ＩＧＺＯ）、及びこれらの組合の中で少なくともいずれか１つを含むことができる。しかし、本発明はこれに制限されない。他の例として、前記導電物質は金属であり、前記金属はモリブデン、銀、チタニウム、銅、アルミニウム、又はこれらの合金を含むことができる。
本発明の実施形態によれば、第１電極Ｅ１はＰタイプの電極であり、第２電極Ｅ２はＮタイプの電極である。したがって、活性発光素子ＥＤａはＰタイプの第１電極Ｅ１と第１面ＳＵ１に隣接するＰタイプの半導体層が導電パターンＣＰを通じて電気的に接続され、Ｎタイプの第２電極Ｅ２と第２面ＳＵ２に隣接するＮタイプの半導体層が電気的に接続されるので、表示装置が動作する時に、活性発光素子ＥＤａが発光することができる。反面、ダミー発光素子ＥＤｄはＰタイプの第１電極Ｅ１と第２面ＳＵ２に隣接するＮタイプの半導体層が互いに接するようになって、Ｎタイプの第２電極Ｅ２と第１面ＳＵ１に隣接するＰタイプの半導体層が互いに接するようになるので、表示装置が動作する時に、ダミー発光素子ＥＤｄが発光することができない。全体発光素子ＥＤの中で約４０％乃至約６０％が活性発光素子ＥＤａであるので、各々の画素ＰＸ１－ＰＸ３は正常の画素として機能することができる。
第２電極Ｅ２上に第６絶縁層１６０が提供されることができる。第６絶縁層１６０は平坦な上面を有することができる。第６絶縁層１６０上に遮光パターンＢＭ及びカラーフィルターＣＦが提供されることができる。遮光パターンＢＭはリセス領域ＲＳと垂直方向に重畳される開口部を有することができ、カラーフィルターＣＦが前記開口部に提供されることができる。一例として、遮光パターンＢＭはブラックマトリックスである。
カラーフィルターＣＦは赤色カラーフィルター、緑色カラーフィルター、及び青色カラーフィルターの中で少なくともいずれか１つを含むことができる。カラーフィルターＣＦは、発光素子ＥＤから放出される光を受けて特定波長の光のみを透過させることができる。カラーフィルターＣＦは、発光素子ＥＤから放出される光の色を異なる色で変換させることができる。一例として、カラーフィルターＣＦは量子ドット（ｑｕａｎｔｕｍ ｄｏｔｓ）を含むことができる。即ち、カラーフィルターＣＦは量子ドットカラーフィルターである。
一例として、カラーフィルターＣＦは透明物質を含むことができる。仮に発光素子ＥＤで放出される光が青色である場合、青色画素のカラーフィルターＣＦは量子ドット無しで透明物質のみを含むことができる。
遮光パターンＢＭ及びカラーフィルターＣＦ上にカバー層ＣＶが提供されることができる。カバー層ＣＶは透明ガラス又は透明プラスチックを含むことができる。カバー層ＣＶはカラーフィルターＣＦ及び発光素子ＥＤを保護することができる。
図４Ｂを再び参照すれば、発光素子ＥＤは順次的に積層された第１半導体層ＳＬ１、活性層ＡＣＴ、第２半導体層ＳＬ２、及び第３半導体層ＳＬ３を含むことができる。
活性層ＡＣＴ及び第１乃至第３半導体層ＳＬ１、ＳＬ２、ＳＬ３はＩＩＩ－Ｖ化合物半導体を含むことができる。活性層ＡＣＴ及び第１乃至第３半導体層ＳＬ１、ＳＬ２、ＳＬ３はＧａＮ系半導体を含むことができる。一例として、活性層ＡＣＴ及び第１乃至第３半導体層ＳＬ１、ＳＬ２、ＳＬ３はＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、及びこれらの組合の中で少なくともいずれか１つを含むことができる。
第１乃至第３半導体層ＳＬ１、ＳＬ２、ＳＬ３は互いに同一のＧａＮ系半導体を含むことができる。一例として、第１乃至第３半導体層ＳＬ１、ＳＬ２、ＳＬ３はＧａＮを含むことができる。第１半導体層ＳＬ１はＰタイプの半導体層である。第１半導体層ＳＬ１はマグネシウム（Ｍｇ）、亜鉛（Ｚｎ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、又はバリウム（Ｂａ）のような不純物を含むことができる。第２半導体層ＳＬ２はＮタイプの半導体層である。第２半導体層ＳＬ２は珪素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、セレニウム（Ｓｅ）又はテルリウム（Ｔｅ）のような不純物を含むことができる。第３半導体層ＳＬ３はアンドープされた半導体層である。他の例として、第３半導体層ＳＬ３は弱くドーピングされたＮタイプの半導体層である。
活性層ＡＣＴは第１半導体層ＳＬ１と第２半導体層ＳＬ２との間に設けられることができる。活性層ＡＣＴは第１半導体層ＳＬ１を通じて注入される正孔と第２半導体層ＳＬ２を通じて注入される電子が再結合される領域である。活性層ＡＣＴ内で電子と正孔が再結合されることによって光が生成されることができる。活性層ＡＣＴは単一量子ウェル構造、多重量子ウェル構造、量子線構造、又は量子ドット構造を有することができる。一例として、活性層ＡＣＴはＩｎＧａＮ／ＧａＮを含む多重量子ウェル構造を有することができる。
第１半導体層ＳＬ１、活性層ＡＣＴ、第２半導体層ＳＬ２、及び第３半導体層ＳＬ３は発光素子ＥＤの第１面ＳＵ１上で順次的に積層されることができる。さらに、第１半導体層ＳＬ１、活性層ＡＣＴ、第２半導体層ＳＬ２、及び第３半導体層ＳＬ３は発光素子ＥＤの側壁ＳＷ上でも順次的に積層されることができる。換言すると、第１半導体層ＳＬ１、活性層ＡＣＴ、及び第２半導体層ＳＬ２の各々の断面の形状はＵ形状を有することができる。
発光素子ＥＤの側壁ＳＷに隣接する活性層ＡＣＴは、第１半導体層ＳＬ１及び第２半導体層ＳＬ２の間に設けられることができる。換言すると、発光素子ＥＤの側壁ＳＷに隣接する活性層ＡＣＴは第１半導体層ＳＬ１によって覆われて露出されなくともよい。発光素子ＥＤの側壁ＳＷに隣接する第１半導体層ＳＬ１は活性層ＡＣＴをパッシベーション（ｐａｓｓｉｖａｔｉｏｎ）することができる。活性層ＡＣＴが第１半導体層ＳＬ１によって保護されるので、活性層ＡＣＴの電気的特性が向上されることができ、結果的に発光素子ＥＤの発光効率が向上されることができる。
本実施形態に係る発光素子ＥＤの側壁ＳＷは発光素子の第１面ＳＵ１又は第２面ＳＵ２に対して傾くことができる。傾いた側壁ＳＷによって、発光素子ＥＤの断面の形状は切られた逆ピラミッド（Ｔｒｕｎｃａｔｅｄ Ｉｎｖｅｒｔｅｄ Ｐｙｒａｍｉｄ）形状を有することができる。換言すると、発光素子ＥＤの幅Ｗは第１面ＳＵ１から遠くなるほど、増加することができる。発光素子ＥＤの第１面ＳＵ１の面積は発光素子ＥＤの第２面ＳＵ２の面積より小さくてもよい。
発光素子ＥＤの高さＨは、発光素子ＥＤの第１面ＳＵ１と第２面ＳＵ２との間の垂直距離として定義されることができる。発光素子ＥＤの高さＨに対する最大幅Ｗの比（Ｗ／Ｈ）は１乃至１００である。より具体的に、発光素子ＥＤの比（Ｗ／Ｈ）は２乃至５０である。図４Ａに示したリセス領域ＲＳの深さＤＥＰは発光素子ＥＤの高さＨより大きいことができる。
発光素子ＥＤの側壁ＳＷ上に絶縁パターンＩＰが提供されることができる。絶縁パターンＩＰは、発光素子ＥＤの側壁ＳＷを覆う反射パターンＲＰ、及び発光素子ＥＤの第２面ＳＵ２の一部を覆うパッシベーションパターンＰＰを含むことができる。
絶縁パターンＩＰの反射パターンＲＰは、活性層ＡＣＴで生成された光が発光素子ＥＤの側壁ＳＷを通じて漏れることを防止することができる。換言すると、反射パターンＲＰは活性層ＡＣＴで生成された光を反射させて、光が発光素子ＥＤの第２面ＳＵ２を通じて放出されるように誘導することができる。
電気的信号が第１電極Ｅ１及び導電パターンＣＰを通じて発光素子ＥＤの第１面ＳＵ１に選択的に印加されることができる。絶縁パターンＩＰによって、電気的信号が発光素子ＥＤの側壁ＳＷには印加されなくともよい。
絶縁パターンＩＰのパッシベーションパターンＰＰは第１半導体層ＳＬ１の上面、活性層ＡＣＴの上面及び第２半導体層ＳＬ２の上面を覆うことができる。パッシベーションパターンＰＰは第３半導体層ＳＬ３の上面を選択的に露出することができる。パッシベーションパターンＰＰによって、第２電極Ｅ２は第３半導体層ＳＬ３の上面のみに接触することができる。パッシベーションパターンＰＰによって、第１半導体層ＳＬ１、活性層ＡＣＴ、及び第２半導体層ＳＬ２は第２電極Ｅ２と直接接続されなくともよい。換言すると、パッシベーションパターンＰＰによって電気的信号が発光素子ＥＤの第３半導体層ＳＬ３に選択的に印加されることができる。
図５を再び参照して、第１画素ＰＸ１のリセス領域ＲＳ内にランダムに配列された発光素子ＥＤに対して具体的に説明する。第１画素ＰＸ１の発光素子ＥＤは、第１乃至第８発光素子ＥＤ１－ＥＤ８を含むことができる。各々の第１乃至第８発光素子ＥＤ１－ＥＤ８は、その中心ＣＧを有することができる。一例として、発光素子ＥＤの中心ＣＧは発光素子ＥＤの重さ中心である。
第１発光素子ＥＤ１の中心ＣＧを通る第１中心線ＣＬ１が定義されることができる。第１中心線ＣＬ１は第１発光素子ＥＤ１の長軸（ｌｏｎｇｉｔｕｄｉｎａｌ ａｘｉｓ）と平行することができる。第１中心線ＣＬ１は第１発光素子ＥＤ１の両側壁ＳＷ１、ＳＷ２に対して直交することができる。第１発光素子ＥＤ１の第１中心線ＣＬ１と同様に、第２乃至第４発光素子ＥＤ２－ＥＤ４の第２乃至第４中心線ＣＬ２－ＣＬ４が定義されることができる。
第１乃至第４中心線ＣＬ１－ＣＬ４は互いに平行でなくてもよい。即ち、発光素子ＥＤがランダムに配列されたので、第１乃至第４中心線ＣＬ１－ＣＬ４が互いに平行でなくてもよい。第１乃至第４中心線ＣＬ１－ＣＬ４は互いに交差することができる。一例として、第１中心線ＣＬ１と第２方向Ｄ２とは第１角度θ１をなすことができ、第２中心線ＣＬ２と第２方向Ｄ２とは第２角度θ２をなすことができ、第３中心線ＣＬ３と第２方向Ｄ２とは第３角度θ３をなすことができ、第４中心線ＣＬ４と第２方向Ｄ２とは第４角度θ４をなすことができる。第１乃至第４角度θ１－θ４は互いに異なることができる。
第５発光素子ＥＤ５、第６発光素子ＥＤ６、及び第８発光素子ＥＤ８が第７発光素子ＥＤ７に隣接することができる。第７発光素子ＥＤ７の中心ＣＧと第５発光素子ＥＤ５の中心ＣＧを連結する第１仮想線ＶＬ１が定義されることができ、第７発光素子ＥＤ７の中心ＣＧと第６発光素子ＥＤ６の中心ＣＧを連結する第２仮想線ＶＬ２が定義されることができ、第７発光素子ＥＤ７の中心ＣＧと第８発光素子ＥＤ８の中心ＣＧを連結する第３仮想線ＶＬ３が定義されることができる。
第１仮想線ＶＬ１、第２仮想線ＶＬ２、及び第３仮想線ＶＬ３は互いに異なる長さを有することができる。換言すると、第５発光素子ＥＤ５、第６発光素子ＥＤ６、及び第８発光素子ＥＤ８は、第７発光素子ＥＤ７から互いに異なる距離で離隔されることができる。
第１仮想線ＶＬ１と第２仮想線ＶＬ２とは第５角度θ５をなすことができ、第２仮想線ＶＬ２と第３仮想線ＶＬ３とは第６角度θ６をなすことができる。第５角度θ５と第６角度θ６とは互いに異なることができる。
図６及び図７は本発明の実施形態に係る発光素子を説明するためのものであって、各々図４ＡのＭ領域を拡大した断面図である。本実施形態では、先に図４Ｂを参照して説明した発光素子と重複される技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図６を参照すれば、発光素子ＥＤの側壁ＳＷは発光素子の第１面ＳＵ１又は第２面ＳＵ２に対して実質的に直交することができる。垂直になる側壁ＳＷによって、発光素子ＥＤの断面の形状は長方形を有することができる。換言すると、発光素子ＥＤの幅Ｗは第１面ＳＵ１から離れても実質的に同様に維持されることができる。発光素子ＥＤの第１面ＳＵ１の面積は発光素子ＥＤの第２面ＳＵ２の面積と実質的に同一であることができる。
図７を参照すれば、発光素子ＥＤの第１半導体層ＳＬ１、活性層ＡＣＴ、第２半導体層ＳＬ２、及び第３半導体層ＳＬ３は、第１面ＳＵ１上で順次的に積層されることができる。発光素子ＥＤの側壁ＳＷは、第１半導体層ＳＬ１の側壁、活性層ＡＣＴの側壁、第２半導体層ＳＬ２の側壁、及び第３半導体層ＳＬ３の側壁を含むことができる。絶縁パターンＩＰが第１半導体層ＳＬ１の側壁、活性層ＡＣＴの側壁、第２半導体層ＳＬ２の側壁、及び第３半導体層ＳＬ３の側壁を覆うことができる。本実施形態で、発光素子ＥＤの第２面ＳＵ２の一部を覆うパッシベーションパターンＰＰは省略されることができる。
図８及び図９は本発明の実施形態に係る表示装置の表示パネルを説明するための図であって、各々図３の第１画素を拡大した平面図である。本実施形態では、先に図５を参照して説明した第１画素と重複される技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図８を参照すれば、第１画素ＰＸ１のリセス領域ＲＳ内にランダムに配列された発光素子ＥＤが提供されることができる。平面視において、各々の発光素子ＥＤは円形を有することができる。発光素子ＥＤがランダムに配列されているので、第１仮想線ＶＬ１、第２仮想線ＶＬ２及び第３仮想線ＶＬ３は互いに異なる長さを有することができる。発光素子ＥＤがランダムに配列されているので、第１仮想線ＶＬ１と第２仮想線ＶＬ２との間の第５角度θ５と第２仮想線ＶＬ２と第３仮想線ＶＬ３との間の第６角度θ６は互いに異なることができる。
図９を参照すれば、平面視において、各々の発光素子ＥＤは多角形（例えば、八角形）を有することができる。
図１０、図１２、図１４、及び図１６は本発明の実施形態に係る表示装置の表示パネルを製造する方法を説明するための平面図である。図１１、図１３、図１５、及び図１７はそれぞれ図１０、図１２、図１４、及び図１６のＡ－Ａ’線に沿う断面図である。図１８は本発明の実施形態に係る発光素子の配置のための装置を示した概略図である。
図１０及び図１１を参照すれば、ベース層１００上に第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２が形成されることができる。第１及び第２薄膜トランジスタＴＲ１、ＴＲ２を形成することは、ＬＴＰＳ工程又はＬＴＰＯ工程を用いることができる。第１及び第２薄膜トランジスタＴＲ１、ＴＲ２を互いに電気的に接続する接続電極ＣＣＥが形成されることができる。接続電極ＣＣＥ上に第４絶縁層１４０が形成されることができる。第４絶縁層１４０上に第１電極Ｅ１が形成されることができる。第１電極Ｅ１は第２薄膜トランジスタＴＲ２と電気的に接続されることができる。
図１２及び図１３を参照すれば、第４絶縁層１４０上に隔壁構造体ＰＡＲが形成されることができる。隔壁構造体ＰＡＲは、第１電極Ｅ１の上面を露出するリセス領域ＲＳを定義することができる。リセス領域ＲＳは所定の深さＤＥＰを有するように形成されることができる。
図１４、図１５、及び図１８を参照すれば、本発明の実施形態に係る発光素子配置装置ＬＰＡは、ステージＳＴ、移送部ＴＲＰ、熱処理部ＡＮＰ、及び制御部ＣＯＰを含むことができる。ステージＳＴはベース層１００をローディングすることができる。移送部ＴＲＰはステージＳＴと熱処理部ＡＮＰを接続することができる。移送部ＴＲＰはベース層１００をステージＳＴから熱処理部ＡＮＰに移動させるか、或いはベース層１００を熱処理部ＡＮＰからステージＳＴに移動させることができる。制御部ＣＯＰはステージＳＴ、熱処理部ＡＮＰ、及び移送部ＴＲＰを制御することができる。
ステージＳＴ上にベース層１００（即ち、図１２及び図１３の結果物）がローディングされることができる。ベース層１００上に発光素子ＥＤが提供されることができる。発光素子ＥＤは数ナノメートル乃至数百マイクロメートルの間のサイズを有するＬＥＤ素子であるため、複数の発光素子ＥＤの集合は粉末形状（ｐｏｗｄｅｒ ｓｈａｐｅ）を有することができる。発光素子ＥＤの提供は、複数の発光素子ＥＤを含む発光素子粉末ｐＥＤをベース層１００上に塗布することを含むことができる（図１８参照）。
ステージＳＴを振動させることによって塗布された発光素子ＥＤがベース層１００上に均一に分散されるようにすることができる。ステージＳＴは第１方向Ｄ１及び第２方向Ｄ２に振動することができる。制御部ＣＯＰは、ステージＳＴが揺れる振動数（ｆｒｅｑｕｅｎｃｙ）及びステージＳＴが振動する振幅（ａｍｐｌｉｔｕｄｅ）を制御することができる。
先に説明したように、本発明の実施形態に係る発光素子ＥＤは互いに対向する第１面ＳＵ１及び第２面ＳＵ２を有することができる。発光素子ＥＤの第１面ＳＵ１上に導電パターンＣＰが付着されている。発光素子ＥＤの高さに対する最大幅の比は１乃至１００、より具体的に２乃至５０である。
ステージＳＴを制御することによって、発光素子ＥＤがベース層１００上で均一に分散されることができる。各々の発光素子ＥＤは第１面ＳＵ１がベース層１００に対向するように配置されるか、又は第２面ＳＵ２がベース層１００に対向するように配置されることができる。発光素子ＥＤは、その高さに比べて幅がはるかに大きいので、発光素子ＥＤは立てられた状態に配置されない。即ち、発光素子ＥＤの側壁ＳＷがベース層１００に対向しない。
発光素子ＥＤの中で一部はリセス領域ＲＳ内の第１電極Ｅ１上に配置されることができ、発光素子ＥＤの中で残りは隔壁構造体ＰＡＲ上に配置されることができる。第１電極Ｅ１上に配置された発光素子ＥＤの中で活性発光素子ＥＤａは第１面ＳＵ１がベース層１００に対向するように配置されることができる。第１電極Ｅ１上に配置された発光素子ＥＤの中でダミー発光素子ＥＤｄは第２面ＳＵ２がベース層１００に対向するように配置されることができる。
発光素子ＥＤがランダムに塗布されたので、第１電極Ｅ１上の発光素子ＥＤは２次元的にランダムに配列されることができる。一例として、第１電極Ｅ１上の発光素子ＥＤの各々は５０％の確率に活性発光素子ＥＤａであるか、又は５０％の確率にダミー発光素子ＥＤｄである。
図１６、図１７、及び図１８を参照すれば、隔壁構造体ＰＡＲ上に配置された発光素子ＥＤが選択的に除去されることができる。ベース層１００が移送部ＴＲＰを通じて熱処理部ＡＮＰに移動されることができる。
熱処理部ＡＮＰはベース層１００上に熱処理を行うことができる。活性発光素子ＥＤａと第１電極Ｅ１との間の導電パターンＣＰが前記熱処理によって溶融されて、導電パターンＣＰが第１電極Ｅ１の上面に接着されることができる。換言すると、活性発光素子ＥＤａが第１電極Ｅ１上に接着されて固定されることができる。前記熱処理はスパークアニール（ｓｐｉｋｅ ａｎｎｅａｌ）又は電磁気誘導アニール（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｄｕｃｔｉｏｎ ａｎｎｅａｌ）を含むことができる。
図３及び図４Ａを再び参照すれば、発光素子ＥＤの間を満たす第５絶縁層１５０が形成されることができる。第５絶縁層１５０上に第２電極Ｅ２が形成されることができる。第２電極Ｅ２は活性発光素子ＥＤａの第２面ＳＵ２と電気的に接続されることができる。
第２電極Ｅ２上に第６絶縁層１６０が形成されることができる。第６絶縁層１６０上に遮光パターンＢＭ及びカラーフィルターＣＦが形成されることができる。遮光パターンＢＭはブラックマトリックスである。カラーフィルターＣＦは赤色カラーフィルター、緑色カラーフィルター、及び青色カラーフィルターの中で少なくともいずれか１つを含むことができる。遮光パターンＢＭ及びカラーフィルターＣＦ上にカバー層ＣＶが形成されることができる。
本発明の実施形態に係る製造方法は、発光素子を画素上にランダムに配列させることによって表示装置を実現することができる。高さに対する最大幅の比が大きい発光素子を画素上に配置するので、配置された発光素子の中で約５０％は活性発光素子として機能することができる。結果的に、発光素子を画素上に一定に整列させる代わりに発光素子を画素上にランダムに配列させることによって、大面積の表示パネルを速くて経済的に製造することができる。
図１９は本発明の実施形態に係る表示装置の表示パネル平面図である。図２０は図１９のＡ－Ａ’線に沿う断面図である。本実施形態では、先に図３、図４Ａ、図４Ｂ、及び図５を参照して説明した表示装置と重複する技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図１９及び図２０を参照すれば、各々の第１乃至第３画素ＰＸ１－ＰＸ３内の活性発光素子ＥＤａの数はダミー発光素子ＥＤｄの数より多くすることができる。即ち、全体発光素子ＥＤの数に対する活性発光素子ＥＤａの数の比は全体発光素子ＥＤの数に対するダミー発光素子ＥＤｄの数の比より大きい。一例として、第１画素ＰＸ１内の発光素子ＥＤは６つの活性発光素子ＥＤａ及び２つのダミー発光素子ＥＤｄを含むことができる。
図２１及び図２３は図１９及び図２０に示した表示装置の表示パネルを製造する方法を説明するための平面図である。図２２及び図２４は各々図２１及び図２３のＡ－Ａ’線に沿う断面図である。本実施形態では、先に図１０乃至図１８を参照して説明した製造方法と重複される技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図２１及び図２２を参照すれば、図１６及び図１７の結果物上の接着されないダミー発光素子ＥＤｄが除去されることができる。即ち、第１電極Ｅ１の上には熱処理によって第１電極Ｅ１上に接着された活性発光素子ＥＤａのみが残留することができる。
図２３及び図２４を参照すれば、発光素子ＥＤがベース層１００上に塗布されてベース層１００上に均一に分散されることができる。即ち、先に図１４、図１５、及び図１８で説明した発光素子ＥＤの塗布及び分散が再び行われることができる。残留する活性発光素子ＥＤａを除いた第１電極Ｅ１の残りの領域に発光素子ＥＤがランダムに配置されるので、最終的に第１電極Ｅ１上に配置される活性発光素子ＥＤａの数はダミー発光素子ＥＤｄの数より多くすることができる。その後、ベース層１００上に再び熱処理を行うことができる。発光素子ＥＤ上に第２電極Ｅ２及びカラーフィルターＣＦが形成されることができる。
図２５は本発明の実施形態に係る表示装置の表示パネル平面図である。図２６は図２５のＡ－Ａ’線に沿う断面図である。本実施形態では、先に図３、図４Ａ、図４Ｂ、及び図５を参照して説明した表示装置と重複される技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図２５及び図２６を参照すれば、発光素子ＥＤは活性発光素子ＥＤａのみを含むことができる。即ち、先に図３、図４Ａ、図４Ｂ、及び図５を参照して説明した表示装置とは異なり、本実施形態に係る表示装置はダミー発光素子ＥＤｄが省略されることができる。
図２７は図２５及び図２６に示した表示装置の表示パネルを製造する方法を説明するための平面図である。図２８は図２７のＡ－Ａ’線に沿う断面図である。本実施形態では、先に図１０乃至図１８を参照して説明した製造方法と重複される技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図２７及び図２８を参照すれば、図１２及び図１３の結果物上に発光素子ＥＤが提供されることができる。各々の発光素子ＥＤは、その第１面ＳＵ１がベース層１００に対向するように配置されることができる。換言すると、発光素子ＥＤは２次元的にランダムにベース層１００上に配列されるように提供されることができる。しかし、発光素子ＥＤの第１面ＳＵ１は全てベース層１００に対向するように整列されることができる。その後、ベース層１００上に熱処理を再び遂行することができる。発光素子ＥＤ上に第２電極Ｅ２及びカラーフィルターＣＦが形成されることができる。
１００：ベース層
１１０、１２０、１３０、１４０、１５０、１６０：絶縁層
ＢＭ：遮光パターン
ＣＣＥ：接続電極
ＣＦ：カラーフィルター
Ｃ：カバー層
ＥＤ：発光素子
ＥＤａ：活性発光素子
ＥＤｄ：ダミー発光素子
ＯＥ１、ＯＥ２：出力電極
ＰＡＲ：隔壁構造体
ＰＸ：画素
ＰＸＣ：画素回路
ＲＳ：リセス領域
１１０、１２０、１３０、１４０、１５０、１６０：絶縁層
ＢＭ：遮光パターン
ＣＣＥ：接続電極
ＣＦ：カラーフィルター
Ｃ：カバー層
ＥＤ：発光素子
ＥＤａ：活性発光素子
ＥＤｄ：ダミー発光素子
ＯＥ１、ＯＥ２：出力電極
ＰＡＲ：隔壁構造体
ＰＸ：画素
ＰＸＣ：画素回路
ＲＳ：リセス領域
Claims (20)
- ベース層上の複数の画素と、
前記画素の中で第１画素上に配置された第１発光素子及び第２発光素子と、
前記第１発光素子及び前記第２発光素子と前記ベース層との間の第１電極と、
前記第１発光素子及び前記第２発光素子上の第２電極と、を含み、
前記第１発光素子及び前記第２発光素子の各々は、第１面及び前記第１面に対向する第２面を含み、
前記第１発光素子の前記第１面は、前記ベース層に対向し、
前記第２発光素子の前記第２面は、前記ベース層に対向し、
前記第１発光素子の前記第１面は、前記第１電極に接触し、
前記第２面は、前記第２電極に接触し、
前記第２発光素子の前記第１面は、前記第２電極に接触し、
前記第２面は、前記第１電極に接触する表示装置。 - 前記第１発光素子及び前記第２発光素子の各々は、順次的に積層された第１半導体層、活性層、及び第２半導体層を含み、
前記第１半導体層は、前記第１面に隣接し、
前記第２半導体層は、前記第２面に隣接する請求項１に記載の表示装置。 - 前記第１発光素子の前記第１面は、前記第１電極に対向し、前記第２面は、前記第２電極に対向し、
前記第２発光素子の前記第１面は、前記第２電極に対向し、前記第２面は、前記第１電極に対向する請求項１に記載の表示装置。 - 前記第１発光素子は、活性発光素子であり、
前記第２発光素子は、ダミー発光素子である請求項１に記載の表示装置。 - 前記第１発光素子の中心を通り、前記第１発光素子の両側壁に対して直交する第１中心線が定義され、
前記第２発光素子の中心を通り、前記第２発光素子の両側壁に対して直交する第２中心線が定義され、
前記第１中心線及び前記第２中心線は、互いに交差する請求項１に記載の表示装置。 - 前記第１発光素子及び前記第２発光素子の各々の前記第１面上に配置された導電パターンをさらに含む請求項１に記載の表示装置。
- 前記第１発光素子及び前記第２発光素子の各々は、その高さに対するその最大幅の比が２乃至５０である請求項１に記載の表示装置。
- 前記第２面の面積は、前記第１面の面積より大きい請求項１に記載の表示装置。
- ベース層上の複数の画素と、
前記画素の中で第１画素上に配置された複数の発光素子と、を含み、
前記発光素子は、第１発光素子、及び前記第１発光素子に隣接する第２発光素子、第３発光素子及び第４発光素子を含み、
前記第１発光素子及び前記第２発光素子と前記ベース層との間の第１電極と、
前記第１発光素子及び前記第２発光素子上の第２電極と、をさらに含み、
前記第１発光素子の中心と前記第２発光素子の中心を連結する第１仮想線が定義され、
前記第１発光素子の中心と前記第３発光素子の中心とを連結する第２仮想線が定義され、
前記第１発光素子の中心と前記第４発光素子の中心とを連結する第３仮想線が定義され、
前記第１仮想線乃至前記第３仮想線は、互いに異なる長さを有し、
前記第１仮想線と前記第２仮想線との間の角度は、前記第２仮想線と前記第３仮想線との間の角度と異なり、
各々の前記発光素子は、第１面及び前記第１面に対向する第２面を含み、
前記第１発光素子の前記第１面は、前記第１電極に接触し、
前記第２面は、前記第２電極に接触し、
前記第２発光素子の前記第１面は、前記第２電極に接触し、
前記第２面は、前記第１電極に接触する表示装置。 - 前記発光素子は、前記第１画素上でランダムに２次元的に配列された請求項９に記載の表示装置。
- 前記第１発光素子の前記第１面は、前記ベース層に対向し、
前記第２発光素子の前記第２面は、前記ベース層に対向する請求項９に記載の表示装置。 - 各々の前記発光素子は、順次的に積層された第１半導体層、活性層、及び第２半導体層を含み、
前記第１半導体層は、前記第１面に隣接し、
前記第２半導体層は、前記第２面に隣接する請求項１１に記載の表示装置。 - 各々の前記発光素子は、その高さに対するその最大幅の比が２乃至１００である請求項９に記載の表示装置。
- 前記発光素子は、前記第１電極及び前記第２電極の間に設けられている請求項９に記載の表示装置。
- ベース層上で第１方向に配列された複数の画素と、
前記画素の中で第１画素上に配置された第１発光素子及び第２発光素子と、
前記第１発光素子及び前記第２発光素子と前記ベース層との間の第１電極と、
前記第１発光素子及び前記第２発光素子上の第２電極と、を含み、
前記第１発光素子の中心を通り、前記第１発光素子の両側壁に対して直交する第１中心線が定義され、
前記第２発光素子の中心を通り、前記第２発光素子の両側壁に対して直交する第２中心線が定義され、
前記第１中心線と前記第１方向とは、第１角度を成し、
前記第２中心線と前記第１方向とは、前記第１角度とは異なる第２角度をなし、
前記第１発光素子及び前記第２発光素子の各々は、第１面、及び前記第１面に対向する第２面を含み、
前記第１発光素子の前記第１面は、前記第１電極に接触し、
前記第２面は、前記第２電極に接触し、
前記第２発光素子の前記第１面は、前記第２電極に接触し、
前記第２面は、前記第１電極に接触する表示装置。 - 前記第１画素上に配置された第３発光素子をさらに含み、
前記第３発光素子の中心を通り、前記第３発光素子の両側壁に対して直交する第３中心線が定義され、
前記第３中心線と前記第１方向とは、第３角度をなし、
前記第３角度は、前記第１角度及び前記第２角度の両方と異なる請求項１５に記載の表示装置。 - 前記第１発光素子の前記第１面は、前記ベース層に対向し、
前記第２発光素子の前記第２面は、前記ベース層に対向する請求項１５に記載の表示装置。 - 前記第１発光素子及び前記第２発光素子の各々は、順次的に積層された第１半導体層、活性層、及び第２半導体層を含み、
前記第１半導体層は、前記第１面に隣接し、
前記第２半導体層は、前記第２面に隣接する請求項１７に記載の表示装置。 - 前記第１発光素子及び前記第２発光素子の各々は、その高さに対するその最大幅の比が２乃至５０である請求項１５に記載の表示装置。
- 前記第１及び第２発光素子は、前記第１電極及び前記第２電極の間に設けられている請求項１５に記載の表示装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180140244A KR102668034B1 (ko) | 2018-11-14 | 표시 장치 | |
| KR10-2018-0140244 | 2018-11-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020086452A JP2020086452A (ja) | 2020-06-04 |
| JP7384388B2 true JP7384388B2 (ja) | 2023-11-21 |
Family
ID=68583068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019205701A Active JP7384388B2 (ja) | 2018-11-14 | 2019-11-13 | 表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11251337B2 (ja) |
| EP (1) | EP3654375B1 (ja) |
| JP (1) | JP7384388B2 (ja) |
| CN (1) | CN111192895A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210064856A (ko) * | 2019-11-26 | 2021-06-03 | 삼성전자주식회사 | Led 소자 및 그 제조방법과, led 소자를 포함하는 디스플레이 장치 |
| KR20210102739A (ko) * | 2020-02-12 | 2021-08-20 | 삼성전자주식회사 | Led 소자 및 그 제조방법과, led 소자를 포함하는 디스플레이 장치 |
| US20210335766A1 (en) * | 2020-04-23 | 2021-10-28 | Seoul National University R&Db Foundation | Display device and method of manufacturing the same |
| KR20230142053A (ko) * | 2022-03-31 | 2023-10-11 | 삼성디스플레이 주식회사 | 표시 장치 |
| WO2024052971A1 (ja) * | 2022-09-06 | 2024-03-14 | アルディーテック株式会社 | 発光ダイオードチップ、発光ダイオードチップ集積装置および発光ダイオードチップ集積装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010087452A (ja) | 2008-10-03 | 2010-04-15 | Panasonic Corp | 表示装置およびその製造方法 |
| JP2016522585A (ja) | 2013-06-17 | 2016-07-28 | ルクスビュー テクノロジー コーポレイション | 反射バンク構造及び発光デバイスを組み込むための方法 |
| US20170309678A1 (en) | 2016-04-22 | 2017-10-26 | Au Optronics Corporation | Micro light emitting diode structure, pixel unit, and light emitting diode display panel |
| US20180019426A1 (en) | 2016-07-15 | 2018-01-18 | Samsung Display Co., Ltd. | Light emitting device and fabricating method thereof |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2003058726A1 (ja) * | 2001-12-28 | 2005-05-19 | サンケン電気株式会社 | 半導体発光素子、発光表示体、半導体発光素子の製造方法及び発光表示体の製造方法 |
| JP4598767B2 (ja) * | 2003-07-30 | 2010-12-15 | パナソニック株式会社 | 半導体発光装置、発光モジュール、および照明装置 |
| TWM452456U (zh) * | 2012-12-17 | 2013-05-01 | Genesis Photonics Inc | 光源模組 |
| US9252375B2 (en) * | 2013-03-15 | 2016-02-02 | LuxVue Technology Corporation | Method of fabricating a light emitting diode display with integrated defect detection test |
| TWI665800B (zh) * | 2015-06-16 | 2019-07-11 | 友達光電股份有限公司 | 發光二極體顯示器及其製造方法 |
| WO2017109768A1 (en) * | 2015-12-24 | 2017-06-29 | Vuereal Inc. | Vertical solid state devices |
| US10217403B2 (en) * | 2016-05-20 | 2019-02-26 | Innolux Corporation | Display apparatus |
| US11600743B2 (en) * | 2017-03-30 | 2023-03-07 | Vuereal Inc. | High efficient microdevices |
| KR101888857B1 (ko) * | 2017-11-23 | 2018-09-20 | 엘지디스플레이 주식회사 | 발광 소자 및 이를 이용한 표시 장치 |
-
2019
- 2019-11-12 EP EP19208592.6A patent/EP3654375B1/en active Active
- 2019-11-12 US US16/681,804 patent/US11251337B2/en active Active
- 2019-11-13 JP JP2019205701A patent/JP7384388B2/ja active Active
- 2019-11-14 CN CN201911111004.6A patent/CN111192895A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010087452A (ja) | 2008-10-03 | 2010-04-15 | Panasonic Corp | 表示装置およびその製造方法 |
| JP2016522585A (ja) | 2013-06-17 | 2016-07-28 | ルクスビュー テクノロジー コーポレイション | 反射バンク構造及び発光デバイスを組み込むための方法 |
| US20170309678A1 (en) | 2016-04-22 | 2017-10-26 | Au Optronics Corporation | Micro light emitting diode structure, pixel unit, and light emitting diode display panel |
| US20180019426A1 (en) | 2016-07-15 | 2018-01-18 | Samsung Display Co., Ltd. | Light emitting device and fabricating method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111192895A (zh) | 2020-05-22 |
| KR20200056213A (ko) | 2020-05-22 |
| EP3654375A1 (en) | 2020-05-20 |
| EP3654375B1 (en) | 2022-05-04 |
| TW202036886A (zh) | 2020-10-01 |
| US11251337B2 (en) | 2022-02-15 |
| US20200152832A1 (en) | 2020-05-14 |
| JP2020086452A (ja) | 2020-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7384388B2 (ja) | 表示装置 | |
| KR20220060506A (ko) | 표시 장치 및 상기 표시 장치의 제조 방법 | |
| CN110783362B (zh) | 显示装置 | |
| US11705540B2 (en) | Display device and manufacturing method thereof | |
| KR20200119444A (ko) | 표시장치 및 이의 제조 방법 | |
| EP3826065B1 (en) | Display device and method for manufacturing display device | |
| KR102495758B1 (ko) | 플립칩 타입의 led 소자, 플립칩 타입의 led 소자의 제조 방법 및 플립칩 타입의 led 소자를 포함하는 디스플레이 장치 | |
| KR20200022061A (ko) | 표시 장치 및 표시 장치 제조 방법 | |
| KR20200017009A (ko) | 표시 장치 및 표시 장치 제조 방법 | |
| KR101888857B1 (ko) | 발광 소자 및 이를 이용한 표시 장치 | |
| KR20240036542A (ko) | 표시 장치 및 표시 장치 제조 방법 | |
| KR102515800B1 (ko) | 표시 장치 및 그의 제조 방법 | |
| TWI835920B (zh) | 顯示裝置 | |
| KR102668034B1 (ko) | 표시 장치 | |
| KR102506449B1 (ko) | 표시 장치 | |
| EP4287259A1 (en) | Display device | |
| KR102491857B1 (ko) | 표시 장치 | |
| EP4297066A1 (en) | Display device and method for manufacturing light-emitting element | |
| KR20210072194A (ko) | 발광 소자의 정렬 방법, 이를 이용한 표시 장치의 제조 방법 및 표시 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7426 Effective date: 20200416 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20221025 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230619 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230627 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230922 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20231003 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20231101 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7384388 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |