KR102668034B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는, 베이스층 상의 복수개의 화소들; 및 상기 화소들 중 제1 화소 상에 제공된 제1 발광 소자 및 제2 발광 소자를 포함한다. 각각의 상기 제1 및 제2 발광 소자들은, 제1 면, 및 상기 제1 면에 대향하는 제2 면을 포함하고, 상기 제1 발광 소자의 상기 제1 면은 상기 베이스층을 마주보고, 상기 제2 발광 소자의 상기 제2 면은 상기 베이스층을 마주본다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
표시 장치는 발광 소자를 포함할 수 있다. 발광 소자는 전극과 전기적으로 연결되고, 전극에 인가되는 전압에 따라 발광할 수 있다. 발광 소자는 전극 상에 발광 소자를 직접 형성할 수도 있고, 발광 소자를 별도로 형성한 후에 상기 발광 소자를 전극에 배치할 수도 있다.
발광 소자는 엘이디(LED)일 수 있다. 엘이디는, PN 접합 다이오드에 순방향으로 전압을 인가하여 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시키는 반도체 소자이다. 엘이디는 무기 엘이디 또는 유기 엘이디로 형성될 수 있다. 엘이디는 핸드폰과 같은 소형 전자기기뿐만 아니라 대형 TV에도 사용될 수 있다.
본 발명이 해결하고자 하는 과제는 발광 효율이 향상된 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 생산성이 향상된 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 표시 장치는, 베이스층 상의 복수개의 화소들; 및 상기 화소들 중 제1 화소 상에 제공된 제1 발광 소자 및 제2 발광 소자를 포함할 수 있다. 각각의 상기 제1 및 제2 발광 소자들은, 제1 면, 및 상기 제1 면에 대향하는 제2 면을 포함하고, 상기 제1 발광 소자의 상기 제1 면은 상기 베이스층을 마주보고, 상기 제2 발광 소자의 상기 제2 면은 상기 베이스층을 마주볼 수 있다.
본 발명의 다른 개념에 따른, 표시 장치는, 베이스층 상의 복수개의 화소들; 및 상기 화소들 중 제1 화소 상에 제공된 복수개의 발광 소자들을 포함할 수 있다. 상기 발광 소자들은, 제1 발광 소자, 및 상기 제1 발광 소자에 인접하는 제2 내지 제3 발광 소자들을 포함하고, 상기 제1 발광 소자의 중심과 상기 제2 발광 소자의 중심을 연결하는 제1 가상선이 정의되고, 상기 제1 발광 소자의 상기 중심과 상기 제3 발광 소자의 중심을 연결하는 제2 가상선이 정의되며, 상기 제1 발광 소자의 상기 중심과 상기 제4 발광 소자의 중심을 연결하는 제3 가상선이 정의되고, 상기 제1 내지 제3 가상선들은 서로 다른 길이를 갖고, 상기 제1 가상선과 상기 제2 가상선 사이의 각도는, 상기 제2 가상선과 상기 제3 가상선 사이의 각도와 다를 수 있다.
본 발명의 또 다른 개념에 따른, 표시 장치는, 베이스층 상에서 제1 방향으로 나란히 배열된 복수개의 화소들; 및 상기 화소들 중 제1 화소 상에 제공된 제1 및 제2 발광 소자들을 포함할 수 있다. 상기 제1 발광 소자의 중심을 지나며, 상기 제1 발광 소자의 양 측벽들에 대해 수직한 제1 중심선이 정의되고, 상기 제2 발광 소자의 중심을 지나며, 상기 제2 발광 소자의 양 측벽들에 대해 수직한 제2 중심선이 정의되며, 상기 제1 중심선과 상기 제1 방향은 제1 각도를 이루고, 상기 제2 중심선과 상기 제1 방향은 상기 제1 각도와는 다른 제2 각도를 이룰 수 있다.
본 발명에 따른 표시 장치는, 발광 소자들을 화소 상에 무작위하게 배열시킴으로써, 빠르고 경제적으로 제조될 수 있다. 특히, 본 발명에 따른 표시 장치의 제조 방법은, 대면적의 표시 패널을 갖는 표시 장치를 간단하게 구현할 수 있다.
도 1는 본 발명의 실시예들에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 화소의 등가 회로도이다.
도 3은 본 발명의 실시예들에 따른 표시 장치의 표시 패널의 평면도이다.
도 4a는 도 3의 A-A'선에 따른 단면도이다.
도 4b는 도 4a의 M 영역을 확대한 단면도이다.
도 5는 도 3의 제1 화소를 확대한 평면도이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 발광 소자를 설명하기 위한 것으로, 각각 도 4a의 M 영역을 확대한 단면도들이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 표시 장치의 표시 패널을 설명하기 위한 것으로, 각각 도 3의 제1 화소를 확대한 평면도들이다.
도 10, 도 12, 도 14 및 도 16은 본 발명의 실시예들에 따른 표시 장치의 표시 패널을 제조 방법을 설명하기 위한 평면도들이다.
도 11, 도 13, 도 15 및 도 17은 각각 도 10, 도 12, 도 14, 및 도 16의 A-A'선에 따른 단면도들이다.
도 18은 본 발명의 실시예들에 따른 발광 소자들의 배치를 위한 장비를 나타낸 개략도이다.
도 19는 본 발명의 실시예들에 따른 표시 장치의 표시 패널의 평면도이다.
도 20은 도 19의 A-A'선에 따른 단면도이다.
도 21 및 도 23은 도 19 및 도 20에 나타난 표시 장치의 표시 패널을 제조 방법을 설명하기 위한 평면도들이다.
도 22 및 도 24는 각각 도 21 및 도 23의 A-A'선에 따른 단면도들이다.
도 25는 본 발명의 실시예들에 따른 표시 장치의 표시 패널의 평면도이다.
도 26은 도 25의 A-A'선에 따른 단면도이다.
도 27은 도 25 및 도 26에 나타난 표시 장치의 표시 패널을 제조 방법을 설명하기 위한 평면도이다.
도 28은 도 27의 A-A'선에 따른 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1는 본 발명의 실시예들에 따른 표시 장치의 블록도이다.
도 1를 참조하면, 표시 장치(DD)는 표시 패널(DP), 신호 제어부(TC, 또는 타이밍 컨트롤러), 데이터 구동부(DDV), 및 스캔 구동부(GDV)를 포함할 수 있다. 신호 제어부(TC), 데이터 구동부(DDV) 및 스캔 구동부(GDV) 각각은 회로를 포함할 수 있다.
표시 패널(DP)은 발광 소자를 포함할 수 있다. 예를 들어, 표시 패널(DP)은 마이크로 엘이디를 포함할 수 있다. 표시 패널(DP)은 복수개의 데이터 라인들(DL1-DLm), 복수의 스캔 라인들(SL1-SLn) 및 복수의 화소들(PX)을 포함할 수 있다.
복수개의 데이터 라인들(DL1-DLm)은 제1 방향(D1)으로 연장될 수 있다. 복수개의 데이터 라인들(DL1-DLm)은 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 배열될 수 있다. 복수개의 스캔 라인들(SL1-SLn)은 제2 방향(D2)으로 연장될 수 있다. 복수개의 스캔 라인들(SL1-SLn)은 제1 방향(D1)을 따라 배열될 수 있다.
화소들(PX) 각각은 발광 소자 및 발광 소자와 전기적으로 연결된 화소 회로를 포함할 수 있다. 화소 회로는 복수의 트랜지스터들을 포함할 수 있다. 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)이 각각의 화소들(PX)에 제공될 수 있다.
화소들(PX)은 표시 패널(DP)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 화소들(PX) 각각은 주요색(primary color) 중 하나 또는 혼합색 중 하나를 표시할 수 있다. 상기 주요색은 레드, 그린, 및 블루를 포함할 수 있다. 상기 혼합색은 옐로우, 시안, 마젠타 및 화이트를 포함할 수 있다. 다만, 화소들(PX)이 표시하는 색상이 이에 제한되는 것은 아니다.
신호 제어부(TC)는 외부로부터 제공되는 영상 데이터(RGB)를 수신할 수 있다. 신호 제어부(TC)는 영상 데이터(RGB)를 표시 패널(DP)의 동작에 부합하도록 변환하여 변환 영상데이터(R'G'B')를 생성하고, 변환 영상데이터(R'G'B')를 데이터 구동부(DDV)로 출력할 수 있다.
신호 제어부(TC)는 외부로부터 제공되는 제어 신호(CS)를 수신할 수 있다. 제어 신호(CS)는 수직동기신호, 수평동기신호, 메인 클럭신호, 및 데이터 인에이블 신호를 포함할 수 있다. 신호 제어부(TC)는 제1 제어 신호(CONT1)를 데이터 구동부(DDV)로 제공하고, 제2 제어 신호(CONT2)를 스캔 구동부(GDV)로 제공할 수 있다. 제1 제어 신호(CONT1)는 데이터 구동부(DDV)를 제어하기 위한 신호일 수 있고, 제2 제어 신호(CONT2)를 스캔 구동부(GDV)를 제어하기 위한 신호일 수 있다.
데이터 구동부(DDV)는 신호 제어부(TC)로부터 수신한 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들(DL1-DLm)을 구동할 수 있다. 데이터 구동부(DDV)는 독립된 집적 회로로 구현되어서 표시 패널(DP)의 일 측에 전기적으로 연결되거나, 표시 패널(DP) 상에 직접 실장될 수 있다. 또한, 데이터 구동부(DDV)는 단일 칩으로 구현되거나 복수의 칩들을 포함할 수 있다.
스캔 구동부(GDV)는 신호 제어부(TC)로부터의 제2 제어 신호(CONT2)에 응답해서 스캔 라인들(SL1-SLn)을 구동할 수 있다. 일 예로, 스캔 구동부(GDV)는 표시 패널(DP)의 하나의 영역에 집적될 수 있다. 이 경우, 스캔 구동부(GDV)는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다. 다른 예로, 스캔 구동부(GDV)는 독립된 집적 회로 칩으로 구현되어 표시 패널(DP)의 일측에 전기적으로 연결될 수 있다.
복수의 스캔 라인들(SL1-SLn) 중 하나의 스캔 라인에 게이트 온 전압이 인가된 동안, 이에 연결된 한 행의 화소들 각각의 스위칭 트랜지스터가 턴 온 될 수 있다. 이때 데이터 구동부(DDV)는 데이터 구동 신호들을 데이터 라인들(DL1-DLm)로 제공한다. 데이터 라인들(DL1-DLm)로 공급된 데이터 구동 신호들은 턴-온 된 스위칭 트랜지스터를 통해 해당 화소에 인가될 수 있다. 데이터 구동 신호들은 영상 데이터들의 계조값에 대응하는 아날로그 전압들일 수 있다.
도 2는 본 발명의 실시예들에 따른 화소의 등가 회로도이다.
도 2를 참조하면, 화소(PX)는 복수의 신호 라인들과 연결될 수 있다. 본 실시예에 따른 신호 라인들은 스캔 라인(SL), 데이터 라인(DL), 제1 전원 라인(PL1), 및 제2 전원 라인(PL2)을 포함할 수 있다.
화소(PX)는 발광 소자(ED), 제1 전극(E1), 제2 전극(E2) 및 화소 회로(PXC)를 포함할 수 있다. 화소 회로(PXC)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 제2 박막 트랜지스터(TR2)를 포함할 수 있다.
제1 박막 트랜지스터(TR1)는 화소(PX)의 온-오프를 제어하는 스위칭 트랜지스터일 수 있다. 제1 박막 트랜지스터(TR1)는 스캔 라인(SL)을 통해 전달된 게이트 신호에 응답하여 데이터 라인(DL)을 통해 전달된 데이터 신호를 전달 또는 차단할 수 있다.
커패시터(CAP)는 제1 박막 트랜지스터(TR1)와 제1 전원 라인(PL1) 사이에 연결될 수 있다. 제1 박막 트랜지스터(TR1)로부터 전달된 데이터 신호와 제1 전원 라인(PL1)에 인가된 제1 전원 전압(ELVDD) 사이의 전압 차이에 의해, 커패시터(CAP)에 전하가 충전될 수 있다.
제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 발광 소자(ED)에 연결될 수 있다. 제2 박막 트랜지스터(TR2)는 커패시터(CAP)에 충전된 전하량에 대응하여 발광 소자(ED)에 흐르는 구동전류를 제어할 수 있다. 커패시터(CAP)에 충전된 전하량에 따라 제2 박막 트랜지스터(TR2)의 턴-온 시간이 결정될 수 있다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 N 타입의 박막 트랜지스터 또는 P 타입의 박막 트랜지스터일 수 있다. 또한, 본 발명의 다른 일 실시예에서 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2) 중 적어도 하나는 N 타입의 박막 트랜지스터일 수 있고, 다른 하나는 P 타입의 박막 트랜지스터일 수 있다.
발광 소자(ED)는 제2 박막 트랜지스터(TR2)와 제2 전원 라인(PL2) 사이에 연결될 수 있다.
예를 들어, 발광 소자(ED)는 제2 박막 트랜지스터(TR2)와 전기적으로 연결된 제1 전극(E1) 및 제2 전원 라인(PL2)과 전기적으로 연결된 제2 전극(E2)에 연결될 수 있다. 제1 전극(E1)은 화소 회로(PXC)와 전기적으로 연결되고, 제2 전극(E2)은 전원 전압, 예를 들어 제2 전원 전압(ELVSS)을 제2 전원 라인(PL2)을 통해 수신할 수 있다. 제2 박막 트랜지스터(TR2)를 통해 전달된 신호와 제2 전원 라인(PL2)을 통해 수신된 제2 전원 전압(ELVSS) 사이의 전압 차이에 의해, 발광 소자(ED)가 발광할 수 있다.
발광 소자(ED)는 초소형 엘이디 소자일 수 있다. 초소형 엘이디 소자는 수 나노 미터 내지 수백 마이크로 미터 사이의 크기를 갖는 엘이디 소자일 수 있다. 다만, 초소형 엘이디 소자의 크기는 일 예로 기재한 것일 뿐, 초소형 엘이디 소자의 크기가 상기 수치 범위에 한정되는 것은 아니다.
도 2에서는 제2 박막 트랜지스터(TR2)와 제2 전원 라인(PL2) 사이에 하나의 발광 소자(ED)가 연결된 것을 예로 들어 도시하였으나, 발광 소자(ED)는 복수개로 제공될 수 있다. 복수개로 제공된 발광 소자들(ED)은 서로 병렬로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 표시 장치의 표시 패널의 평면도이다. 도 4a는 도 3의 A-A'선에 따른 단면도이다. 도 4b는 도 4a의 M 영역을 확대한 단면도이다. 도 5는 도 3의 제1 화소를 확대한 평면도이다.
도3, 도 4a, 도 4b 및 도 5를 참조하면, 베이스층(100) 상에 제1 내지 제3 화소들(PX1-PX3)이 제공될 수 있다. 베이스층(100)은 실리콘 기판, 플라스틱 기판, 유리 기판, 절연 필름, 또는 복수의 절연층들을 포함하는 적층 구조체를 포함할 수 있다.
제1 내지 제3 화소들(PX1-PX3)은 2차원적으로 배열될 수 있다. 일 예로, 제1 내지 제3 화소들(PX1-PX3)은 제2 방향(D2)으로 배열될 수 있다. 도시되진 않았지만, 추가적인 화소들이 제공되어 이들이 베이스층(100) 상에 2차원적으로 배열될 수 있다.
각각의 제1 내지 제3 화소들(PX1-PX3)은, 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 복수개의 발광 소자들(ED)을 포함할 수 있다. 이하, 제1 내지 제3 화소들(PX1-PX3) 중 제1 화소(PX1)를 대표로 설명한다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 베이스층(100) 상에 배치될 수 있다. 제1 박막 트랜지스터(TR1)는 제1 제어 전극(CE1), 제1 입력 전극(IE1), 제1 출력 전극(OE1), 및 제1 반도체 패턴(SP1)을 포함할 수 있다. 제2 박막 트랜지스터(TR2)는 제2 제어 전극(CE2), 제2 입력 전극(IE2), 제2 출력 전극(OE2), 및 제2 반도체 패턴(SP2)을 포함할 수 있다.
제1 제어 전극(CE1) 및 제2 제어 전극(CE2)은 베이스층(100) 상에 제공될 수 있다. 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)은 도전 물질을 포함할 수 있다. 제1 절연층(110)이 베이스층(100) 상에 제공되어, 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)을 덮을 수 있다. 즉, 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)은 제1 절연층(110)과 베이스층(100) 사이에 개재될 수 있다.
제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)이 제1 절연층(110) 상에 제공될 수 있다. 제1 및 제2 반도체 패턴들(SP1, SP2) 각각은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 물질은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체, 및 화합물 반도체 중 적어도 어느 하나를 포함할 수 있다. 제1 및 제2 반도체 패턴들(SP1, SP2) 각각은, 전자 또는 정공이 이동할 수 있는 채널영역, 및 상기 채널영역을 사이에 두고 서로 이격된 제1 불순물 영역 및 제2 불순물 영역을 포함할 수 있다.
제1 반도체 패턴(SP1) 상에 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)이 제공될 수 있다. 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)은 각각 제1 반도체 패턴(SP1)의 제1 불순물 영역 및 제2 불순물 영역과 연결될 수 있다. 제2 반도체 패턴(SP2) 상에 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)이 제공될 수 있다. 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)은 각각 제2 반도체 패턴(SP2)의 제1 불순물 영역 및 제2 불순물 영역과 연결될 수 있다.
제2 절연층(120)이 제1 절연층(110) 상에 제공되어, 제1 및 제2 반도체 패턴들(SP1, SP2), 제1 및 제2 입력 전극들(IE1, IE2), 및 제1 및 제2 출력 전극들(OE1, OE2)을 덮을 수 있다. 즉, 제1 절연층(110)과 제2 절연층(120) 사이에 제1 및 제2 반도체 패턴들(SP1, SP2), 제1 및 제2 입력 전극들(IE1, IE2), 및 제1 및 제2 출력 전극들(OE1, OE2)이 개재될 수 있다.
제2 절연층(120) 상에 제3 절연층(130)이 제공될 수 있다. 제3 절연층(130)은 평탄한 상면을 가질 수 있다. 제3 절연층(130) 상에 제1 출력 전극(OE1)과 제2 제어 전극(CE2)을 전기적으로 연결하는 연결 전극(CCE)이 배치될 수 있다. 연결 전극(CCE)은, 제2 및 제3 절연층들(120, 130)을 관통하여 제1 출력 전극(OE1)에 접속하는 제1 콘택을 포함할 수 있다. 연결 전극(CCE)은, 제1 내지 제3 절연층들(110, 120, 130)을 관통하여 제2 제어 전극(CE2)에 접속하는 제2 콘택을 포함할 수 있다.
제4 절연층(140)이 제3 절연층(130) 상에 제공되어, 연결 전극(CCE)을 덮을 수 있다. 제4 절연층(140) 상에 제1 전극(E1)이 제공될 수 있다. 제1 전극(E1)은, 제2 내지 제4 절연층들(120, 130, 140)을 관통하여 제2 출력 전극(OE2)에 접속하는 제3 콘택을 포함할 수 있다.
제4 절연층(140) 상에 격벽 구조체(PAR)가 제공될 수 있다. 격벽 구조체(PAR)의 바닥면은 제1 전극(E1)의 바닥면과 공면을 이룰 수 있다. 격벽 구조체(PAR)는 제1 전극(E1)의 상면을 노출하는 리세스 영역(RS)을 정의할 수 있다. 다시 말하면, 리세스 영역(RS)은 격벽 구조체(PAR)의 내측벽 및 제1 전극(E1)의 상면에 의해 정의될 수 있다. 리세스 영역(RS)은 격벽 구조체(PAR)의 상면으로부터 소정의 깊이(DEP)를 가질 수 있다.
리세스 영역(RS) 내의 제1 전극(E1) 상에 복수개의 발광 소자들(ED)이 제공될 수 있다. 발광 소자들(ED)은 제1 전극(E1) 상에서 2차원적으로 무작위하게 배열될 수 있다. 각각의 발광 소자들(ED)은 제1 면(SU1) 및 제1 면(SU1)에 대향하는 제2 면(SU2)을 포함할 수 있다. 일 예로, 발광 소자(ED)의 P 타입의 반도체층이 제1 면(SU1)에 인접할 수 있고, 발광 소자(ED)의 N 타입의 반도체층이 제2 면(SU2)에 인접할 수 있다. 도전 패턴(CP)이 발광 소자(ED)의 제1 면(SU1) 상에 제공될 수 있다. 도전 패턴(CP)은 용융점이 낮은 금속(예를 들어, Ni, Au, Ni 및 Au의 합금, 또는 Ni/Au의 다층)을 포함할 수 있다.
발광 소자들(ED)은 활성 발광 소자들(EDa) 및 더미 발광 소자들(EDd)을 포함할 수 있다. 각각의 활성 발광 소자들(EDa)은, 그의 제1 면(SU1)이 제1 전극(E1)(또는 베이스층(100))을 마주볼 수 있다. 활성 발광 소자(EDa)와 제1 전극(E1) 사이에 도전 패턴(CP)이 개재될 수 있다. 도전 패턴(CP)을 통해 활성 발광 소자(EDa)의 제1 면(SU1)이 제1 전극(E1)에 전기적으로 연결될 수 있다. 각각의 더미 발광 소자들(EDd)은, 그의 제2 면(SU2)이 제1 전극(E1)(또는 베이스층(100))을 마주볼 수 있다. 더미 발광 소자(EDd)의 제2 면(SU2)은 제1 전극(E1)과 직접 접할 수 있다.
전체 발광 소자들(ED)의 개수에 대한 활성 발광 소자들(EDa)의 개수의 비는 약40% 내지 약 60%일 수 있다. 전체 발광 소자들(ED)의 개수에 대한 더미 발광 소자들(EDd)의 개수의 비는 약60% 내지 약 40%일 수 있다. 활성 발광 소자들(EDa)의 개수와 더미 발광 소자들(EDd)의 개수는 서로 실질적으로 동일하거나 다를 수 있다.
제4 절연층(140) 상에 제5 절연층(150)이 제공되어, 발광 소자들(ED) 사이를 채울 수 있다. 일 예로, 제5 절연층(150)의 상면과 활성 발광 소자들(EDa)의 제2 면들(SU2)은 서로 공면을 이룰 수 있다.
제5 절연층(150) 및 발광 소자들(ED) 상에 제2 전극(E2)이 제공될 수 있다. 제2 전극(E2)은 활성 발광 소자들(EDa)의 제2 면들(SU2)과 접촉할 수 있다. 다시 말하면, 제2 전극(E2)은 활성 발광 소자들(EDa) 각각의 제2 면(SU2)에 전기적으로 연결될 수 있다. 제2 전극(E2)은 앞서 도 2를 참조하여 설명한 제2 전원 라인(PL2)에 전기적으로 연결될 수 있다. 즉, 제2 전극(E2)에 도 2의 제2 전원 전압(ELVSS)이 인가될 수 있다.
연결 전극(CCE), 제1 전극(E1) 및 제2 전극(E2) 각각은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 조합 중 적어도 어느 하나를 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 다른 예로, 상기 도전 물질은 금속일 수 있고, 상기 금속은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다.
본 발명의 실시예들에 따르면, 제1 전극(E1)은 P 타입의 전극일 수 있고, 제2 전극(E2)은 N 타입의 전극일 수 있다. 따라서, 활성 발광 소자(EDa)는 P 타입의 제1 전극(E1)과 제1 면(SU1)에 인접하는 P 타입의 반도체층이 도전 패턴(CP)을 통해 전기적으로 연결되고, N 타입의 제2 전극(E2)과 제2 면(SU2)에 인접하는 N 타입의 반도체층이 전기적으로 연결되므로, 표시 장치의 동작 시 활성 발광 소자(EDa)가 발광할 수 있다. 반면, 더미 발광 소자(EDd)는 P 타입의 제1 전극(E1)과 제2 면(SU2)에 인접하는 N 타입의 반도체층이 서로 접하게 되고, N 타입의 제2 전극(E2)과 제1 면(SU1)에 인접하는 P 타입의 반도체층이 서로 접하게 되므로, 표시 장치의 동작 시 더미 발광 소자(EDd)가 발광할 수 없다. 전체 발광 소자들(ED) 중 약40% 내지 약 60%가 활성 발광 소자들(EDa)이므로, 각각의 화소들(PX1-PX3)은 정상적인 화소로 기능할 수 있다.
제2 전극(E2) 상에 제6 절연층(160)이 제공될 수 있다. 제6 절연층(160)은 평탄한 상면을 가질 수 있다. 제6 절연층(160) 상에 차광 패턴(BM) 및 컬러 필터(CF)가 제공될 수 있다. 차광 패턴(BM)은 리세스 영역(RS)과 수직적으로 중첩되는 개구부를 가질 수 있고, 컬러 필터(CF)가 상기 개구부에 제공될 수 있다. 일 예로, 차광 패턴(BM)은 블랙 매트릭스일 수 있다.
컬러 필터(CF)는 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터 중 적어도 어느 하나를 포함할 수 있다. 컬러 필터(CF)는, 발광 소자(ED)에서 방출되는 빛 받아서 특정 파장의 빛만 투과시킬 수 있다. 컬러 필터(CF)는, 발광 소자(ED)에서 방출되는 빛의 색을 다른 색으로 변환시킬 수 있다. 일 예로, 컬러 필터(CF)는 양자점들(quantum dots)을 포함할 수 있다. 즉, 컬러 필터(CF)는 양자점 컬러 필터일 수 있다.
일 예로, 컬러 필터(CF)는 투명 물질을 포함할 수 있다. 만약 발광 소자(ED)에서 방출되는 빛이 청색일 경우, 청색 화소의 컬러 필터(CF)는 양자점 없이 투명 물질만을 포함할 수 있다.
차광 패턴(BM) 및 컬러 필터(CF) 상에 커버층(CV)이 제공될 수 있다. 커버층(CV)은 투명 유리 또는 투명 플라스틱을 포함할 수 있다. 커버층(CV)은 컬러 필터(CF) 및 발광 소자들(ED)을 보호할 수 있다.
도 4b를 다시 참조하면, 발광 소자(ED)는 순차적으로 적층된 제1 반도체층(SL1), 활성층(ACT), 제2 반도체층(SL2) 및 제3 반도체층(SL3)을 포함할 수 있다.
활성층(ACT) 및 제1 내지 제3 반도체층들(SL1, SL2, SL3)은 III-V 화합물 반도체를 포함할 수 있다. 활성층(ACT) 및 제1 내지 제3 반도체층들(SL1, SL2, SL3)은 GaN계 반도체를 포함할 수 있다. 일 예로, 활성층(ACT) 및 제1 내지 제3 반도체층들(SL1, SL2, SL3)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, 및 이들의 조합 중 적어도 어느 하나를 포함할 수 있다.
제1 내지 제3 반도체층들(SL1, SL2, SL3)은 서로 동일한 GaN계 반도체를 포함할 수 있다. 일 예로, 제1 내지 제3 반도체층들(SL1, SL2, SL3)은 GaN를 포함할 수 있다. 제1 반도체층(SL1)은 P 타입의 반도체층일 수 있다. 제1 반도체층(SL1)은 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 또는 바륨(Ba)과 같은 불순물을 포함할 수 있다. 제2 반도체층(SL2)은 N 타입의 반도체층일 수 있다. 제2 반도체층(SL2)은 규소(Si), 게르마늄(Ge), 주석(Sn), 셀레늄(Se) 또는 텔루륨(Te)과 같은 불순물을 포함할 수 있다. 제3 반도체층(SL3)은 언도프드 반도체층일 수 있다. 다른 예로, 제3 반도체층(SL3)은 약하게 도핑된 N 타입의 반도체층일 수 있다.
활성층(ACT)은 제1 반도체층(SL1)과 제2 반도체층(SL2) 사이에 개재될 수 있다. 활성층(ACT)은 제1 반도체층(SL1)을 통해서 주입되는 정공과 제2 반도체층(SL2)을 통해서 주입되는 전자가 재결합되는 영역일 수 있다. 활성층(ACT) 내에서 전자와 정공이 재결합됨에 따라 빛이 생성될 수 있다. 활성층(ACT)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자선 구조, 또는 양자점 구조를 가질 수 있다. 일 예로, 활성층(ACT)은 InGaN/GaN을 포함하는 다중 양자 우물 구조를 가질 수 있다.
제1 반도체층(SL1), 활성층(ACT), 제2 반도체층(SL2) 및 제3 반도체층(SL3)은 발광 소자(ED)의 제1 면(SU1) 상에서 순차적으로 적층될 수 있다. 나아가, 제1 반도체층(SL1), 활성층(ACT), 제2 반도체층(SL2) 및 제3 반도체층(SL3)은 발광 소자(ED)의 측벽(SW) 상에서도 순차적으로 적층될 수 있다. 다시 말하면, 제1 반도체층(SL1), 활성층(ACT) 및 제2 반도체층(SL2) 각각의 단면의 형태는 U 형태를 가질 수 있다.
발광 소자(ED)의 측벽(SW)에 인접하는 활성층(ACT)은, 제1 반도체층(SL1) 및 제2 반도체층(SL2) 사이에 개재될 수 있다. 다시 말하면, 발광 소자(ED)의 측벽(SW)에 인접하는 활성층(ACT)은 제1 반도체층(SL1)에 의해 덮여 노출되지 않을 수 있다. 발광 소자(ED)의 측벽(SW)에 인접하는 제1 반도체층(SL1)은 활성층(ACT)을 패시베이션(passivation)할 수 있다. 활성층(ACT)이 제1 반도체층(SL1)에 의해 보호되므로 활성층(ACT)의 전기적 특성이 향상될 수 있고, 결과적으로 발광 소자(ED)의 발광 효율이 향상될 수 있다.
본 실시예에 따른 발광 소자(ED)의 측벽(SW)은 발광 소자의 제1 면(SU1) 또는 제2 면(SU2)에 대하여 경사질 수 있다. 경사진 측벽(SW)에 의해, 발광 소자(ED)의 단면의 형태는 잘려진 역피라미드 (Truncated Inverted Pyramid) 형태를 가질 수 있다. 다시 말하면, 발광 소자(ED)의 폭(W)은 제1 면(SU1)으로부터 멀어질수록 증가할 수 있다. 발광 소자(ED)의 제1 면(SU1)의 면적은 발광 소자(ED)의 제2 면(SU2)의 면적보다 작을 수 있다.
발광 소자(ED)의 높이(H)는, 발광 소자(ED)의 제1 면(SU1)과 제2 면(SU2)간의 수직 거리로 정의될 수 있다. 발광 소자(ED)의 높이(H)에 대한 최대 폭(W)의 비(W/H)는 1 내지 100 일 수 있다. 보다 구체적으로, 발광 소자(ED)의 비(W/H)는 2 내지 50일 수 있다. 도 4a에 나타난 리세스 영역(RS)의 깊이(DEP)는 발광 소자(ED)의 높이(H)보다 클 수 있다.
발광 소자(ED)의 측벽(SW) 상에 절연 패턴(IP)이 제공될 수 있다. 절연 패턴(IP)은, 발광 소자(ED)의 측벽(SW)을 덮는 반사 패턴(RP), 및 발광 소자(ED)의 제2 면(SU2)의 일부를 덮는 패시베이션 패턴(PP)을 포함할 수 있다.
절연 패턴(IP)의 반사 패턴(RP)은, 활성층(ACT)에서 생성된 빛이 발광 소자(ED)의 측벽(SW)을 통해 빠져나가는 것을 방지할 수 있다. 다시 말하면, 반사 패턴(RP)은 활성층(ACT)에서 생성된 빛을 반사시켜, 빛이 발광 소자(ED)의 제2 면(SU2)을 통해 방출되도록 유도할 수 있다.
전기적 신호가 제1 전극(E1) 및 도전 패턴(CP)을 통해 발광 소자(ED)의 제1 면(SU1)에 선택적으로 인가될 수 있다. 절연 패턴(IP)에 의해, 전기적 신호가 발광 소자(ED)의 측벽(SW)에는 인가되지 않을 수 있다.
절연 패턴(IP)의 패시베이션 패턴(PP)은 제1 반도체층(SL1)의 상면, 활성층(ACT)의 상면 및 제2 반도체층(SL2)의 상면을 덮을 수 있다. 패시베이션 패턴(PP)은 제3 반도체층(SL3)의 상면을 선택적으로 노출할 수 있다. 패시베이션 패턴(PP)에 의해, 제2 전극(E2)은 제3 반도체층(SL3)의 상면에만 접촉할 수 있다. 패시베이션 패턴(PP)에 의해, 제1 반도체층(SL1), 활성층(ACT) 및 제2 반도체층(SL2)은 제2 전극(E2)과 직접 연결되지 않을 수 있다. 다시 말하면, 패시베이션 패턴(PP)에 의해 전기적 신호가 발광 소자(ED)의 제3 반도체층(SL3)에 선택적으로 인가될 수 있다.
도 5를 다시 참조하여, 제1 화소(PX1)의 리세스 영역(RS) 내에 무작위하게 배열된 발광 소자들(ED)에 대해 구체적으로 설명한다. 제1 화소(PX1)의 발광 소자들(ED)은, 제1 내지 제8 발광 소자들(ED1-ED8)을 포함할 수 있다. 각각의 제1 내지 제8 발광 소자들(ED1-ED8)은, 그의 중심(CG)을 가질 수 있다. 일 예로, 발광 소자(ED)의 중심(CG)은 발광 소자(ED)의 무게 중심일 수 있다.
제1 발광 소자(ED1)의 중심(CG)을 지나는 제1 중심선(CL1)이 정의될 수 있다. 제1 중심선(CL1)은 제1 발광 소자(ED1)의 장축(longitudinal axis)과 평행할 수 있다. 제1 중심선(CL1)은 제1 발광 소자(ED1)의 양 측벽들(SW1, SW2)에 대해 수직할 수 있다. 제1 발광 소자(ED1)의 제1 중심선(CL1)과 동일하게, 제2 내지 제4 발광 소자들(ED2-ED4)의 제2 내지 제4 중심선들(CL2-CL4)이 정의될 수 있다.
제1 내지 제4 중심선들(CL1-CL4)은 서로 평행하지 않을 수 있다. 즉, 발광 소자들(ED)이 무작위하게 배열되었기 때문에, 제1 내지 제4 중심선들(CL1-CL4)이 서로 평행하지 않을 수 있다. 제1 내지 제4 중심선들(CL1-CL4)은 서로 교차할 수 있다. 일 예로, 제1 중심선(CL1)과 제2 방향(D2)은 제1 각도(θ1)를 이룰 수 있고, 제2 중심선(CL2)과 제2 방향(D2)은 제2 각도(θ2)를 이룰 수 있고, 제3 중심선(CL3)과 제2 방향(D2)은 제3 각도(θ3)를 이룰 수 있고, 제4 중심선(CL4)과 제2 방향(D2)은 제4 각도(θ4)를 이룰 수 있다. 제1 내지 제4 각도들(θ1-θ4)은 서로 다를 수 있다.
제5 발광 소자(ED5), 제6 발광 소자(ED6) 및 제8 발광 소자(ED8)가 제7 발광 소자(ED7)에 인접할 수 있다. 제7 발광 소자(ED7)의 중심(CG)과 제5 발광 소자(ED5)의 중심(CG)을 연결하는 제1 가상선(VL1)이 정의될 수 있고, 제7 발광 소자(ED7)의 중심(CG)과 제6 발광 소자(ED6)의 중심(CG)을 연결하는 제2 가상선(VL2)이 정의될 수 있고, 제7 발광 소자(ED7)의 중심(CG)과 제8 발광 소자(ED8)의 중심(CG)을 연결하는 제3 가상선(VL3)이 정의될 수 있다.
제1 가상선(VL1), 제2 가상선(VL2) 및 제3 가상선(VL3)은 서로 다른 길이를 가질 수 있다. 다시 말하면, 제5 발광 소자(ED5), 제6 발광 소자(ED6) 및 제8 발광 소자(ED8)는, 제7 발광 소자(ED7)로부터 서로 다른 거리로 이격될 수 있다.
제1 가상선(VL1)과 제2 가상선(VL2)는 제5 각도(θ5)를 이룰 수 있고, 제2 가상선(VL2)과 제3 가상선(VL3)은 제6 각도(θ6)를 이룰 수 있다. 제5 각도(θ5)와 제6 각도(θ6)는 서로 다를 수 있다.
도 6 및 도 7은 본 발명의 실시예들에 따른 발광 소자를 설명하기 위한 것으로, 각각 도 4a의 M 영역을 확대한 단면도들이다. 본 실시예에서는, 앞서 도 4b를 참조하여 설명한 발광 소자와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 6을 참조하면, 발광 소자(ED)의 측벽(SW)은 발광 소자의 제1 면(SU1) 또는 제2 면(SU2)에 대하여 실질적으로 수직할 수 있다. 수직한 측벽(SW)에 의해, 발광 소자(ED)의 단면의 형태는 직사각형을 가질 수 있다. 다시 말하면, 발광 소자(ED)의 폭(W)은 제1 면(SU1)으로부터 멀어지더라도 실질적으로 동일하게 유지될 수 있다. 발광 소자(ED)의 제1 면(SU1)의 면적은 발광 소자(ED)의 제2 면(SU2)의 면적과 실질적으로 동일할 수 있다.
도 7을 참조하면, 발광 소자(ED)의 제1 반도체층(SL1), 활성층(ACT), 제2 반도체층(SL2) 및 제3 반도체층(SL3)은, 제1 면(SU1) 상에서 순차적으로 적층될 수 있다. 발광 소자(ED)의 측벽(SW)은, 제1 반도체층(SL1)의 측벽, 활성층(ACT)의 측벽, 제2 반도체층(SL2)의 측벽 및 제3 반도체층(SL3)의 측벽을 포함할 수 있다. 절연 패턴(IP)이 제1 반도체층(SL1)의 측벽, 활성층(ACT)의 측벽, 제2 반도체층(SL2)의 측벽 및 제3 반도체층(SL3)의 측벽을 덮을 수 있다. 본 실시예에서, 발광 소자(ED)의 제2 면(SU2)의 일부를 덮는 패시베이션 패턴(PP)은 생략될 수 있다.
도 8 및 도 9는 본 발명의 실시예들에 따른 표시 장치의 표시 패널을 설명하기 위한 것으로, 각각 도 3의 제1 화소를 확대한 평면도들이다. 본 실시예에서는, 앞서 도 5를 참조하여 설명한 제1 화소와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 8을 참조하면, 제1 화소(PX1)의 리세스 영역(RS) 내에 무작위하게 배열된 발광 소자들(ED)이 제공될 수 있다. 평면적 관점에서, 각각의 발광 소자들(ED)은 원형을 가질 수 있다. 발광 소자들(ED)이 무작위하게 배열되었기 때문에, 제1 가상선(VL1), 제2 가상선(VL2) 및 제3 가상선(VL3)은 서로 다른 길이를 가질 수 있다. 발광 소자들(ED)이 무작위하게 배열되었기 때문에, 제1 가상선(VL1)과 제2 가상선(VL2) 사이의 제5 각도(θ5)와 제2 가상선(VL2)과 제3 가상선(VL3) 사이의 제6 각도(θ6)는 서로 다를 수 있다.
도 9를 참조하면, 평면적 관점에서, 각각의 발광 소자들(ED)은 다각형(예를 들어, 팔각형)을 가질 수 있다.
도 10, 도 12, 도 14 및 도 16은 본 발명의 실시예들에 따른 표시 장치의 표시 패널을 제조 방법을 설명하기 위한 평면도들이다. 도 11, 도 13, 도 15 및 도 17은 각각 도 10, 도 12, 도 14, 및 도 16의 A-A'선에 따른 단면도들이다. 도 18은 본 발명의 실시예들에 따른 발광 소자들의 배치를 위한 장비를 나타낸 개략도이다.
도 10 및 도 11을 참조하면, 베이스층(100) 상에 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)가 형성될 수 있다. 제1 및 제2 박막 트랜지스터들(TR1, TR2)을 형성하는 것은, LTPS 공정 또는 LTPO 공정을 수행하는 것을 포함할 수 있다. 제1 및 제2 박막 트랜지스터들(TR1, TR2)을 서로 전기적으로 연결하는 연결 전극(CCE)이 형성될 수 있다. 연결 전극(CCE) 상에 제4 절연층(140)이 형성될 수 있다. 제4 절연층(140) 상에 제1 전극(E1)이 형성될 수 있다. 제1 전극(E1)은 제2 박막 트랜지스터(TR2)와 전기적으로 연결될 수 있다.
도 12 및 도 13을 참조하면, 제4 절연층(140) 상에 격벽 구조체(PAR)가 형성될 수 있다. 격벽 구조체(PAR)는, 제1 전극(E1)의 상면을 노출하는 리세스 영역(RS)을 정의할 수 있다. 리세스 영역(RS)은 소정의 깊이(DEP)를 갖도록 형성될 수 있다.
도 14, 도 15 및 도 18을 참조하면, 본 발명의 실시예들에 따른 발광소자 배치 장비(LPA)는, 스테이지(ST), 이송부(TRP), 열처리부(ANP) 및 제어부(COP)를 포함할 수 있다. 스테이지(ST)는 베이스층(100)을 로딩할 수 있다. 이송부(TRP)는 스테이지(ST)와 열처리부(ANP)를 연결할 수 있다. 이송부(TRP)는 베이스층(100)을 스테이지(ST)로부터 열처리부(ANP)로 이동시키거나, 베이스층(100)을 열처리부(ANP)로부터 스테이지(ST)로 이동시킬 수 있다. 제어부(COP)는 스테이지(ST), 열처리부(ANP) 및 이송부(TRP)를 제어할 수 있다.
스테이지(ST) 상에 베이스층(100, 즉 도 12 및 도 13의 결과물)이 로딩될 수 있다. 베이스층(100) 상에 발광 소자들(ED)이 제공될 수 있다. 발광 소자(ED)는 수 나노 미터 내지 수백 마이크로 미터 사이의 크기를 갖는 엘이디 소자이므로, 복수개의 발광 소자들(ED)의 집합은 파우더 형태를 가질 수 있다. 발광 소자들(ED)을 제공하는 것은, 복수개의 발광 소자들(ED)을 포함하는 발광 소자 파우더(pED)를 베이스층(100) 상에 도포하는 것을 포함할 수 있다 (도 18 참조).
스테이지(ST)를 흔들어 도포된 발광 소자들(ED)이 베이스층(100) 상에 균일하게 분산되도록 할 수 있다. 스테이지(ST)는 제1 방향(D1) 및 제2 방향(D2)으로 흔들릴 수 있다. 제어부(COP)는, 스테이지(ST)가 흔들리는 진동수(frequency) 및 스테이지(ST)가 흔들리는 진폭(amplitude)를 제어할 수 있다.
앞서 설명한 바와 같이, 본 발명의 실시예들에 따른 발광 소자(ED)는 서로 대향하는 제1 면(SU1) 및 제2 면(SU2)을 가질 수 있다. 발광 소자(ED)의 제1 면(SU1) 상에 도전 패턴(CP)이 부착되어 있다. 발광 소자(ED)의 높이에 대한 최대 폭의 비는 1 내지 100, 보다 구체적으로 2 내지 50일 수 있다.
스테이지(ST)를 제어함으로써, 발광 소자들(ED)이 베이스층(100) 상에서 균일하게 분산될 수 있다. 각각의 발광 소자들(ED)은 제1 면(SU1)이 베이스층(100)을 바라보도록 배치되거나, 또는 제2 면(SU2)이 베이스층(100)을 바라보도록 배치될 수 있다. 발광 소자(ED)는, 그의 높이에 비해 폭이 훨씬 크기 때문에, 발광 소자(ED)는 세워진 상태로 배치될 수 없다. 즉, 발광 소자(ED)의 측벽(SW)이 베이스층(100)을 바라볼 수 없다.
발광 소자들(ED) 중 일부는 리세스 영역(RS) 내의 제1 전극(E1) 상에 배치될 수 있고, 발광 소자들(ED) 중 나머지는 격벽 구조체(PAR) 상에 배치될 수 있다. 제1 전극(E1) 상에 배치된 발광 소자들(ED) 중 활성 발광 소자들(EDa)은 제1 면(SU1)이 베이스층(100)을 바라보도록 배치될 수 있다. 제1 전극(E1) 상에 배치된 발광 소자들(ED) 중 더미 발광 소자들(EDd)은 제2 면(SU2)이 베이스층(100)을 바라보도록 배치될 수 있다.
발광 소자들(ED)이 무작위하게 도포되었기 때문에, 제1 전극(E1) 상의 발광 소자들(ED)은 2차원적으로 무작위하게 배열될 수 있다. 일 예로, 제1 전극(E1) 상의 발광 소자들(ED) 각각은 50%의 확률로 활성 발광 소자(EDa)이거나, 또는 50%의 확률로 더미 발광 소자(EDd)일 수 있다.
도 16, 도 17 및 도 18을 참조하면, 격벽 구조체(PAR) 상에 배치된 발광 소자들(ED)이 선택적으로 제거될 수 있다. 베이스층(100)이 이송부(TRP)를 통해 열처리부(ANP)로 이동될 수 있다.
열처리부(ANP)는 베이스층(100) 상에 열처리를 수행할 수 있다. 활성 발광 소자(EDa)와 제1 전극(E1) 사이의 도전 패턴(CP)이 상기 열처리에 의해 용융되어, 도전 패턴(CP)이 제1 전극(E1)의 상면에 접착될 수 있다. 다시 말하면, 활성 발광 소자들(EDa)이 제1 전극(E1) 상에 접착되어 고정될 수 있다. 상기 열처리는 스파크 어닐(spike anneal) 또는 전자기 유도 어닐(electromagnetic induction anneal)을 포함할 수 있다.
도 3 및 도 4a를 다시 참조하면, 발광 소자들(ED) 사이를 채우는 제5 절연층(150)이 형성될 수 있다. 제5 절연층(150) 상에 제2 전극(E2)이 형성될 수 있다. 제2 전극(E2)은 활성 발광 소자들(EDa)의 제2 면들(SU2)과 전기적으로 연결될 수 있다.
제2 전극(E2) 상에 제6 절연층(160)이 형성될 수 있다. 제6 절연층(160) 상에 차광 패턴(BM) 및 컬러 필터(CF)가 형성될 수 있다. 차광 패턴(BM)은 블랙 매트릭스일 수 있다. 컬러 필터(CF)는 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터 중 적어도 어느 하나를 포함할 수 있다. 차광 패턴(BM) 및 컬러 필터(CF) 상에 커버층(CV)이 형성될 수 있다.
본 발명의 실시예들에 따른 제조 방법은, 발광 소자들을 화소 상에 무작위하게 배열시킴으로써 표시 장치를 구현할 수 있다. 높이에 대한 최대 폭의 비가 큰 발광 소자들을 화소 상에 배치하기 때문에, 배치된 발광 소자들 중 약 50%는 활성 발광 소자로 기능할 수 있다. 결과적으로, 발광 소자들을 화소 상에 일정하게 정렬시키는 것 대신 발광 소자들을 화소 상에 무작위하게 배열시킴으로써, 대면적의 표시 패널을 빠르고 경제적으로 제조할 수 있다.
도 19는 본 발명의 실시예들에 따른 표시 장치의 표시 패널의 평면도이다. 도 20은 도 19의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도3, 도 4a, 도 4b 및 도 5를 참조하여 설명한 표시 장치와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 19 및 도 20을 참조하면, 각각의 제1 내지 제3 화소들(PX1-PX3) 내의 활성 발광 소자들(EDa)의 개수는 더미 발광 소자들(EDd)의 개수보다 많을 수 있다. 즉, 전체 발광 소자들(ED)의 개수에 대한 활성 발광 소자들(EDa)의 개수의 비는 전체 발광 소자들(ED)의 개수에 대한 더미 발광 소자들(EDd)의 개수의 비 보다 클 수 있다. 일 예로, 제1 화소(PX1) 내의 발광 소자들(ED)은 6개의 활성 발광 소자들(EDa) 및 2개의 더미 발광 소자들(EDd)을 포함할 수 있다.
도 21 및 도 23은 도 19 및 도 20에 나타난 표시 장치의 표시 패널을 제조 방법을 설명하기 위한 평면도들이다. 도 22 및 도 24는 각각 도 21 및 도 23의 A-A'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도10 내지 도 18을 참조하여 설명한 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 21 및 도 22를 참조하면, 도 16 및 도 17의 결과물 상의 접착되지 않은 더미 발광 소자들(EDd)이 제거될 수 있다. 즉, 제1 전극(E1) 상에는 열처리에 의해 제1 전극(E1) 상에 접착된 활성 발광 소자들(EDa)만 잔류할 수 있다.
도 23 및 도 24를 참조하면, 발광 소자들(ED)이 베이스층(100) 상에 도포되어 베이스층(100) 상에 균일하게 분산될 수 있다. 즉, 앞서 도 14, 도 15 및 도 18에서 설명한 발광 소자들(ED)의 도포 및 분산이 다시 수행될 수 있다. 잔류하는 활성 발광 소자들(EDa)을 제외한 제1 전극(E1)의 나머지 영역에 발광 소자들(ED)이 무작위하게 배치되므로, 최종적으로 제1 전극(E1) 상에 배치되는 활성 발광 소자들(EDa)의 개수는 더미 발광 소자들(EDd)의 개수보다 많을 수 있다. 이후 베이스층(100) 상에 열처리를 다시 수행할 수 있다. 발광 소자들(ED) 상에 제2 전극(E2) 및 컬러 필터(CF)가 형성될 수 있다.
도 25는 본 발명의 실시예들에 따른 표시 장치의 표시 패널의 평면도이다. 도 26은 도 25의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도3, 도 4a, 도 4b 및 도 5를 참조하여 설명한 표시 장치와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 25 및 도 26을 참조하면, 발광 소자들(ED)은 활성 발광 소자들(EDa)만을 포함할 수 있다. 즉, 앞서 도3, 도 4a, 도 4b 및 도 5를 참조하여 설명한 표시 장치와는 달리, 본 실시예에 따른 표시 장치는 더미 발광 소자들(EDd)이 생략될 수 있다.
도 27은 도 25 및 도 26에 나타난 표시 장치의 표시 패널을 제조 방법을 설명하기 위한 평면도이다. 도 28은 도 27의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도10 내지 도 18을 참조하여 설명한 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 27 및 도 28을 참조하면, 도 12 및 도 13의 결과물 상에 발광 소자들(ED)이 제공될 수 있다. 각각의 발광 소자들(ED)은, 그의 제1 면(SU1)이 베이스층(100)을 바라보도록 배치될 수 있다. 다시 말하면, 발광 소자들(ED)은 2차원적으로 무작위하게 베이스층(100) 상에 배열되도록 제공될 수 있다. 그러나, 발광 소자들(ED)의 제1 면들(SU1)은 모두 베이스층(100)을 바라보도록 정렬될 수 있다. 이후 베이스층(100) 상에 열처리를 다시 수행할 수 있다. 발광 소자들(ED) 상에 제2 전극(E2) 및 컬러 필터(CF)가 형성될 수 있다.

Claims (20)

  1. 베이스층 상의 복수개의 화소들;
    상기 화소들 중 제1 화소 상에 제공된 제1 발광 소자 및 제2 발광 소자;
    상기 제1 및 제2 발광 소자들과 상기 베이스층 사이의 제1 전극; 및
    상기 제1 및 제2 발광 소자들 상의 제2 전극을 포함하되,
    각각의 상기 제1 및 제2 발광 소자들은, P 타입의 제1 면, 및 상기 제1 면에 대향하는 N 타입의 제2 면을 포함하고,
    상기 제1 발광 소자의 상기 제1 면은 상기 베이스층을 마주보고,
    상기 제2 발광 소자의 상기 제2 면은 상기 베이스층을 마주보며,
    상기 제1 발광 소자의 상기 제1 면은 상기 제1 전극과 접촉하고,
    상기 제1 발광 소자의 상기 제2 면은 상기 제2 전극과 접촉하며,
    상기 제2 발광 소자의 상기 제1 면은 상기 제2 전극과 접촉하고,
    상기 제2 발광 소자의 상기 제2 면은 상기 제1 전극과 접촉하는 표시 장치.
  2. 제1항에 있어서,
    각각의 상기 제1 및 제2 발광 소자들은, 순차적으로 적층된 제1 반도체층, 활성층 및 제2 반도체층을 포함하고,
    상기 제1 반도체층은 상기 제1 면에 인접하고,
    상기 제2 반도체층은 상기 제2 면에 인접하는 표시 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 발광 소자는 활성 발광 소자이고, 상기 제2 발광 소자는 더미 발광 소자인 표시 장치.
  5. 제1항에 있어서,
    상기 제1 발광 소자의 중심을 지나며, 상기 제1 발광 소자의 양 측벽들에 대해 수직한 제1 중심선이 정의되고,
    상기 제2 발광 소자의 중심을 지나며, 상기 제2 발광 소자의 양 측벽들에 대해 수직한 제2 중심선이 정의되며,
    상기 제1 중심선 및 상기 제2 중심선은 서로 교차하는 표시 장치.
  6. 제1항에 있어서,
    상기 제1 및 제2 발광 소자들의 상기 제1 면들 상에 각각 제공된 도전 패턴들을 더 포함하는 표시 장치.
  7. 제1항에 있어서,
    각각의 상기 제1 및 제2 발광 소자들은, 그의 높이에 대한 그의 최대 폭의 비가 2 내지 50인 표시 장치.
  8. 제1항에 있어서,
    상기 제2 면의 면적은 상기 제1 면의 면적보다 큰 표시 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 베이스층 상에서 제1 방향으로 나란히 배열된 복수개의 화소들;
    상기 화소들 중 제1 화소 상에 제공된 제1 및 제2 발광 소자들;
    상기 제1 및 제2 발광 소자들과 상기 베이스층 사이의 제1 전극; 및
    상기 제1 및 제2 발광 소자들 상의 제2 전극을 포함하되,
    상기 제1 발광 소자의 중심을 지나며, 상기 제1 발광 소자의 양 측벽들에 대해 수직한 제1 중심선이 정의되고,
    상기 제2 발광 소자의 중심을 지나며, 상기 제2 발광 소자의 양 측벽들에 대해 수직한 제2 중심선이 정의되며,
    상기 제1 중심선과 상기 제1 방향은 제1 각도를 이루고,
    상기 제2 중심선과 상기 제1 방향은 상기 제1 각도와는 다른 제2 각도를 이루며,
    각각의 상기 제1 및 제2 발광 소자들은, P 타입의 제1 면, 및 상기 제1 면에 대향하는 N 타입의 제2 면을 포함하고,
    상기 제1 발광 소자의 상기 제1 면은 상기 제1 전극과 접촉하고,
    상기 제1 발광 소자의 상기 제2 면은 상기 제2 전극과 접촉하며,
    상기 제2 발광 소자의 상기 제1 면은 상기 제2 전극과 접촉하고,
    상기 제2 발광 소자의 상기 제2 면은 상기 제1 전극과 접촉하는 표시 장치.
  16. 제15항에 있어서,
    상기 제1 화소 상에 제공된 제3 발광 소자를 더 포함하되,
    상기 제3 발광 소자의 중심을 지나며, 상기 제3 발광 소자의 양 측벽들에 대해 수직한 제3 중심선이 정의되고,
    상기 제3 중심선과 상기 제1 방향은 제3 각도를 이루며,
    상기 제3 각도는 상기 제1 각도 및 상기 제2 각도 모두와 다른 표시 장치.
  17. 제15항에 있어서,
    각각의 상기 제1 및 제2 발광 소자들은, 제1 면, 및 상기 제1 면에 대향하는 제2 면을 포함하고,
    상기 제1 발광 소자의 상기 제1 면은 상기 베이스층을 마주보고,
    상기 제2 발광 소자의 상기 제2 면은 상기 베이스층을 마주보는 표시 장치.
  18. 제17항에 있어서,
    각각의 상기 제1 및 제2 발광 소자들은, 순차적으로 적층된 제1 반도체층, 활성층 및 제2 반도체층을 포함하고,
    상기 제1 반도체층은 상기 제1 면에 인접하고,
    상기 제2 반도체층은 상기 제2 면에 인접하는 표시 장치.
  19. 제15항에 있어서,
    각각의 상기 제1 및 제2 발광 소자들은, 그의 높이에 대한 그의 최대 폭의 비가 2 내지 50인 표시 장치.
  20. 삭제
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